JPH0440117A - Pll circuit - Google Patents
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- JPH0440117A JPH0440117A JP2148401A JP14840190A JPH0440117A JP H0440117 A JPH0440117 A JP H0440117A JP 2148401 A JP2148401 A JP 2148401A JP 14840190 A JP14840190 A JP 14840190A JP H0440117 A JPH0440117 A JP H0440117A
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Abstract
Description
【発明の詳細な説明】
［目 次］
概要
産業上の利用分野
従来の技術（第８図）
発明が解決しようとする課題（第９図）課題を解決する
ための手段（第１図）
作 用（第１図）
実施例（第２〜７図）
発明の効果
てＰＬＬ回路の引き込み状態を監視する引き込み状態監
視回路と、高い周波数のクロック位相を比較する第１の
位相比較器と、低い周波数のクロック位相を比較する第
２の位相比較器とをそなえ、引き込み状態監視回路によ
って、ＰＬＬ回路が引き込み状態にないと判断された場
合は、第２の位相比較器の比較結果に基づきＶＣＯを制
御し、引き込み状態監視回路によって、ＰＬＬ回路が引
き込み状態にあると判断された場合は、第１の位相比較
器の比較結果に基づきＶＣＯを制御するように構成する
。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figure 8) Problem to be solved by the invention (Figure 9) Means for solving the problem (Figure 1) (Fig. 1) Embodiments (Figs. 2 to 7) Effects of the invention A pull-in state monitoring circuit that monitors the pull-in state of a PLL circuit, a first phase comparator that compares high frequency clock phases, and a low A second phase comparator that compares the clock phase of the frequency is provided, and if the pull-in state monitoring circuit determines that the PLL circuit is not in the pull-in state, the VCO is activated based on the comparison result of the second phase comparator. When the PLL circuit is determined to be in the pull-in state by the pull-in state monitoring circuit, the VCO is controlled based on the comparison result of the first phase comparator.
［概 要］
外部から位相関係を規定され周波数の異なる２種のクロ
ックから装置内部で使用するタイミング信号等の信号を
発生させるＰＬＬ回路に関し、小さい回路規模で、クロ
ックの擾乱に対する影響を受けないようにすることを目
的とし、２種の周波数のうち低い周波数のクロックとＰ
ＬＬ回路の生成したクロックとの位相関係によっ［産業
上の利用分野］
本発明は、外部から位相関係を規定され周波数ノ異なる
２種のクロックから装置内部で使用するタイミング信号
等の信号を発生させるためのＰＬＬ回路に関する。[Summary] Regarding PLL circuits that generate signals such as timing signals used inside a device from two types of clocks with different frequencies and whose phase relationship is defined externally, the PLL circuit is small in circuit scale and is not affected by clock disturbances. The purpose is to use the lower frequency clock of the two frequencies and P
Based on the phase relationship with the clock generated by the LL circuit [Industrial Application Field] The present invention generates a signal such as a timing signal used inside a device from two types of clocks with different frequencies whose phase relationship is externally defined. This invention relates to a PLL circuit for
例えば、伝送装置においては、局に設置されたクロック
供給装置から安定した６４ｋＨｚと８ｋＨｚのクロック
の供給を受けているのが一般的である。For example, a transmission device generally receives stable clocks of 64 kHz and 8 kHz from a clock supply device installed at a station.
ここで、６４ｋＨｚのクロックは周波数を規定するため
に使用され、８ｋＨｚのクロックは絶対位相を規定する
ためのものとして使用される。Here, the 64 kHz clock is used to define the frequency, and the 8 kHz clock is used to define the absolute phase.
［従来の技術］
第８図は従来のＰＬＬ回路のブロック図であるが、この
第８図に示すＰＬＬ回路は１位相比較器１０１、／Ｌｚ
−プフィルタ１０２．ＶＣ○（電圧制御発振器）１０３
．ループカウンタ１０４．第２カウンタ１０５．デコー
ダ１０６．エツジ検出回路１０７をそなえて構成されて
いる。[Prior Art] FIG. 8 is a block diagram of a conventional PLL circuit. The PLL circuit shown in FIG.
- filter 102. VC○ (voltage controlled oscillator) 103
．． Loop counter 104. Second counter 105. Decoder 106. It is configured with an edge detection circuit 107.
このような構成により１位相比較器１０１で、外部入力
６４ ｋ Ｈｚクロックを基準クロックとして受けて、
この外部入力６４ｋＨｚクロツクとＶＣＯ１０３の出力
をループカウンタ１０４で分周したフィードバック信号
（内部発生６４ｋＨｚクロツク）との位相比較が行なわ
れ、更にこの位相比較器１０１の出力がループフィルタ
１０２ｔｔ介してＶＣＯ１０３の制御入力端へ供給され
て、このＶＣＯ１０３の出力がループカウンタ１０４に
てＮ分周されて再度位相比較器１０１へ入力されるよう
になっている・
また、第２カウンタ１０５では、ＶＣＯ１０３の出力を
カウントアツプしていき、その計数値を出力するが、こ
の第２カウンタ１０５は、８ｋＨｚクロツクのエツジを
検出するエツジ検出回路１０７の出力によって、８ｋＨ
ｚクロツクの変化点でリセットされるようになっている
。With this configuration, the 1-phase comparator 101 receives an externally input 64 kHz clock as a reference clock,
A phase comparison is performed between this external input 64kHz clock and a feedback signal (internally generated 64kHz clock) obtained by frequency-dividing the output of the VCO 103 by a loop counter 104, and the output of this phase comparator 101 is then used to control the VCO 103 via a loop filter 102tt. The output of this VCO 103 is divided by N in a loop counter 104 and input to the phase comparator 101 again. Also, a second counter 105 counts the output of the VCO 103. The second counter 105 outputs the counted value, but the second counter 105 detects the edge of the 8kHz clock by the output of the edge detection circuit 107 that detects the edge of the 8kHz clock.
It is designed to be reset at the change point of the Z clock.
そして、この第２カウンタ１０５の出力は、デコーダ１
０６を介して所要の信号に変換されて、装置内部で使用
するタイミング信号等の信号として出力されるようにな
っている。The output of this second counter 105 is then
06, the signal is converted into a required signal, and output as a signal such as a timing signal used inside the device.
このようにして外部入力６４ ｋ Ｈｚクロックを位相
比較クロックとして使用することにより、必要な周波数
を生成したのち、ＰＬＬ回路で生成したクロックで動作
する第２カウンタ１０５を外部入力８ｋＨｚクロツクの
変化点で周期的に初期化することで、８ ｋ Ｈｚクロ
ックとの位相関係を調整しているのである。In this way, by using the external input 64 kHz clock as a phase comparison clock, the necessary frequency is generated, and then the second counter 105, which operates with the clock generated by the PLL circuit, is controlled at the change point of the external input 8 kHz clock. By periodically initializing it, the phase relationship with the 8 kHz clock is adjusted.
［発明が解決しようとする課題］
しかしながら、このような従来のＰＬＬ回路では、８ｋ
Ｈｚクロツクに擾乱（ジッタ）が生じた場合には、第２
カウンタ１０５が８ ｋ Ｈｚクロックに擾乱に合わせ
て擾乱を受けてしまうという問題点がある。[Problem to be solved by the invention] However, in such a conventional PLL circuit, the 8k
If a disturbance (jitter) occurs in the Hz clock, the second
There is a problem in that the counter 105 receives disturbances in accordance with disturbances in the 8 kHz clock.
そこで、第９図に示すように、Ｎ段保護回路１０８を設
けて、外部入力８ｋＨｚクロツクにおいて所定の位相が
Ｎ回連続して存在したときのみリセットを受は付けるよ
うにして、８ｋＨｚクロツクに対していわゆる「８段保
護」をとることも考えられるが、この場合は、回路規模
の増大を招くほか、保護段数をこえる擾乱に対しては無
力であるという問題点がある。Therefore, as shown in FIG. 9, an N-stage protection circuit 108 is provided to accept a reset only when a predetermined phase exists N times in a row in the externally input 8kHz clock. It is also conceivable to use so-called "eight-stage protection," but in this case, there are problems in that it increases the circuit scale and is powerless against disturbances that exceed the number of protection stages.
なお、第９図において、第８図と同じ符号の部分はほぼ
同様の部分を示している。Note that in FIG. 9, parts with the same reference numerals as in FIG. 8 indicate substantially similar parts.
本発明は、このような問題点に鑑みなされたもので、小
さい回路規模で、クロックの擾乱に対する影響を受ける
ことがない、ＰＬＬ回路を提供することを目的としてい
る。The present invention was made in view of these problems, and an object of the present invention is to provide a PLL circuit that is small in circuit scale and is not affected by clock disturbances.
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。[Means to solve the problem] FIG. 1 is a block diagram of the principle of the present invention.
この第１図に示すＰＬＬ回路も、位相関係が規定され相
互に周波数が整数倍の関係で異なる２種のクロックを受
け、これら２種の周波数のうち高い周波数のクロックに
ロックし、且つ、２種のクロックで位相規定されたタイ
ミング信号を発生するＰＬＬ回路についてのものである
が、まず、１は引き込み状態監視回路で、この引き込み
状態監視回路１は、２種の周波数のうち低い周波数のク
ロックとＰＬＬ回路の生成したクロックとの位相関係に
よってＰＬＬ回路の引き込み状態を監視するものである
。The PLL circuit shown in FIG. 1 also receives two different types of clocks with a defined phase relationship and whose frequencies are integral multiples of each other, locks to the clock with the higher frequency of these two types, and This is about a PLL circuit that generates a timing signal whose phase is specified by a different type of clock. First, reference numeral 1 is a pull-in state monitoring circuit. The pull-in state of the PLL circuit is monitored based on the phase relationship between the clock signal and the clock generated by the PLL circuit.
２は高い周波数のクロック位相を比較する第１の位相比
較器、３は低い周波数のクロック位相を比較する第２の
位相比較器である６
４は選択回路で、この選択回路４は、引き込み状態監視
回路１によって、ＰＬＬ回路が引き込み状態にないと判
断された場合は、第２の位相比較器３の比較結果をルー
プフィルタ５を介してｖｃｏＧ側へ出力し、引き込み状
態監視回路１によって、ＰＬＬ回路が引き込み状態にあ
ると判断された場合は、第１の位相比較器２の比較結果
をループフィルタ５を介してＶＣＯ６側へ出力するよう
に切り替わるものである。2 is a first phase comparator that compares high frequency clock phases; 3 is a second phase comparator that compares low frequency clock phases; 6 4 is a selection circuit; this selection circuit 4 is in a pull-in state; When the monitoring circuit 1 determines that the PLL circuit is not in the pull-in state, the comparison result of the second phase comparator 3 is output to the vcoG side via the loop filter 5, and the pull-in state monitoring circuit 1 determines that the PLL circuit is not in the pull-in state. When it is determined that the circuit is in the pull-in state, the comparison result of the first phase comparator 2 is switched to be outputted to the VCO 6 side via the loop filter 5.
なお、ループカウンタ７はｖＣ○６の出力を１／Ｎに逓
倍するもので、分局器８はループカウンタ７の出力を更
に整数倍に分周するものである。Note that the loop counter 7 is for multiplying the output of the vC○6 by 1/N, and the divider 8 is for further dividing the output of the loop counter 7 by an integer multiple.
また、ループカウンタ７の出力は分周器８のほか第１の
位相比較器２へ入力されている。Further, the output of the loop counter 7 is input to the first phase comparator 2 as well as the frequency divider 8.
さらに、分局器８の出力は引き込み状態監視回路１と第
２の位相比較器３へ入力されるようになっている。Further, the output of the branching unit 8 is input to the pull-in state monitoring circuit 1 and the second phase comparator 3.
［作 用コ
上述の本発明のＰＬＬ回路では、引き込み状態監視回路
１によって、ＰＬＬ回路が引き込み状態にないと判断さ
れた場合は、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６を制御し、引き込み状態監視回路１によって、Ｐ
ＬＬ回路が引き込み状態にあると判断された場合は、第
１の位相比較器２の比較結果に基づきＶＣＯ６を制御す
ることが行なわれる。[Function] In the above-described PLL circuit of the present invention, when the PLL circuit is determined not to be in the pull-in state by the pull-in state monitoring circuit 1, V is set based on the comparison result of the second phase comparator 3.
By controlling CO6 and by the drawing state monitoring circuit 1, P
When it is determined that the LL circuit is in the pull-in state, the VCO 6 is controlled based on the comparison result of the first phase comparator 2.
［実施例］ 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第２図は本発明の一実施例を示すブロック図であるが、
この第２図に示すＰＬＬ回路も、位相関係が規定され相
互に周波数が整数倍の関係で異なる２種のクロック（６
４ｋＨｚクロツク、８ｋＨ２クロツク）を受け、これら
２種の周波数のうち高い周波数のクロック（６４ｋ Ｈ
ｚクロック）にロックし、且つ、これら２種のクロック
で位相規定されたタイミング信号を発生するＰＬＬ回路
についてのものであり、このために、このＰＬＬ回路は
、引き込み状態監視回路１．第１の位相比較器２．第２
の位相比較器３２選択回路４．ループフィルタ５．ＶＣ
Ｏ６，７Ｌ／−ブカウンタ７，１７８分周器８．デコー
ダ９をそなえて構成されている。FIG. 2 is a block diagram showing one embodiment of the present invention.
The PLL circuit shown in FIG.
4kHz clock, 8kHz clock), and receives the higher frequency clock (64kHz clock) of these two frequencies.
z clock) and generates a timing signal whose phase is defined by these two types of clocks.For this reason, this PLL circuit is configured to be locked to the pull-in state monitoring circuit 1. First phase comparator 2. Second
Phase comparator 32 selection circuit 4. Loop filter 5. VC
O6,7L/-bu counter 7,178 frequency divider8. It is configured with a decoder 9.
ここで、引き込み状態監視回路１は、２種の周波数のう
ち低い周波数のクロック（外部入力８ｋＨｚクロツク）
とＰＬＬ回路の生成した内部入力８ ｋ Ｈｚクロック
との位相関係によってＰＬＬ回路の引き込み状態を監視
するもので、このため、この引き込み状態監視回路１は
、第３図に示すように、ループカウンタＩＡ、デコーダ
ＩＢ、ＪＫフリップフロップＩＣ〜ＩＥ、ゲート回路Ｉ
Ｆ〜ＩＫ、ＤフリップフロップＩＬ〜ＩＮをそなえて構
成されている。Here, the pull-in state monitoring circuit 1 uses the lower frequency clock (external input 8kHz clock) of the two frequencies.
The pull-in state of the PLL circuit is monitored based on the phase relationship between the internal input 8 kHz clock generated by the PLL circuit, and for this reason, the pull-in state monitoring circuit 1 uses a loop counter IA as shown in FIG. , decoder IB, JK flip-flop IC~IE, gate circuit I
It is configured with F to IK and D flip-flops IL to IN.
ここで、ループカウンタＩＡは、分周器８の出力［内部
発生８ ｋ Ｈｚクロック；第４図（ａ）参照］を受け
て、０〜７までのカウントを繰り返すもので、デコーダ
ＩＢは、ループカウンタＩＡからのカウント値を受けて
、カウント値が１，３゜５．７になると、それぞれその
旨の出力を出すものである。Here, the loop counter IA receives the output of the frequency divider 8 [internally generated 8 kHz clock; see FIG. 4(a)] and repeats counting from 0 to 7. Upon receiving the count value from the counter IA, when the count value reaches 1.3 degrees and 5.7 degrees, it outputs an output to that effect.
ＪＫフリップフロップＩＣはそのＪ入力端にデコーダＩ
Ｂの１カウント呂力を受けるとともにそのに入力端にデ
コーダＩＢの３カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｂ）のようになる。The JK flip-flop IC has a decoder I at its J input terminal.
The output of the JK flip-flop IC is as shown in FIG. 4(b).
ＪＫフリップフロップＩＤはそのＪ入力端にデコーダＩ
Ｂの５カウント出力を受けるとともにそのに入力端にデ
コーダＩＢの７カウント出力を受けるもので、ＪＫフリ
ップフロップＩＣの出力は第４図（ｃ）のようになる。JK flip-flop ID has decoder I at its J input terminal.
The output of the JK flip-flop IC is as shown in FIG. 4(c).
ゲート回路ＩＦはＪＫフリップフロップＩＣの出力と外
部入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］を反
転させたものとのＡＮＤ （論理積）をとるもので、ゲ
ート回路ＩＧはＪＫフリップフロップＩＧの出力と外部
入力８ ｋ Ｈｚクロック［第４図（ｄ）参照］とのＡ
ＮＤをとるもので、ゲート回路ＩＨはゲート回路ＩＦ、
１Ｇの出力のＯＲ（論理和）をとるもので、このゲート
回路ＩＨの出力波形は第４図（ｅ）のようになる。この
第４図（ｅ）から、ゲート回路ＩＨの出力は外部入力８
ｋＨｚクロツクとずれがある分だけハイ（Ｈ）出力とな
る。The gate circuit IF performs an AND operation between the output of the JK flip-flop IC and an inverted version of an externally input 8 kHz clock [see Figure 4(d)]. A between the output of the IG and the external input 8 kHz clock [see Figure 4(d)]
It takes ND, and the gate circuit IH is the gate circuit IF,
The output of 1G is ORed, and the output waveform of this gate circuit IH is as shown in FIG. 4(e). From this Fig. 4(e), the output of the gate circuit IH is the external input 8.
The output becomes high (H) by the amount of deviation from the kHz clock.
ゲート回路１工は、反転ゲートで、ゲート回路ＩＨから
の出力を反転してＤフリップフロップＩＬのセット端へ
入力するものである。Gate circuit 1 is an inverting gate that inverts the output from gate circuit IH and inputs it to the set end of D flip-flop IL.
ＤフリップフロップＩＬはそのセット端でゲー回路１工
の出力を受けるもので、その出方は順次Ｄフリップフロ
ップＬＭ、ＩＮへと入力されるようになっている。The D flip-flop IL receives the output of the game circuit 1 at its set end, and its output is sequentially input to the D flip-flops LM and IN.
ゲート回路ＩＪはＤフリップフロップＩＭ、ＩＮのＡＮ
Ｄをとるもので、ゲート回路ＩＫはＤフリップフロップ
ＬＭ、ＩＮのＮＯＲをとるものである。The gate circuit IJ is the AN of D flip-flops IM and IN.
The gate circuit IK is a NOR of the D flip-flops LM and IN.
ＪＫフリップフロップＩＥは選択信号比カ用のフリップ
フロップであるが、そのＪ入力端へはゲート回路ＩＪの
出力が入力され、そのに人力端へはゲート回路ＩＫの出
力が入力されている。The JK flip-flop IE is a flip-flop for selection signal ratio, and its J input terminal receives the output of the gate circuit IJ, and its human input terminal receives the output of the gate circuit IK.
これにより、内部発生８ ｋ Ｈｚクロックと外部入力
８ ｋ Ｈｚクロックとにずれがある間（引き込み状態
にない間）と、内部発生８ｋＨｚクロツクと外部入力８
ｋＨｚクロツクとにずれがない間（引き込み状態にある
間）とで、選択信号のレベルを変えることができる。す
なわち、引き込み状態にない間は、選択信号がＨレベル
になり、引き込み状態になると、選択信号はＬレベルに
なるのである。As a result, while there is a difference between the internally generated 8 kHz clock and the external input 8 kHz clock (while not in the pull-in state), the internally generated 8 kHz clock and the external input 8 kHz clock
The level of the selection signal can be changed while there is no deviation from the kHz clock (while in the pull-in state). That is, while not in the pull-in state, the selection signal is at H level, and when the pull-in state is entered, the selection signal is at L level.
さらに、第２図に示す第１の位相比較器２は、外部入力
６４ ｋ Ｈｚクロックと内部発生６４ｋＨｚクロツク
とを入力として、これらのクロック間の位相を比較する
もので、第２の位相比較器３は。Furthermore, the first phase comparator 2 shown in FIG. 2 receives an externally input 64 kHz clock and an internally generated 64 kHz clock and compares the phases between these clocks. 3 is.
外部入力８ｋＨｚクロツクと内部発生８ｋＨｚクロツク
とを入力として、これらのクロック間の位相を比較する
もので、各位相比較器２，３は、いずれも位相進み９位
相遅れ検出用のＤフリップフロップ２Ａ、２Ｂ ； ３
Ａ、３Ｂと、反転ゲート回路２Ｃ，２Ｄ；３Ｃ，３Ｄを
そなえて構成されている。An externally input 8 kHz clock and an internally generated 8 kHz clock are input, and the phases between these clocks are compared. 2B; 3
A, 3B, and inversion gate circuits 2C, 2D; 3C, 3D.
これにより、第１の位相比較器２では、外部入力６４
ｋ Ｈｚクロックの位相が内部発生６４ｋＨｚクロツク
の位相に対して進んでいる場合は、Ｄフリップフロップ
２ＡからＨレベル出力が出る一方［第５図（ａ）〜（ｄ
）参照］、外部入力６４ｋＨｚクロツクの位相が内部発
生６４ｋＨｚクロツクの位相に対して遅れると、Ｄフリ
ップフロップ２ＢからＨレベル出力が出るようになって
いる［第５図（ａ）、（ｅ）〜（ｇ）参照］。なお、外
部入力６４ｋＨｚクロツクの位相と内部発生６４ｋＨｚ
クロツクの位相とが同じときは、Ｄフリップフロップ２
Ａ、２Ｂ共にＬレベルとなっている［第５図（ａ）（ｈ
）〜（ｊ）参照］。As a result, in the first phase comparator 2, the external input 64
If the phase of the kHz clock is ahead of the phase of the internally generated 64kHz clock, an H level output is output from the D flip-flop 2A [Fig. 5(a) to (d)].
)], when the phase of the externally input 64kHz clock lags behind the phase of the internally generated 64kHz clock, an H level output is output from the D flip-flop 2B [Figures 5(a), (e) to (g)]. In addition, the phase of the externally input 64kHz clock and the internally generated 64kHz clock
When the clock phases are the same, D flip-flop 2
Both A and 2B are at L level [Figure 5 (a) (h
) to (j)].
同様にして、第２の位相比較器３でも、外部入力８ｋＨ
ｚクロツクの位相が内部発生８ｋＨｚクロツクの位相に
対して進んでいる場合は、Ｄフリップフロップ３Ａから
Ｈレベル出力が出る一方、外部入力８ ｋ Ｈｚクロッ
クの位相が内部発生８ｋＨｚクロツクの位相に対して遅
れると、Ｄフリップフロップ３ＢからＨレベル出力が出
るようになっている。なお、外部入力８ｋＨｚクロツク
の位相と内部発生８ｋＨｚクロツクの位相とが同じとき
に、Ｄフリップフロップ２Ｇ、２Ｄ共にＬレベルどなっ
ている点も同じである［第５図（ａ）〜（ｊ）参照］。Similarly, for the second phase comparator 3, the external input is 8kHz.
When the phase of the z clock is ahead of the phase of the internally generated 8kHz clock, an H level output is output from the D flip-flop 3A, while the phase of the external input 8kHz clock is ahead of the phase of the internally generated 8kHz clock. If there is a delay, an H level output is output from the D flip-flop 3B. Note that when the phase of the externally input 8kHz clock and the phase of the internally generated 8kHz clock are the same, both the D flip-flops 2G and 2D are at the L level [Fig. 5(a) to (j)] reference].
また１選択回路４は、引き込み状態監視回路１によって
、ＰＬＬ回路が引き込み状態にないと判断された場合は
、第２の位相比較器３の比較結果をループフィルタ５を
介してＶＣＯ６側へ出力し、引き込み状態監視回路１に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器２の比較結果をループフィル
タ５を介してＶＣＯ６側へ出力するように切り替わるも
のであり、このために、選択回路４は、４つのＡＮＤゲ
ート回路４Ａ〜４Ｄ、反転ゲート回路４Ｅ。Further, when the PLL circuit is determined not to be in the pull-in state by the pull-in state monitoring circuit 1, the 1 selection circuit 4 outputs the comparison result of the second phase comparator 3 to the VCO 6 side via the loop filter 5. If the PLL circuit is determined to be in the pull-in state by the pull-in state monitoring circuit 1, the circuit switches to output the comparison result of the first phase comparator 2 to the VCO 6 via the loop filter 5. For this purpose, the selection circuit 4 includes four AND gate circuits 4A to 4D and an inversion gate circuit 4E.
２つのＮＯＲゲート回路４Ｆ、４Ｇをそなえて構成され
ている。It is configured with two NOR gate circuits 4F and 4G.
ここで、ＡＮＤゲート回路４Ａは第１の位相比較器２の
Ｄフリップフロップ２Ａの出力と反転ゲート４Ｅの出力
（反転選択信号）とのＡＮＤをとるもので、ＡＮＤゲー
ト回路４Ｂは第１の位相比較器２のＤフリップフロップ
２Ｂの出力と反転ゲート４Ｅの出力（反転選択信号）と
のＡＮＤをとるもので、ＡＮＤゲート回路４Ｃは第２の
位相比較器３のＤフリップフロップ３Ａの出力と選択信
号とのＡＮＤをとるもので、ＡＮＤゲート回路４Ｄは第
２の位相比較器３のＤフリップフロップ３Ｂの出力と選
択信号とのＡＮＤをとるものである。Here, the AND gate circuit 4A takes the AND of the output of the D flip-flop 2A of the first phase comparator 2 and the output (inversion selection signal) of the inversion gate 4E, and the AND gate circuit 4B takes the AND of the output of the D flip-flop 2A of the first phase comparator 2. The output of the D flip-flop 2B of the comparator 2 and the output of the inverting gate 4E (inverted selection signal) are ANDed, and the AND gate circuit 4C selects the output of the D flip-flop 3A of the second phase comparator 3. The AND gate circuit 4D performs an AND operation between the output of the D flip-flop 3B of the second phase comparator 3 and the selection signal.
これにより１選択信号がＨレベルのときはＡＮＤゲート
回路４Ａ、４Ｂへの入力が出力され、選択信号がＬレベ
ルのときはＡＮＤゲート回路４Ｃ。As a result, when the 1 selection signal is at the H level, the inputs to the AND gate circuits 4A and 4B are output, and when the selection signal is at the L level, the inputs to the AND gate circuit 4C are output.
４Ｄへの入力が出力されるようになっている。The input to 4D is output.
また、ＮＯＲゲート回路４ＦはＡＮＤゲート回路４Ａ、
４ＢのＮＯＲをとるもので、ＮＯＲゲート回路４ＧはＡ
ＮＤゲート回路４Ｇ、４ＤのＮＯＲをとるものである。Further, the NOR gate circuit 4F is an AND gate circuit 4A,
It takes NOR of 4B, and NOR gate circuit 4G is A
This is a NOR of the ND gate circuits 4G and 4D.
ループフィルタ５は、２つの３ステートバッファ４Ａ、
５Ｂと積分回路（ローパスフィルタ）をなす抵抗Ｒ，Ｒ
，コンデンサＣとで構成されているが、３ステートバツ
フア５ＡはＮＯＲゲート回路４Ｆの出力に基づき抵抗Ｒ
を通じてのコンデンサＣへの充電を制御するもので、３
ステートバツフア５ＢはＮＯＲゲート回路４Ｇの出力に
基づき抵抗Ｒを通じてのコンデンサＣへの放電を制御す
るものである。The loop filter 5 includes two 3-state buffers 4A,
5B and resistors R and R that form an integration circuit (low-pass filter)
, capacitor C, and the 3-state buffer 5A is configured with a resistor R based on the output of the NOR gate circuit 4F.
This controls the charging of capacitor C through
The state buffer 5B controls discharge to the capacitor C through the resistor R based on the output of the NOR gate circuit 4G.
ＶＣＯ６はループフィルタ５の出力に応じて発振周波数
を制御できる電圧制御発振器である。The VCO 6 is a voltage controlled oscillator whose oscillation frequency can be controlled according to the output of the loop filter 5.
なお、ループカウンタ７はＶＣＯ６の出力を１７Ｎに逓
倍して、内部発生６４ ｋ Ｈｚクロックを生成するも
ので、そのカウンタ値はデコーダ９で適宜デコードされ
るようになっている。Note that the loop counter 7 multiplies the output of the VCO 6 by 17N to generate an internally generated 64 kHz clock, and the counter value is appropriately decoded by the decoder 9.
分局器８はループカウンタ７の出力を更に８分周して、
内部発生８ｋＨｚクロツクを生成するものである。The divider 8 further divides the output of the loop counter 7 by 8, and
It generates an internally generated 8kHz clock.
デコーダ９は、ループカウンタ７のカウント値をデコー
ドして、装置内部で使用するタイミング信号等の信号を
発生させるものである。The decoder 9 decodes the count value of the loop counter 7 and generates a signal such as a timing signal used inside the device.
上述の構成により、局から供給される安定した外部入力
６４ｋＨｚクロツク、８ｋＨｚクロツクに対して内部発
生６４ｋＨｚクロツク、８ｋＨｚクロツクがアンロック
の場合（引き込まれていない号合）は、引き込み状態監
視回路１からＨレベルの第２の位相比較器選択信号が出
されるので、第２の位相比較器３の比較結果に基づきＶ
ＣＯ６が制御される。第６図（ａ）〜（ｆ）に、８ｋＨ
ｚクロックによる位相引き込み中での外部入力６４ｋＨ
ｚクロツク、外部入力８ｋＨｚクロツク。With the above configuration, when the internally generated 64kHz clock and 8kHz clock are unlocked (signal not pulled in) with respect to the stable external input 64kHz clock and 8kHz clock supplied from the station, the signal is output from the pull-in state monitoring circuit 1. Since the second phase comparator selection signal of H level is output, V
CO6 is controlled. In Fig. 6(a) to (f), 8kHz
External input 64kHz during phase pull-in by z clock
Z clock, external input 8kHz clock.
内部発生６４ ｋ Ｈｚクロック、内部発生８ ｋ Ｈ
ｚクロック、進み制御パルス信号（Ｄフリップフロップ
３Ａ出力）、遅れ制御パルス信号（Ｄフリップフロップ
３Ｂ出力）の波形図を示す。Internally generated 64kHz clock, internally generated 8kHz
A waveform diagram of the z clock, the lead control pulse signal (output of the D flip-flop 3A), and the delay control pulse signal (output of the D flip-flop 3B) is shown.
そして、外部入力８ｋＨｚクロツクと内部発生８ｋＨｚ
クロツクどうしが、第６図の斜線部内に入ると、８ ｋ
Ｈｚクロックロックと判定され、引き込み状態監視回
路１からＬレベルの第１の位相比較器選択信号が出され
る。これにより、外部入力６４ ｋ Ｈｚクロックと内
部発生６４ｋＨｚクロツクとの間で位相比較された第１
の位相比較器２の比較結果に基づき、ＶＣＯ６を制御す
ることが行なわれる。第７図（ａ） 〜（ｆ）に、６４
ｋＨ２クロツクによる位相引き込み中での外部入力６４
ｋＨｚクロツク、外部入力８ ｋ Ｈｚクロック。And externally input 8kHz clock and internally generated 8kHz
When the clocks enter the shaded area in Figure 6, 8k
It is determined that the Hz clock is locked, and the pull-in state monitoring circuit 1 outputs the first phase comparator selection signal at L level. This results in the first phase comparison between the externally input 64 kHz clock and the internally generated 64 kHz clock.
Based on the comparison result of the phase comparator 2, the VCO 6 is controlled. In Fig. 7(a) to (f), 64
External input 64 during phase pull-in by kHz2 clock
kHz clock, external input 8 kHz clock.
内部発生６４ｋＨｚクロツク、内部発生８ｋＨｚクロツ
ク、進み制御パルス信号（Ｄフリップフロップ３Ａ出力
）、遅れ制御パルス信号（Ｄフリップフロップ３Ｂ出力
）の波形図を示す。A waveform diagram of an internally generated 64 kHz clock, an internally generated 8 kHz clock, a lead control pulse signal (output of D flip-flop 3A), and a delay control pulse signal (output of D flip-flop 3B) is shown.
このようにして最初は８ｋＨｚクロックで位相引き込み
を行ない、８ ｋ Ｈｚクロックで引き込み状態になる
と、その後に６４ｋＨｚクロックで位相引き込みを行な
うので、いかなるクロックの擾乱に対しても安定したタ
イミング信号が得られるのである。In this way, the phase is initially pulled in using the 8 kHz clock, and once the phase is pulled in using the 8 kHz clock, the phase is pulled in later on using the 64 kHz clock, so a stable timing signal can be obtained regardless of any clock disturbance. It is.
また、従来の回路のように、第２カウンタやエツジ検出
回路、Ｎ段保護回路等が不要になるので、回路規模を小
さくできる利点もある。Further, unlike conventional circuits, there is no need for a second counter, an edge detection circuit, an N-stage protection circuit, etc., so there is an advantage that the circuit scale can be reduced.
なお、上記の実施例では、位相関係が規定された６４ｋ
Ｈｚクロックと８ ｋ Ｈｚクロックとを受け、６４ｋ
Ｈｚクロックにロックし、且つ、６４ｋＨｚクロック、
８ｋＨｚクロックで位相規定されたタイミングを発生す
るＰＬＬ回路について説明したが、−船釣に位相関係が
規定され相互に周波数が整数倍の関係で異なる２種のク
ロックを受け、これらの２種の周波数のうち高い周波数
のクロックにロックし、且つ、２種のクロックで位相規
定されたタイミングを発生するＰＬＬ回路にも、本発明
を適用できるものである。Note that in the above embodiment, 64k
Hz clock and 8 kHz clock, 64k
Locked to Hz clock, and 64kHz clock,
We have explained a PLL circuit that generates timing whose phase is specified by an 8kHz clock. The present invention can also be applied to a PLL circuit that locks to a clock with a higher frequency and generates timing whose phase is defined by two types of clocks.
［発明の効果］
以上詳述したように、本発明のＰＬＬ回路によれば、引
き込み状態監視回路によって、ＰＬＬ回路が引き込み状
態にないと判断された場合は、第２の位相比較器の比較
結果に基づきＶＣＯを制御し、引き込み状態監視回路に
よって、ＰＬＬ回路が引き込み状態にあると判断された
場合は、第１の位相比較器の比較結果に基づきＶＣＯを
制御するように構成されているので、小さい回路規模で
、クロックの擾乱に対する影響を受けないという利点が
ある。[Effects of the Invention] As detailed above, according to the PLL circuit of the present invention, when the PLL circuit is determined not to be in the pull-in state by the pull-in state monitoring circuit, the comparison result of the second phase comparator If the PLL circuit is determined to be in the pull-in state by the pull-in state monitoring circuit, the VCO is controlled based on the comparison result of the first phase comparator. It has the advantage of having a small circuit scale and not being affected by clock disturbances.
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示すブロック図。
第３図は引き込み状態監視回路のブロック図、第４図は
引き込み状態監視回路での動作波形図、第５図は位相比
較器での動作波形図、
第６図はアンロック状態（８ｋＨｚクロック位相引き込
み中）の動作波形図、
第７図はロック状態（６４ｋＨｚクロック位相引き込み
中）の動作波形図、
第８，９図はいずれも従来例を示すブロック図である。
図において、
１は引き込み状態監視回路、
ＩＡはループカウンタ、
１Ｂはデコーダ、
ＩＣ〜ＩＥはＪＫフリップフロップ、
ＩＦ〜ＩＫはゲート回路、
ＩＬ〜ＩＮはＤフリップフロップ。
２は第１の位相比較器。
２Ａ、２ＢはＤフリップフロップ、
２Ｃ，２Ｄは反転ゲート回路。
３は第２の位相比較器。
３Ａ、３ＢはＤフリップフロップ、
３Ｇ、３Ｄは反転ゲート回路、
４は選択回路、
４Ａ〜４ＤはＡＮＤゲート回路、
４Ｅは反転ゲート回路。
４Ｆ〜４ＧはＮＯＲゲート回路、
５はループフィルタ、
５Ａ、５Ｂは３ステートバツフア、
６はＶＣＯｌ
７はループカウンタ、
８は分局器、
９はデコーダである。FIG. 1 is a block diagram of the principle of the present invention, and FIG. 2 is a block diagram showing an embodiment of the present invention. Figure 3 is a block diagram of the pull-in state monitoring circuit, Figure 4 is an operating waveform diagram of the pull-in state monitoring circuit, Figure 5 is an operating waveform diagram of the phase comparator, and Figure 6 is the unlocked state (8kHz clock phase). FIG. 7 is an operating waveform diagram in the locked state (during 64 kHz clock phase pull-in), and FIGS. 8 and 9 are block diagrams showing conventional examples. In the figure, 1 is a pull-in state monitoring circuit, IA is a loop counter, 1B is a decoder, IC to IE are JK flip-flops, IF to IK are gate circuits, and IL to IN are D flip-flops. 2 is the first phase comparator. 2A and 2B are D flip-flops, and 2C and 2D are inverting gate circuits. 3 is a second phase comparator. 3A and 3B are D flip-flops, 3G and 3D are inverting gate circuits, 4 is a selection circuit, 4A to 4D are AND gate circuits, and 4E is an inverting gate circuit. 4F to 4G are NOR gate circuits, 5 is a loop filter, 5A and 5B are 3-state buffers, 6 is a VCOl, 7 is a loop counter, 8 is a divider, and 9 is a decoder.
Claims (2)
で異なる２種のクロックを受け、これら２種の周波数の
うち高い周波数のクロックにロックし、且つ、該２種の
クロックで位相規定されたタイミング信号を発生するＰ
ＬＬ回路において、該２種の周波数のうち低い周波数の
クロックと該ＰＬＬ回路の生成したクロックとの位相関
係によって該ＰＬＬ回路の引き込み状態を監視する引き
込み状態監視回路（１）と、 該高い周波数のクロック位相を比較する第１の位相比較
器（２）と、 該低い周波数のクロック位相を比較する第２の位相比較
器（３）とをそなえ、 該引き込み状態監視回路（１）によって、該ＰＬＬ回路
が引き込み状態にないと判断された場合は、該第２の位
相比較器（３）の比較結果に基づきＶＣＯ（６）を制御
し、該引き込み状態監視回路（１）によって、該ＰＬＬ
回路が引き込み状態にあると判断された場合は、該第１
の位相比較器（２）の比較結果に基づきＶＣＯ（６）を
制御するように構成されたことを 特徴とする、ＰＬＬ回路。(1) Receiving two types of clocks whose phase relationship is defined and whose frequencies are mutually different in a relationship of integral multiples, locking to the clock with the higher frequency of these two types, and specifying the phase with the two types of clocks. P that generates the timing signal
In the LL circuit, a pull-in state monitoring circuit (1) that monitors the pull-in state of the PLL circuit based on the phase relationship between the lower frequency clock of the two frequencies and the clock generated by the PLL circuit; A first phase comparator (2) that compares clock phases and a second phase comparator (3) that compares clock phases of the low frequency are provided, and the PLL is controlled by the pull-in state monitoring circuit (1). If it is determined that the circuit is not in the pull-in state, the VCO (6) is controlled based on the comparison result of the second phase comparator (3), and the pull-in state monitoring circuit (1) controls the PLL.
If it is determined that the circuit is in the pull-in state, the first
A PLL circuit characterized in that it is configured to control a VCO (6) based on a comparison result of a phase comparator (2).
Ｌ回路が引き込み状態にないと判断された場合は、該第
２の位相比較器（３）の比較結果を該ＶＣＯ（６）側へ
出力し、該引き込み状態監視回路（１）によって、該Ｐ
ＬＬ回路が引き込み状態にあると判断された場合は、該
第１の位相比較器（２）の比較結果を該ＶＣＯ（６）側
へ出力するように切り替わる選択回路（４）が設けられ
たことを特徴とする、請求項１記載のＰＬＬ回路。(2) The pull-in state monitoring circuit (1) allows the PL
If it is determined that the L circuit is not in the pull-in state, the comparison result of the second phase comparator (3) is output to the VCO (6) side, and the pull-in state monitoring circuit (1)
A selection circuit (4) is provided that switches to output the comparison result of the first phase comparator (2) to the VCO (6) when it is determined that the LL circuit is in the pull-in state. The PLL circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148401A JPH0440117A (en) | 1990-06-06 | 1990-06-06 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148401A JPH0440117A (en) | 1990-06-06 | 1990-06-06 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440117A true JPH0440117A (en) | 1992-02-10 |
Family
ID=15451960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148401A Pending JPH0440117A (en) | 1990-06-06 | 1990-06-06 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440117A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241519A (en) * | 1991-01-14 | 1992-08-28 | Nec Corp | Clock generation circuit |
| JPH0766723A (en) * | 1993-08-23 | 1995-03-10 | Nec Corp | Pll frequency synthesizer |
| JPWO2009001414A1 (en) * | 2007-06-22 | 2010-08-26 | 富士通マイクロエレクトロニクス株式会社 | PLL control circuit, PLL device, and PLL control method |
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- 1990-06-06 JP JP2148401A patent/JPH0440117A/en active Pending
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| JP4667525B2 (en) * | 2007-06-22 | 2011-04-13 | 富士通セミコンダクター株式会社 | PLL control circuit, PLL device, and PLL control method |
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