JPH0438795A - Amplifier circuit - Google Patents
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- 230000000694 effects Effects 0.000 description 4
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に半導体メモリにおいてメ
モリセルからのデータを増幅する増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an amplifier circuit, and more particularly to an amplifier circuit for amplifying data from memory cells in a semiconductor memory.
従来、半導体メモリ、特に半導体スタテイ、りＲＡＭに
おいては、メモリセルからのデータを増幅する種々の増
幅回路が提案されている。Conventionally, various amplification circuits for amplifying data from memory cells have been proposed for semiconductor memories, particularly semiconductor state RAMs.
第４図は従来の代表的な増幅回路の一例を示す回路図で
ある。FIG. 4 is a circuit diagram showing an example of a typical conventional amplifier circuit.
この増幅回路は、互いに相補の関係にある入力信号ＩＮ
、ＩＮをＮチャネル型のトランジスタＱ３、Ｑ４のゲ
ートで受け、１対のＰチャネル型のトランジスタＱｌ、
Ｑ２の電流ｉラー効果により電圧増幅率を改善する、い
わゆるカレントハラ−型の増幅回路である。This amplifier circuit uses input signals IN which are complementary to each other.
, IN are received by the gates of N-channel transistors Q3 and Q4, and a pair of P-channel transistors Ql,
This is a so-called current Haller type amplifier circuit that improves the voltage amplification factor by the current Haller effect of Q2.
次に、この回路の動作について第５図を参照して説明す
る。Next, the operation of this circuit will be explained with reference to FIG.
この回路において、電源電圧■ｃｃは５■、入力信号Ｉ
Ｎ、ＩＮはそれぞれ、例えば５Ｖ（または４．７Ｖ）、
４．７Ｖ（ｔたｆｄ５Ｖ）＋！：＆っ”Ｃいる。In this circuit, the power supply voltage ■cc is 5■, and the input signal I
N and IN are each, for example, 5V (or 4.7V),
4.7V (tfd5V)+! : &c “C is here.
即ち、第５図に示すＶｉ 、△Ｖｉはそれぞれ４．７Ｖ
、０．３Ｖである。That is, Vi and △Vi shown in FIG. 5 are each 4.7V.
, 0.3V.
まず、トランジスタＱ４のＩＤ−ＶＤＳ特性（ドレイン
電流−ドレイン・ノース間電圧特性）は、ゲート・ソー
ス間電圧ＶＧＳが入力信号ＩＮと同一テアルカラ、ＩＮ
＝Ｖｉ＋△Ｖｉ （＝ｓｖ）、ＩＮｖｉ（＝４．７Ｖ）
のそれぞれの場合、第５図の実線で示された特性になる
。First, the ID-VDS characteristics (drain current-drain-to-north voltage characteristics) of transistor Q4 are such that the gate-source voltage VGS is the same as the input signal IN, and IN
=Vi+△Vi (=sv), INvi (=4.7V)
In each case, the characteristics are shown by the solid line in FIG.
一方、トランジスタＱ２の特性は、電流ξラー効果によ
りトランジスタＱ３と同様の特性が得られるため、点線
で示された特性になる。On the other hand, the characteristics of the transistor Q2 are the same as those of the transistor Q3 due to the current ξler effect, so the characteristics are shown by the dotted line.
従ってＩＮ）ＩＮの場合、トランジスタＱ４の電流が小
さくなりトランジスタＱ２の電流が大きくなるが、逆に
ＩＮ（ＩＮの場合、トランジスタＱ４の電流が大きくな
りトランジスタＱ２の電流が小さくなることがわかる。Therefore, it can be seen that in the case of IN)IN, the current of the transistor Q4 becomes small and the current of the transistor Q2 becomes large, but conversely, in the case of IN(IN), the current of the transistor Q4 becomes large and the current of the transistor Q2 becomes small.
尚、ＩＮ）ＩＮの時のトランジスタＱ４．Ｑ２の各特性
の交点の電圧が出力信号ＯＵＴの高レベルの電圧ＶＯＨ
であり、逆にＩＮ（ＩＮの時の交点の電圧が出力信号Ｏ
ＵＴの低レベルの電圧ｖｏＬである。電圧ＶｏＨ９■ｏ
Ｌはそれぞれ、例えば３Ｖ。Note that the transistor Q4 when IN) is IN. The voltage at the intersection of each characteristic of Q2 is the high level voltage VOH of the output signal OUT.
, and conversely, the voltage at the intersection when IN (IN) is the output signal O
This is the low level voltage voL of the UT. Voltage VoH9■o
Each L is, for example, 3V.
２Ｖとなる。It becomes 2V.
ところで、電圧ｖｏＨ９ｖＯＬの差電圧Δ■ｏを入力信
号ＩＮ 、ＩＮの差電圧ΔＶｉで割った値がこの増幅回
路の電圧増幅率Ｇｖであるから、前述の値から、電圧増
幅率Ｇｖは次式の様に計算され、およそ３．３になる。By the way, the value obtained by dividing the voltage difference Δ■o between the voltages voH9vOL by the voltage difference ΔVi between the input signals IN and IN is the voltage amplification factor Gv of this amplifier circuit, so from the above value, the voltage amplification factor Gv can be expressed by the following equation. It is calculated as follows and becomes approximately 3.3.
上述した従来の増幅回路は、入力信号ＩＮ 、 ＩＮを
受けるトランジスタＱ３．Ｑ４のゲート・ソース間電圧
ＶＣＳが一方は４．７■、他方は５■と近い値であるた
め、電流の変化もまた小さく、従って電圧増幅率Ｇｖも
高々３程度しかとれず、出力信号ＯＵ’ｌｌ”の高レベ
ル、低レベルの差が小さいという欠点がある。The conventional amplifier circuit described above includes transistors Q3 . Since the gate-source voltage VCS of Q4 is close to 4.7■ on one side and 5■ on the other, the change in current is also small, so the voltage amplification factor Gv can only be about 3 at most, and the output signal OU The disadvantage is that the difference between the high and low levels of 'll' is small.
本発明の目的は、出力信号の高レベル、低レベルの差を
大きくすることができる増幅回路を提供することにある
。An object of the present invention is to provide an amplifier circuit that can increase the difference between high and low levels of output signals.
本発明の増幅回路は、互いに相補の関係にめる第１及び
第２の入力信号をそれぞれ所定のレベルだけシフトさせ
る第１及び第２のレベルシフト回℃
路倉、第１及第２の入力端を備えこれら第１及び第２の
入力端に前記第１及び第２のレベルシフト回路の出力信
号をそれぞれ対応して入力するカレントミラー型の増幅
部とを有している。The amplifier circuit of the present invention includes first and second level shift circuits that shift first and second input signals, which are complementary to each other, by predetermined levels, respectively. and a current mirror type amplifying section which inputs the output signals of the first and second level shift circuits into the first and second input terminals respectively.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第Ｉの実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
この実施例は、ゲート、ドレインを共通接続しンースに
入力信号ＩＮを入力するＰチャネル型のトランジスタＱ
５、及びンースを接地しドレインをトランジスタＱ５の
ドレインと接続しゲートに電源電圧Ｖｃｃを印加するＮ
チャネル型のトランシタＱ６を備え、入力信号ＩＮのレ
ベルをトランジスタＱ５のしきい値電圧分だけ低下させ
る第１のレベルシフト回路２人と、ゲート、ドレインを
共通接続しンースに入力信号ＩＮを入力するＰチャネル
型のトランジスタＱ７、及びンースを接地しドレインを
トランジスタＱ７のドレインと接続しゲートに電源電圧
ＶＣＣを印加するＮチャネル型のトランジスタＱ８を備
え、入力信号ＩＮのレベルをトランジスタＱ７のしきい
値電圧分だけ低下させる第２のレベルシフト回路２Ｂと
、ンースに電源電圧ＶＣＣを印加しゲートにレベルシフ
ト回路２Ａ＋２Ｂの出力信号をそれぞれ対応して入力す
るＰチャネル型のトランジスタＱｌ、Ｑ２、ンースを接
地しドレイン、ゲートをトランジスタＱｌヒ
のドレインに接続するＮチャネル型のトランジスタＱ３
．及びンースを接地しドレインをトランジスタＱ２のド
レインと接続してこれを出力端とし辻
ゲートをトランジスタＱ３のゲート、ドレインを接続す
るＮチャネル型のトランジスタＱ４を備えたカレントハ
ラ−型の増幅部ｌとを有する構成となっている。This embodiment uses a P-channel transistor Q whose gate and drain are commonly connected and whose input signal IN is input to the ground.
5, and N whose source is grounded, its drain is connected to the drain of transistor Q5, and the power supply voltage Vcc is applied to its gate.
The gate and drain of the two first level shift circuits are provided with a channel-type transistor Q6 and lower the level of the input signal IN by the threshold voltage of the transistor Q5, and the input signal IN is input to the transistor Q5. A P-channel type transistor Q7 and an N-channel type transistor Q8 having a grounded source, a drain connected to the drain of the transistor Q7, and a power supply voltage VCC applied to the gate are provided, and the level of the input signal IN is set to the threshold value of the transistor Q7. A second level shift circuit 2B that lowers the voltage by the voltage, and P-channel transistors Ql, Q2, and transistors that apply the power supply voltage VCC to their gates and input the output signals of the level shift circuits 2A+2B to their gates, respectively, are grounded. an N-channel transistor Q3 whose drain and gate are connected to the drain of the transistor Q1;
．． and a current Haller-type amplifier l, which is equipped with an N-channel transistor Q4, whose source is grounded, whose drain is connected to the drain of a transistor Q2, which is used as an output terminal, and whose gate is connected to the gate and drain of a transistor Q3. The structure has the following.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第２図はこの実施例の動作を説明するためのトランジス
タＱ２．Ｑ４のドレイン電流−ドレイン・ソース間電圧
特性図（以下Ｉ＋）−ｖＤｓ特性図という）である。FIG. 2 shows transistor Q2. It is a drain current-drain-source voltage characteristic diagram (hereinafter referred to as I+)-vDs characteristic diagram of Q4.
電源電圧■ｃｃ、入力信号ＩＮ、ＩＮは従来例と同様、
ｊｃれぞれ５Ｖ、 ５ＶｉたＵ４．７Ｖ）。Power supply voltage ■cc, input signals IN, IN are the same as in the conventional example.
jc each 5V, 5Vi and U4.7V).
４、７ Ｖ （または５Ｖ）とする。4, 7 V (or 5 V).
まず、トランジスタＱｌ、Ｑ２のゲートに入力される電
圧Ａ、Ａは、トランジスタＱ５．Ｑ７、トランジスタＱ
６．Ｑ８のトランジスタサイズを適宜に選ぶことにより
、例えばそれぞれ３．７ Ｖ （または３．４Ｖ）、３
．４Ｖ（または３．７−Ｖ ）になる。First, voltages A and A input to the gates of transistors Ql and Q2 are applied to transistors Q5. Q7, transistor Q
6. By appropriately selecting the transistor size of Q8, for example, 3.7 V (or 3.4 V) and 3
．． 4V (or 3.7-V).
従って、増幅部ｌの入力用のトランジスタＱｌ。Therefore, the input transistor Ql of the amplifier part l.
Ｑ２のゲート・ノース間電圧の絶対値は、これらトラン
ジスタＱｌ、Ｑ２のしきい値電圧に近い電圧に設定でき
、それぞれ１．３ Ｖ （または１．６ Ｖ ） 。The absolute value of the gate-to-north voltage of Q2 can be set to a voltage close to the threshold voltage of these transistors Ql and Q2, which is 1.3 V (or 1.6 V), respectively.
１．６Ｖ（またｉｔ、１．３Ｖ）Ｋ；＆る。1.6V (also it, 1.3V)K;&ru.
ゆえに、入力信号ＩＮ、ＩＮのレベルがＩＮ）ＩＮ、１
Ｎ（ＩＮのそれぞれの場合のトランジスタＱ２の■Ｄ−
■Ｄｓ特性は第２図の点線のように、トランジスタＱ４
のｊＤ−ＶＤ８特性は実線のようになる。従来例と異な
り、ゲート・ノース間電圧ＶＧＳの小さい領域で動作し
ているため、ＶＣＳの変化即ち入力電圧ＩＮ、ＩＮの変
化に対する電流の変化が大きいことがわかる。Therefore, the level of the input signal IN, IN is IN)IN,1
■D- of transistor Q2 in each case of N(IN)
■The Ds characteristic is as shown by the dotted line in Figure 2, and the transistor Q4
The jD-VD8 characteristic of is shown as a solid line. It can be seen that, unlike the conventional example, since it operates in a region where the gate-to-north voltage VGS is small, the change in current with respect to changes in VCS, that is, changes in input voltages IN and IN, is large.
従って、ＩＮ）ＩＮの時、出力信号ＯＵＴの高レベルの
電圧ＶＯＨは十分高く、逆にＩＮ（ＩＮの時、出力信号
ＯＵＴの低レベルの電圧ＶｏＬは十分低くくなる。高レ
ベル、低レベルの電圧ＶＯＨＩＶＯＬは、例えば、それ
ぞれ４．２Ｖ、０．８Ｖとなる。Therefore, when IN)IN, the high level voltage VOH of the output signal OUT is sufficiently high, and conversely, when IN(IN), the low level voltage VoL of the output signal OUT becomes sufficiently low. The voltages VOHIVOL are, for example, 4.2V and 0.8V, respectively.
ゆえに、この実施例の電圧増幅率Ｇｖは次の様に計算さ
れ、およそ１１となる。Therefore, the voltage amplification factor Gv of this example is calculated as follows and becomes approximately 11.
即ち、従来例に比べて３倍以上の電圧増幅率を得ること
ができる。That is, a voltage amplification factor three times or more can be obtained compared to the conventional example.
第３図は本発明の第２の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
この実施例は、入力信号ＩＮ、ＩＮのレベルシフトを、
バイポーラ型のトランジスタＱ１５．Ｑ１７のＰＮ接合
を利用して行い、また、増幅部を２つ（ＩＡＩＩＢ）設
けて相補型の出力信号ＯＵＴ 、ＯＵＴを得るようにし
たものである。In this embodiment, the level shift of the input signals IN and IN is performed by
Bipolar transistor Q15. This is done by using the PN junction of Q17, and two amplifier sections (IAIIB) are provided to obtain complementary output signals OUT and OUT.
この実施例は、トランジスタＱ５．Ｑ７の代わりにバイ
ポーラ型のトランジスタＱ１５．Ｑ１７を用いることに
より、動作の応答速度を改善することができる。また、
カレントミラー型の増幅部を２組用いることにより、第
１の実施例よりさらに高い電圧増幅率Ｇｖを得ることが
できる。例えば、電圧増幅率Ｇｖをおよそ１５程度にす
ることも可能である。In this embodiment, transistor Q5. Bipolar transistor Q15 instead of Q7. By using Q17, the response speed of the operation can be improved. Also,
By using two sets of current mirror type amplifier sections, it is possible to obtain a higher voltage amplification factor Gv than in the first embodiment. For example, it is also possible to set the voltage amplification factor Gv to about 15.
なお、この実施例のようにバイポーラ型のトランジスタ
を用いた増幅回路は、バイポーラ・０ＭＯ８混成（いわ
ゆるＢＩＣＭ、０８）構造の集積回路に特に適している
。Note that an amplifier circuit using bipolar transistors as in this embodiment is particularly suitable for an integrated circuit having a bipolar/0MO8 hybrid (so-called BICM, 08) structure.
以上説明したように本発明は、入力信号を所定のレベル
だけシフトして増幅部の入力用のトランジスタのゲート
に入力し、これらトランジスタのケート・ノース間電圧
をこれらトランジスタのしきい値電圧に近い値に設定す
る構成とすることにより、入力信号の電圧変化に対する
電流変化を大きくすることができるので、電圧増幅率を
従来例に比べて著しく改善することができる効果がある
。As explained above, the present invention shifts the input signal by a predetermined level and inputs it to the gates of the input transistors of the amplifier section, so that the gate-to-north voltage of these transistors is close to the threshold voltage of these transistors. By setting the value to a certain value, it is possible to increase the current change with respect to the voltage change of the input signal, which has the effect of significantly improving the voltage amplification factor compared to the conventional example.
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するためのトラン
ジスタのＩＤ ＶＤＳ特性図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来の増幅回路の一例
を示す回路図、第５図は第４図に示された増幅回路の動
作を説明するためのトランジスタのＩＤ−ＶＤＳＷ性図
である。
”ｔｌＡｅｌＢ・・・・・・増幅部、２Ａ〜２Ｄ・・・
・°・レベルシフト回路、Ｑｌ−Ｑ８ 、 Ｑｔ １−
Ｑｌ ｓｏｏ。
・・°トランジスタ。
代理人 弁理士 内 原 晋
ｌ〇−
〜Ｑ４−−−トランジスタ
０１ＪＴ
第
囚FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a transistor ID VDS characteristic diagram for explaining the operation of the embodiment shown in FIG. 1, and FIG. 3 is a diagram showing the present invention. the second of
4 is a circuit diagram showing an example of a conventional amplifier circuit, and FIG. 5 is a transistor ID-VDSW diagram for explaining the operation of the amplifier circuit shown in FIG. 4. It is. "tlAelB...Amplification section, 2A to 2D...
・°・Level shift circuit, Ql-Q8, Qt 1-
Ql soo. ...°Transistor. Agent Patent Attorney Susumu Uchihara l〇- ~Q4---Transistor 01JT Prisoner
Claims (1)
ぞれ所定のレベルだけシフトさせる第１及び第２のレベ
ルシフト回路と、第１及第２の入力端を備えこれら第１
及び第２の入力端に前記第１及び第２のレベルシフト回
路の出力信号をそれぞれ対応して入力するカレントミラ
ー型の増幅部とを有することを特徴とする増幅回路。The first level shift circuit includes first and second level shift circuits that shift first and second input signals complementary to each other by predetermined levels, respectively, and first and second input terminals.
and a current mirror type amplifying section which inputs the output signals of the first and second level shift circuits to the second input terminals respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145714A JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145714A JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438795A true JPH0438795A (en) | 1992-02-07 |
Family
ID=15391430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145714A Pending JPH0438795A (en) | 1990-06-04 | 1990-06-04 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438795A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701630B1 (en) * | 2003-08-09 | 2007-03-30 | 윤석렬 | Center Wall of Two Arch Tunnel |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119589A (en) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | Differential amplifier |
| JPS6236796A (en) * | 1985-08-10 | 1987-02-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
| JPS6374196A (en) * | 1986-09-11 | 1988-04-04 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Cmos semiconductor memory circuit |
-
1990
- 1990-06-04 JP JP2145714A patent/JPH0438795A/en active Pending
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