JPH0438302Y2 - - Google Patents

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は集積回路（以下ICと称す）の試験装
置により具体的には、静電気放電などのサージ電
圧に対するICの耐力を測定するための試験装置
に関する。

(ロ) 従来の技術 従来より、ICの静電気放電試験としては、各
種規格（MIL−STD−883C、MIL−STD−
1686、MIL−M38510、BS、EIAJ−IC−121）に
もあるように、第４図に示すコンデンサ充電法が
採用されている。即ち、第４図の構成は、抵抗１
を介してコンデンサ２に充電した電荷を充放電ス
イツチ３を切換えることにより、抵抗４を通して
放電し、IC５の所定の端子間に短期間（20波
50ns）のサージ電圧を加えるものである。

この様なICの静電気放電試験装置は、最近一
部メーカより市販されているが、それは、サージ
電圧発生部とICとの間の電気的接続、即ち、第
４図ではサージ電圧印加用第１端子６及び第２端
子７とIC５の各外部端子８との間の接続は手動
であり、IC端子の接続を種々組合わせて試験を
行うことは非常に時間がかゝる。

本考案は、上記点に鑑みて、IC端子への接続
切替えを電気的スイツチにより自動的に行い、斯
るスイツチを通じてサージ電圧印加、電圧電流特
性の測定及びICの良否判定が自動的に行える試
験装置を既に提案した（特願昭59−217006号）。

(ハ) 考案が解決しようとする問題点 上記の如き、IC端子へ自動的接続切替えのた
めの電気的スイツチとして、リレースイツチの採
用は実際的であるが、リレースイツチの浮遊容量
が試験装置に特有な問題として認識された。

第５図にて、斯る問題が、より具体的に説明さ
れる。第１、第２の選択スイツチ１０，１１の対
が、IC５の各外部端子８ａ，８ｂ…に対応する
配置にある。これらの各選択スイツチはリレース
イツチ型であり、常開リレー接点１２と該接点を
開状態に付勢するためのリレーコイル１３とから
なる。各第１選択スイツチ１０に属するリレー接
点１２の一端は共通に第１配線１４に連なり、一
方各第２選択スイツチ１１に属する接点１２の一
端は共通に第２配線１５に連なる。各同一対の第
１、第２選択スイツチ１０，１１に属するリレー
接点１２の他端は、IC５の対応する外部端子に
接続されている。全てのリレーコイル１３の一端
は第３配線１６に連なる。第１、第２配線１４，
１５は、夫々サージ電圧印加用第１、第２端子
６，７（第４図参照）に連なり、第３配線１６は
アースされる。このアースは、第２端子７に連な
るサージ電圧印加部のアースラインに電気的に連
なるものであるが、通常の実態配線では、各コイ
ル１３は第２配線１５とは別個の第３配線１６に
より結ばれ上記アースに導かれる。

上記装置において、例えば、IC５の外部端子
８ａ及び８ｂ間にサージ電圧を印加するには、第
４図の回路におけるコンデンサ２に充電しておく
と共に、外部端子８ａに対応する第１選択スイツ
チ１０のリレーコイル１２と、他の外部端子８ｂ
に対応する第２選択スイツチ１１のリレーコイル
１２とを夫々付勢しておき、そこで、第４図の回
路のスイツチ３を放電側に切り換えるのである。

ところが、各選択スイツチは、リレーコイル１
３とリレー接点１２との間の浮遊容量を有する。
今、第１選択スイツチ１０における上記浮遊容量
をＣとすると、サージ電圧印加端子６，７から
IC５側を見た場合、第６図の等価回路に示す如
く、外部端子８ａ，８ｂ間に現れる内部インビー
ダンスＺと並列に、各第１選択スイツチ１０の浮
遊容量の総和ΣCIて入ることになる。

通常、CIの値は2.5〜5PFであり、従つてIC５
外部端子数を40とすると、ΣCIは100〜200pFとな
るが、この様な大きな浮遊容量は、外部端子６，
７間に実際に加わるサージ電圧の立ち上がりもお
きく（約10倍）遅らせ、又ピーク値をも大きく低
下（約半分）させる等サージ電圧印加試験に悪影
響を及ぼす。

第２選択スイツチ１１の浮遊容量（C2と称す）
の影響について考えると、現在測定対象にない他
の外部端子がC2を通じてアースに至る状態とな
る。しかし、このアース経路のインピーダンスは
比較的大きいので、高い測定精度が要求されない
限り、上述のΣCIの影響に較べれば、C2の影響は
ほとんど問題とならない。

本考案は、特に上記ΣCIの影響をなくそうとす
るものである。

(ニ) 問題点を解決するための手段 本考案の装置は集積回路の複数の各外部端子に
対応して配置された選択スイツチを介してサージ
電圧部を上記外部端子に接続する装置であつて、
上記選択スイツチをリレー接点とリレーコイルと
これら両者を静電的に互いに隔離するガード体と
からなるリレーで構成すると共に、上記ガード付
を上記サージ電圧部のアースラインに接続したこ
とを特徴とする。

(ホ) 作用 本考案によれば、ガード体の存在により上記浮
遊容量の影響が実質的になくなる。

(ヘ) 実施例 第１図は実施例を示し、第５図と同一部分には
同一番号が付されている。本実施例の特徴とし
て、第１、第２選択スイツチ１０，１１は全て、
リレー接点１２とリレーコイル１３との間にガー
ド体２０を挿入した構成を有し、各ガード体２０
及びリレーコイル１２の一端が共通に第２配線１
５に接続させてサージ電圧印加部のアース側端子
７に連なつている。

第２図は斯るスイツチの詳細を示し、リレー接
点１２を封止するガラス管球３０と該管球を取り
巻くリレーコイル１３との間に、真ちゆう等の金
属円筒からなるガード体２０が配され、このガー
ド体内に管球３０が収容されている。よつて、ガ
ード体２０はリレー接点１２とリレーコイル１３
とを静電的に互いに隔離し、スイツチに存在する
浮遊容量は、第３図の等価回路に示す如く、リレ
ー接点１２及びガード体２０間の浮遊容量Ccと、
ガード体２０及びリレーコイル１３間の浮遊容量
CLとである。

本実施例装置において、サージ電圧印加端子
６，７からIC５側を見た場合、各第１選択スイ
ツチ１０の浮遊容量Ccの総和ΣCcが存在する。
しかし、上記ガード体付リレースイツチにおい
て、Ccの値は0.3〜0.4PFと非常に小さく、従つ
てIC５の外部端子数を40としても、総和ΣCcは
20PF以下であり、この様な値は、サージ電圧印
加試験において従来の如き、サージ電圧印加の大
きな遅れやピーク値の大巾な低下をもたらさず、
実質的な悪影響を及ぼさない。

第５図に示された第３配線１６が本実施例では
存在せず、各選択スイツチのガード体２０及び各
選択スイツチのリレーコイル１３が第２配線１５
に直結させている。これは、ガード体２０やリレ
ーコイル１３を可及的最端距離にて第２配線１５
及びアースに接続することを意味するものであ
る。斯る配線により、第２選択スイツチ１１の浮
遊容量はほゞ完全になくなり、従つて第５図に関
して述べた第２選択スイツチの浮遊容量C₂の影
響は全く存在しない。

(ト) 考案の効果 本考案によれば、ICのサージ電圧印加試験装
置において、リレースイツチを用いてICの各端
子への選択的サージ電圧印加を自動的に行う際、
従来問題とされたリレースイツチの浮遊容量の影
響、即ち印加サージ電圧の立上りやピーク値に対
する悪影響が実質的になくなり、精度の良い試験
を行うことができる。

【図面の簡単な説明】

第１図乃至第３図は本考案の実施例を示し、第
１図は要部回路図、第２図は選択スイツチの断面
図、第３図は同スイツチの等価回路図である。第
４図はサージ電圧印加試験のための標準回路、第
５図及び第６図は従来の回路図である。 ５……集積回路、６，７……サージ電圧印加端
子、１０，１１……第１、第２選択スイツチ、１
２……リレー接点、１３……リレーコイル、２０
……ガード体。

Claims (1)

【実用新案登録請求の範囲】
1. 集積回路の複数の各外部端子に対応して配置さ
   れた選択スイツチを介してサージ電圧部を上記外
   部端子に接続する装置であつて、上記選択スイツ
   チをリレー接点とリレーコイルとこれら両者を静
   電的に互いに隔離するガード体とからなるリレー
   で構成すると共に、上記ガード体を上記サージ電
   圧部のアースラインに接続したことを特徴とする
   集積回路の試験装置。