JPH0438012A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0438012A JPH0438012A JP2145718A JP14571890A JPH0438012A JP H0438012 A JPH0438012 A JP H0438012A JP 2145718 A JP2145718 A JP 2145718A JP 14571890 A JP14571890 A JP 14571890A JP H0438012 A JPH0438012 A JP H0438012A
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- 101001090865 Homo sapiens 26S proteasome regulatory subunit 7 Proteins 0.000 abstract 1
- 101000828889 Homo sapiens tRNA modification GTPase GTPBP3, mitochondrial Proteins 0.000 abstract 1
- 102100023793 tRNA modification GTPase GTPBP3, mitochondrial Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
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- 239000000758 substrate Substances 0.000 description 3
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 2
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特に電源ノイズの発
生を抑えるための出力バッファに関スル。
生を抑えるための出力バッファに関スル。
従来の出力バッファ回路は第９図に示すように、電源電
圧ｖｃｃ９とデータ出力端子ＤＡＴ、の間に設けられた
Ｐ型ＭＯ３ＦＥＴＭ、、と、接地電位ＶＳ、、とデータ
６カ端子Ｄ Ａ Ｔ ｅの間に設けられたＮ型ＭＯＳＦ
ＥＴＭｅ８とにより出力段を構成している。
圧ｖｃｃ９とデータ出力端子ＤＡＴ、の間に設けられた
Ｐ型ＭＯ３ＦＥＴＭ、、と、接地電位ＶＳ、、とデータ
６カ端子Ｄ Ａ Ｔ ｅの間に設けられたＮ型ＭＯＳＦ
ＥＴＭｅ８とにより出力段を構成している。
Ｐ型Ｍ Ｑ Ｓ Ｆ Ｅ Ｔ Ｍ ｅ 、とＮ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍｕによって構成されるインバータ回
路Ｉ Ｎ Ｖ ｓ＋の出力ｖｐｏｅをＰ型ＭＯＳＦＥＴ
Ｍ、、のゲー）端子ニ接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ、３とＮ型ＭＯＳＦＥＴＭＧ４によって構成され
るインバータ回路Ｉ Ｎ Ｖ Ｑ ２の出力ｖＮＯ，を
Ｎ型ＭＯ３Ｆ’ＥＴＭ、、のゲート端子に接続している
。ＮＯＲ回路ＮＯＲ，の出力はインバータ回路ＩＮＶｓ
＋の入力に接続し、ＮＡＮＤ回路ＮＡＮＤｅの出力はイ
ンバータ回路ＩＮＶｅｚの入力に接続している。ＮＯＲ
回路回路ＯＲｓの入力には、出力バッファ動作時にロウ
レベルになる出力イネーブル信号°σＩ′とデータ信号
り、を、ＮＡＮＤ回路Ｎ Ａ Ｎ Ｄ ｅの入力には、
出力バッファ動作時にハイレベルになる出力イネーブル
信号ＯＥとデータ信号り、をそれぞれ接続して構成され
ている。
Ｓ Ｆ Ｅ Ｔ Ｍｕによって構成されるインバータ回
路Ｉ Ｎ Ｖ ｓ＋の出力ｖｐｏｅをＰ型ＭＯＳＦＥＴ
Ｍ、、のゲー）端子ニ接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ、３とＮ型ＭＯＳＦＥＴＭＧ４によって構成され
るインバータ回路Ｉ Ｎ Ｖ Ｑ ２の出力ｖＮＯ，を
Ｎ型ＭＯ３Ｆ’ＥＴＭ、、のゲート端子に接続している
。ＮＯＲ回路ＮＯＲ，の出力はインバータ回路ＩＮＶｓ
＋の入力に接続し、ＮＡＮＤ回路ＮＡＮＤｅの出力はイ
ンバータ回路ＩＮＶｅｚの入力に接続している。ＮＯＲ
回路回路ＯＲｓの入力には、出力バッファ動作時にロウ
レベルになる出力イネーブル信号°σＩ′とデータ信号
り、を、ＮＡＮＤ回路Ｎ Ａ Ｎ Ｄ ｅの入力には、
出力バッファ動作時にハイレベルになる出力イネーブル
信号ＯＥとデータ信号り、をそれぞれ接続して構成され
ている。
次に、この回路動作について、第１１図、第１２図の電
圧波形図を用いて説明する。データ出力端子ＤＡＴ、の
電圧をロウレベルからハイレベルに変化させる場合は、
第１１図に示すように、データ信号り、がハイレベルか
らロウレベルに変化し、ＮＯＲ回路ＮＯＲ，の出力およ
びＮ Ａ Ｎ Ｄ回路Ｎ−Ａ Ｎ Ｄ ９の出力はロウ
レベルからノ・イレベルに、インバータ回路ＩＮＶ、＋
の出力ＶＰＧ９およびインバータ回路Ｉ Ｎ Ｖ Ｃ２
の出力■、。９はノ・イレベルからロウレベルにそれぞ
れ変化する。
圧波形図を用いて説明する。データ出力端子ＤＡＴ、の
電圧をロウレベルからハイレベルに変化させる場合は、
第１１図に示すように、データ信号り、がハイレベルか
らロウレベルに変化し、ＮＯＲ回路ＮＯＲ，の出力およ
びＮ Ａ Ｎ Ｄ回路Ｎ−Ａ Ｎ Ｄ ９の出力はロウ
レベルからノ・イレベルに、インバータ回路ＩＮＶ、＋
の出力ＶＰＧ９およびインバータ回路Ｉ Ｎ Ｖ Ｃ２
の出力■、。９はノ・イレベルからロウレベルにそれぞ
れ変化する。
すると、Ｎ型ＭＯＳ Ｆ Ｅ ＴＭ９６のゲート端子の
電圧がロウレベルになることで、Ｎ型ＭＯ３ＦＥＴＭ、
６は非導通状態になり、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
−ｓのゲート端子の電圧がロウレベルになるため、Ｐ
型ＭＯＳＦＥＴＭ、５は導通状態になり、データ出力端
子Ｄ Ａ Ｔ ｅの電圧は、Ｐ型ＭＯＳＦＥＴＭｓｓを
介して、電源電圧Ｖ。。９にチャージアップされる。
電圧がロウレベルになることで、Ｎ型ＭＯ３ＦＥＴＭ、
６は非導通状態になり、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
−ｓのゲート端子の電圧がロウレベルになるため、Ｐ
型ＭＯＳＦＥＴＭ、５は導通状態になり、データ出力端
子Ｄ Ａ Ｔ ｅの電圧は、Ｐ型ＭＯＳＦＥＴＭｓｓを
介して、電源電圧Ｖ。。９にチャージアップされる。
しかし、実際の半導体装置は、第１０図に示すように、
半導体基板ＣＨＩＰ上に出力バッファ回路を形成し、半
導体装置外部から供給される電源′ＷＩＥＥ Ｖ ｃ
ｃ 、接地電位ＶＳＳと８力バツフア回路の電源電圧Ｖ
。Ｃ９＋接地電位■ｓＳ９の間には、それぞれ配線に寄
生するインダクタンスＬ、、Ｌ＋が存在すこの寄生イン
ダクタンスの影響により、データ出力端子Ｄ Ａ Ｔ
ｏの電圧をロウレベルからノ１イレベルに変化する場合
には、半導体装置内部の電源電圧Ｖ。０．が低下する。
半導体基板ＣＨＩＰ上に出力バッファ回路を形成し、半
導体装置外部から供給される電源′ＷＩＥＥ Ｖ ｃ
ｃ 、接地電位ＶＳＳと８力バツフア回路の電源電圧Ｖ
。Ｃ９＋接地電位■ｓＳ９の間には、それぞれ配線に寄
生するインダクタンスＬ、、Ｌ＋が存在すこの寄生イン
ダクタンスの影響により、データ出力端子Ｄ Ａ Ｔ
ｏの電圧をロウレベルからノ１イレベルに変化する場合
には、半導体装置内部の電源電圧Ｖ。０．が低下する。
この電源電圧Ｖ。０．の低下を抑えるため、一般にはイ
ンバータ回路ＩＮＶ。
ンバータ回路ＩＮＶ。
を構成するＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＝２の相互
伝達コンダクタンスを小さく設計し、Ｐ型ＭＯＳＦＥＴ
Ｍｇ。
伝達コンダクタンスを小さく設計し、Ｐ型ＭＯＳＦＥＴ
Ｍｇ。
を導通状態にする場合のゲート電圧の変化を、なだらか
にして、Ｐ型ＭＯＳＦＥＴＭ、、に流れる電流が急激に
変化しないようにしている。
にして、Ｐ型ＭＯＳＦＥＴＭ、、に流れる電流が急激に
変化しないようにしている。
データ出力端子Ｄ Ａ Ｔ ＊の電圧をハイレベルから
ロウレベルに変化させる場合は、第１２図に示すように
、データ信号り、の電圧がロウレベルからハイレベルに
変化し、ＮＯＲ回路ＮＯＲ，の出力およびＮＡＮＤ回路
Ｎ Ａ Ｎ Ｄ ｓの出力はハイレベルカラロウレベル
に、インバータ回路ＩＮＶ。
ロウレベルに変化させる場合は、第１２図に示すように
、データ信号り、の電圧がロウレベルからハイレベルに
変化し、ＮＯＲ回路ＮＯＲ，の出力およびＮＡＮＤ回路
Ｎ Ａ Ｎ Ｄ ｓの出力はハイレベルカラロウレベル
に、インバータ回路ＩＮＶ。
の出力Ｖ、。、およびインバータ回路Ｉ Ｎ Ｖ Ｑ２
の出力ｖＮ０．はロウレベルからハイレベルにそれぞれ
変化する。
の出力ｖＮ０．はロウレベルからハイレベルにそれぞれ
変化する。
すると、Ｐ型ＭＯＳＦＥＴＭ９５のゲート電圧がハイレ
ベルになることて、Ｐ型ＭＯＳＦＥＴＭ９５は非導通状
態になり、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ＋のゲー
ト電圧かハイレベルになることで、Ｎ型ＭＯ８Ｆ Ｅ
Ｔ Ｍ ９６は導通状態になり、データ出力端子Ｄ Ａ
Ｔ ｅの電圧はＮ型ＭＯＳＦＥＴＭ、、を介して、接
地電位ｖ ｓｓｓにティスチャーノされる。
ベルになることて、Ｐ型ＭＯＳＦＥＴＭ９５は非導通状
態になり、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ＋のゲー
ト電圧かハイレベルになることで、Ｎ型ＭＯ８Ｆ Ｅ
Ｔ Ｍ ９６は導通状態になり、データ出力端子Ｄ Ａ
Ｔ ｅの電圧はＮ型ＭＯＳＦＥＴＭ、、を介して、接
地電位ｖ ｓｓｓにティスチャーノされる。
この場合も、半導体装置内部の接地電位Ｖ、ｓ９と外部
の接地電位ＶＳＳとの間に寄生するインタフタンスの影
響で半導体装置内部の接地電位■３．。
の接地電位ＶＳＳとの間に寄生するインタフタンスの影
響で半導体装置内部の接地電位■３．。
の電圧が上昇する。この接地電位■３３．の上昇を抑え
るため、一般にはインバータ回路ＩＮＶ、、を構成する
Ｐ型ＭＯＳＦＥＴＭ、、の相互伝達コンタクタンスを小
さく設計し、Ｎ型ＭＯＳＦＥＴＭ、６を導通状態にする
場合のゲート電圧の変化をなたらかにして、Ｎ型ＭＯＳ
Ｆ Ｅ ＴＭ９６に流れる電流力急激に変化しないよ
うにしている。
るため、一般にはインバータ回路ＩＮＶ、、を構成する
Ｐ型ＭＯＳＦＥＴＭ、、の相互伝達コンタクタンスを小
さく設計し、Ｎ型ＭＯＳＦＥＴＭ、６を導通状態にする
場合のゲート電圧の変化をなたらかにして、Ｎ型ＭＯＳ
Ｆ Ｅ ＴＭ９６に流れる電流力急激に変化しないよ
うにしている。
この従来の出力バッファ回路のデータ信号Ｄ９としてパ
ルス状のデータが入力された場合、例えば第１３図に示
す電圧波形図のように、初期状態において、データ信号
り、がロウレベル状態で、Ｔ１３．に示すように、−時
的にデータ信号Ｄ９がハイレベルになると、データ信号
り、の電圧がロウレベルからハイレベルに変化すること
でＮ型ＭＯ８Ｆ Ｅ Ｔ Ｍ ９６により、データ出力
端子Ｄ Ａ Ｔ ｅの電圧はディスチャージされる。し
かし、Ｔ、３２に示すように、データ出力端子ＤＡＴ９
の電圧が接地電位ｖＳ３にディスチャージされる前にデ
ータ信号り、がハイレベルからロウレベルに変化するこ
とで、Ｎ型ＭＯＳＦＥＴＭ、６が急速に非導通状態にな
る。これにより、半導体装置内部の接地電位■、３．か
ら外部の接地電位■８．に流れていた電流が急激に減少
してしまい、半導体装置内部の接地電位Ｖ９３．と外部
の接地電位ＶＳＳとの間に寄生するインダクタンスの影
響により、半導体装置内部の接地電位ＶＳＳ９が低電圧
側に変化し、さらにＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ９
ｓが導通状態になることで電源電圧Ｖ。０．の電圧も
同時に低電圧側に変化することて、同一半導体基板上に
形成された他の回路が誤動作するといった問題点があっ
た。
ルス状のデータが入力された場合、例えば第１３図に示
す電圧波形図のように、初期状態において、データ信号
り、がロウレベル状態で、Ｔ１３．に示すように、−時
的にデータ信号Ｄ９がハイレベルになると、データ信号
り、の電圧がロウレベルからハイレベルに変化すること
でＮ型ＭＯ８Ｆ Ｅ Ｔ Ｍ ９６により、データ出力
端子Ｄ Ａ Ｔ ｅの電圧はディスチャージされる。し
かし、Ｔ、３２に示すように、データ出力端子ＤＡＴ９
の電圧が接地電位ｖＳ３にディスチャージされる前にデ
ータ信号り、がハイレベルからロウレベルに変化するこ
とで、Ｎ型ＭＯＳＦＥＴＭ、６が急速に非導通状態にな
る。これにより、半導体装置内部の接地電位■、３．か
ら外部の接地電位■８．に流れていた電流が急激に減少
してしまい、半導体装置内部の接地電位Ｖ９３．と外部
の接地電位ＶＳＳとの間に寄生するインダクタンスの影
響により、半導体装置内部の接地電位ＶＳＳ９が低電圧
側に変化し、さらにＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ９
ｓが導通状態になることで電源電圧Ｖ。０．の電圧も
同時に低電圧側に変化することて、同一半導体基板上に
形成された他の回路が誤動作するといった問題点があっ
た。
本発明の目的は、半導体装置内部の電源が変動すること
を防止てきる出力バッファ回路を提供することにある。
を防止てきる出力バッファ回路を提供することにある。
本発明の出力バッファ回路は、ソース・ドレイン路が第
１の電源とデータ出力端子との間に設けられた第１のＭ
ＯＳＦＥＴと、ソース・ドレイン路が第２の電源と前記
データ出力端子との間に設けられた第２のＭＯＳＦＥＴ
と、前記第１のＭＯＳＦＥＴのゲート電圧を供給する第
１のインバータ回路と、前記第２のＭＯＳＦＥＴのゲー
ト電圧を供給する第２のインバータ回路と、前記データ
出力端子の電圧を検出する出力電圧検出回路と、前記出
力電圧検出回路の出力信号により前記第１および第２の
インバータ回路の出力駆動能力を変化させる駆動能力変
化手段とを有することを特徴とする。
１の電源とデータ出力端子との間に設けられた第１のＭ
ＯＳＦＥＴと、ソース・ドレイン路が第２の電源と前記
データ出力端子との間に設けられた第２のＭＯＳＦＥＴ
と、前記第１のＭＯＳＦＥＴのゲート電圧を供給する第
１のインバータ回路と、前記第２のＭＯＳＦＥＴのゲー
ト電圧を供給する第２のインバータ回路と、前記データ
出力端子の電圧を検出する出力電圧検出回路と、前記出
力電圧検出回路の出力信号により前記第１および第２の
インバータ回路の出力駆動能力を変化させる駆動能力変
化手段とを有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す出力バッファ回路の回
路図である。電源電圧■ＣＣ１とデータ出力端子ＤＡＴ
、の間に設けられたＰ型ＭＯＳＦＥＴＭ＋＋と接地電位
■３８．とデータ出力端子ＤＡＴＩの間に設けられたＮ
型ＭＯＳＦＥＴＭ、８とにより出力段を構成する。Ｐ型
ＭＯ３ＦＥＴＭ・１と抵抗素子Ｒ１とＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｌ ２を直列に接続し、サラにＰ型ＭＯ
ＳＦＥＴＭ、３のソースとドレインを抵抗素子Ｒ１の両
端にそれぞれ接続してインバータロ路Ｉ Ｎ Ｖ ＋ｏ
＋を構成する。この出力Ｖ、。
路図である。電源電圧■ＣＣ１とデータ出力端子ＤＡＴ
、の間に設けられたＰ型ＭＯＳＦＥＴＭ＋＋と接地電位
■３８．とデータ出力端子ＤＡＴＩの間に設けられたＮ
型ＭＯＳＦＥＴＭ、８とにより出力段を構成する。Ｐ型
ＭＯ３ＦＥＴＭ・１と抵抗素子Ｒ１とＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｌ ２を直列に接続し、サラにＰ型ＭＯ
ＳＦＥＴＭ、３のソースとドレインを抵抗素子Ｒ１の両
端にそれぞれ接続してインバータロ路Ｉ Ｎ Ｖ ＋ｏ
＋を構成する。この出力Ｖ、。
をＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ＋のゲート端子
に接続する。
に接続する。
又、Ｐ型ＭＯ３ＦＥＴＭ、、と抵抗素子Ｒ２とＮ型ＭＯ
３ＦＥＴＭ、、を直列に接続し、さらにＮ型ＭＯ３ＦＥ
ＴＭ、６のソースとドレインを抵抗素子Ｒ２の両側にそ
れぞれ接続してインバータ回路工Ｎ Ｖ ＋ ０２を構
成する。この出力Ｖ Ｎ Ｏ；をＮ型ＭＯＳＦ Ｅ Ｔ
Ｍ ： ａのゲート端子に接続する。
３ＦＥＴＭ、、を直列に接続し、さらにＮ型ＭＯ３ＦＥ
ＴＭ、６のソースとドレインを抵抗素子Ｒ２の両側にそ
れぞれ接続してインバータ回路工Ｎ Ｖ ＋ ０２を構
成する。この出力Ｖ Ｎ Ｏ；をＮ型ＭＯＳＦ Ｅ Ｔ
Ｍ ： ａのゲート端子に接続する。
ＮＯＲ回路ＮＯＲ，の出力はインバッタ回路ＩＮ Ｖ
： ｏ ｌの入力となるＰ型Ｍ ＯＳ Ｆ Ｅ’ Ｔ
Ｍ ｔ ｔとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ２の
ゲート端子に接続し、ＮＡＮＤ回路ＮＡＮＤｌの出力は
インバータ回路ＩＮＶ 、。、の入力となるＰ型ＭＯＳ
ＦＥＴＭ、、とＮ型ＭＯＳＦＥＴＭｕのゲート端子に接
続する。Ｎ。
： ｏ ｌの入力となるＰ型Ｍ ＯＳ Ｆ Ｅ’ Ｔ
Ｍ ｔ ｔとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ２の
ゲート端子に接続し、ＮＡＮＤ回路ＮＡＮＤｌの出力は
インバータ回路ＩＮＶ 、。、の入力となるＰ型ＭＯＳ
ＦＥＴＭ、、とＮ型ＭＯＳＦＥＴＭｕのゲート端子に接
続する。Ｎ。
Ｒ回路ＮＯＲ，の入力には、出力バッファ動作時にロウ
レベルになる出力イネーブル信号“ＯＥ−とデータ信号
Ｄ：を、ＮＡＮＤ回路Ｎ Ａ Ｎ Ｄ １の入力には、
出力ハッファ動作時にハイレベルになる出力イネーブル
信号ＯＥとデータ信号り、をそれぞれ接続する。
レベルになる出力イネーブル信号“ＯＥ−とデータ信号
Ｄ：を、ＮＡＮＤ回路Ｎ Ａ Ｎ Ｄ １の入力には、
出力ハッファ動作時にハイレベルになる出力イネーブル
信号ＯＥとデータ信号り、をそれぞれ接続する。
インバータ回路ＩＮＶ、、からインバータ回路工ＮＶ、
、によって出力電圧検出回路ＡＩが構成されている。デ
ータ出力端子Ｄ Ａ Ｔ ｌをインバータ回路ＩＮＶ、
、に接続し、インバータ回路ＩＮＶ１２の入力はインバ
ータ回路ＩＮＶ＋＋の出力に接続し、インバータ回路Ｉ
ＮＶ＋３の入力はインバータ回路ＩＮＶＩ＋の出力に接
続する。さらに、データ出力端子ＤＡＴＩをインバータ
回路ＩＮＶ１４に接続し、インバータ回路ＩＮＶ＋５の
入力はインパーク回路Ｉ Ｎ Ｖ ＋ ＋の出力に接続
し、インバータ回路ＩＮＶ、６の入力はインバータ回路
ＩＮＶ、、の出力に接続している。
、によって出力電圧検出回路ＡＩが構成されている。デ
ータ出力端子Ｄ Ａ Ｔ ｌをインバータ回路ＩＮＶ、
、に接続し、インバータ回路ＩＮＶ１２の入力はインバ
ータ回路ＩＮＶ＋＋の出力に接続し、インバータ回路Ｉ
ＮＶ＋３の入力はインバータ回路ＩＮＶＩ＋の出力に接
続する。さらに、データ出力端子ＤＡＴＩをインバータ
回路ＩＮＶ１４に接続し、インバータ回路ＩＮＶ＋５の
入力はインパーク回路Ｉ Ｎ Ｖ ＋ ＋の出力に接続
し、インバータ回路ＩＮＶ、６の入力はインバータ回路
ＩＮＶ、、の出力に接続している。
出力電圧検出回路ＡＩの出力信号となるインバータ回路
ＩＮＶ、３の出力■。Ｐ、をＰ型ＭＯ３ＦＥＴＭユ、の
ゲート端子に接続し、他の一出力信号となるインバータ
回路ＩＮＶ、、の出力■。、、ｌをＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ １−のゲートに接続している。
ＩＮＶ、３の出力■。Ｐ、をＰ型ＭＯ３ＦＥＴＭユ、の
ゲート端子に接続し、他の一出力信号となるインバータ
回路ＩＮＶ、、の出力■。、、ｌをＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ １−のゲートに接続している。
次に本実施例の動作を第２図、第３図、第４図の電圧波
形図を参照して説明する。なお、本実施例においても、
出力バッファの電源電圧Ｖｃｏ、、接地電位ＶＳＳＩと
半導体装置外部から供給される電源電圧Ｖ。Ｃ２接地電
位■３．の間には、第１０図に示した従来例の場合と同
様にインダクタンスが存在するとする。
形図を参照して説明する。なお、本実施例においても、
出力バッファの電源電圧Ｖｃｏ、、接地電位ＶＳＳＩと
半導体装置外部から供給される電源電圧Ｖ。Ｃ２接地電
位■３．の間には、第１０図に示した従来例の場合と同
様にインダクタンスが存在するとする。
まず、データ出力端子ＤＡＴＩの電圧をロウレベルから
ハイレベルに変化させる場合は、第２図に示すように、
データ信号Ｄ１の電圧がハイレベルからロウレベルに変
化し、ＮＯＲ回路ＮＯＲの出力およびＮＡＮＤ回路ＮＡ
ＮＤ、の出力はロウレベルからハイレベルに、インバー
タ回路ＩＮＶＩＯＩ”出力Ｖｐｏ＋ ハＮをＭＯＳ Ｆ
Ｅ ＴＭ１１ ニＪ、 リロウレベルになる。また、
データ出力端子ＤＡＴの電圧が初期状態でロウレベルで
あるので、出力電圧検出回路Ａユの出力信号■。ｐ１＋
ＶＣＮＩの電圧は初期状態でハイレベルであるから、
インバータ回路ＩＮＶ、、２の出力Ｖ、、、。、は平列
接続された抵抗素子Ｒ２とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ６と、さらに直列に接続されたＮ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ＋ 、を介して、ロウレベルに変化す
る。
ハイレベルに変化させる場合は、第２図に示すように、
データ信号Ｄ１の電圧がハイレベルからロウレベルに変
化し、ＮＯＲ回路ＮＯＲの出力およびＮＡＮＤ回路ＮＡ
ＮＤ、の出力はロウレベルからハイレベルに、インバー
タ回路ＩＮＶＩＯＩ”出力Ｖｐｏ＋ ハＮをＭＯＳ Ｆ
Ｅ ＴＭ１１ ニＪ、 リロウレベルになる。また、
データ出力端子ＤＡＴの電圧が初期状態でロウレベルで
あるので、出力電圧検出回路Ａユの出力信号■。ｐ１＋
ＶＣＮＩの電圧は初期状態でハイレベルであるから、
インバータ回路ＩＮＶ、、２の出力Ｖ、、、。、は平列
接続された抵抗素子Ｒ２とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ６と、さらに直列に接続されたＮ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ＋ 、を介して、ロウレベルに変化す
る。
すると、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １ｉのゲート
端子の電圧がロウレベルになることてＮ型ＭＯＳＦＥＴ
Ｍ＋ａは非導通状態になり、Ｐ型ＭＯ３ＦＥＴＭ。
端子の電圧がロウレベルになることてＮ型ＭＯＳＦＥＴ
Ｍ＋ａは非導通状態になり、Ｐ型ＭＯ３ＦＥＴＭ。
のゲート端子の電圧がロウレベルになることてＰ型ＭＯ
ＳＦＥＴＭ、、は導通状態になり、データ出力端子ＤＡ
Ｔ、の電圧はＰ型ＭＯＳ Ｆ Ｅ ＴＭ、、を介して電
源電圧■。０にチャージアップされる。
ＳＦＥＴＭ、、は導通状態になり、データ出力端子ＤＡ
Ｔ、の電圧はＰ型ＭＯＳ Ｆ Ｅ ＴＭ、、を介して電
源電圧■。０にチャージアップされる。
データ出力端子Ｄ Ａ Ｔ ’、の電位をノ・イレヘル
からロウレベルに変化させる場合は、第３図に示すよう
に、データ信号り、の電圧がロウレベルからハイレベル
に変化し、ＮＯＲ回路ＮＯＲ，の出力およびＮＡＮＤ回
路ＮＡＮＤ、の出力は、ハイレヘ／Ｌ、 ；ｌ！＋１
ラロウレベルに、インバータ回路Ｉ ＮＶ、。、ノ８力
ＶｓａＡｔ−Ｐ型ＭＯ３ＦＥＴＭ、、により、ハイレベ
ルになる。
からロウレベルに変化させる場合は、第３図に示すよう
に、データ信号り、の電圧がロウレベルからハイレベル
に変化し、ＮＯＲ回路ＮＯＲ，の出力およびＮＡＮＤ回
路ＮＡＮＤ、の出力は、ハイレヘ／Ｌ、 ；ｌ！＋１
ラロウレベルに、インバータ回路Ｉ ＮＶ、。、ノ８力
ＶｓａＡｔ−Ｐ型ＭＯ３ＦＥＴＭ、、により、ハイレベ
ルになる。
また、データ出力端子ＤＡＴ、の電圧が初期状態でハイ
レベルであるので、出力電圧検出回路Ａ１の出力信号Ｖ
。Ｐｌ＋ＶＣＮｌの電圧は初期状態でロウレベルである
から、インバータ回路Ｉ Ｎ Ｖ ＋ｏｌの出力ＶＰＧ
・は平列接続された抵抗素子Ｒ１とＰ型ＭＯ８Ｆ Ｅ
Ｔ Ｍ ＋ｈと、さらに直列に接続されたＰ型ＭＯＳＦ
ＥＴＭ、、を介して、ハイレベルに変化する。
レベルであるので、出力電圧検出回路Ａ１の出力信号Ｖ
。Ｐｌ＋ＶＣＮｌの電圧は初期状態でロウレベルである
から、インバータ回路Ｉ Ｎ Ｖ ＋ｏｌの出力ＶＰＧ
・は平列接続された抵抗素子Ｒ１とＰ型ＭＯ８Ｆ Ｅ
Ｔ Ｍ ＋ｈと、さらに直列に接続されたＰ型ＭＯＳＦ
ＥＴＭ、、を介して、ハイレベルに変化する。
すると、Ｐ型ＭＯＳＦＥＴＭ、、のゲート端子の電圧が
ハイレベルになることで、Ｐ型Ｍ ＯＳ Ｆ Ｅ ＴＭ
、ｒは非導通状態になり、Ｎ型ＭＯ３ＦＥＴＭ、。
ハイレベルになることで、Ｐ型Ｍ ＯＳ Ｆ Ｅ ＴＭ
、ｒは非導通状態になり、Ｎ型ＭＯ３ＦＥＴＭ、。
のゲート端子の電圧がハイレベルになることで、Ｎ型Ｍ
Ｏ３ＦＥＴＭ、、は導通状態になり、データ出力端子Ｄ
ＡＴＩの電圧はＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １ｍを
介して、接地電位■３，１にティスチャージされる。
Ｏ３ＦＥＴＭ、、は導通状態になり、データ出力端子Ｄ
ＡＴＩの電圧はＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １ｍを
介して、接地電位■３，１にティスチャージされる。
このように、データ出力端子ＤＡＴＩの電圧を単純に変
化させる場合は、本実施例と第９図に示した従来例との
対応するＭＯＳＦＥＴの相互伝達コンタクタンスを等価
に設計するならば、動作スピードおよび半導体装置内部
の電源電圧■。Ｃ・および接地電位■８，１の変動は、
本実施例と第９区に示した従来例において等しくなる。
化させる場合は、本実施例と第９図に示した従来例との
対応するＭＯＳＦＥＴの相互伝達コンタクタンスを等価
に設計するならば、動作スピードおよび半導体装置内部
の電源電圧■。Ｃ・および接地電位■８，１の変動は、
本実施例と第９区に示した従来例において等しくなる。
次に、データ信号Ｄ１としてパルス状のデータが入力さ
れた場合、例えば第４図に示す電圧波形図のように、初
期状態においてデータ信号り、がロウレベルの状態で、
−時的にデータ信号Ｄ１がハイレベルになった場合につ
いて説明する。まずＴ４□に示すように、データ信号り
、がロウレベルからハイレベルに変化することて、第３
図に示した電圧波形図と同様に、Ｎ型ＭＯ３ＦＥＴＭ、
、によりデータ出力端子ＤＡＴ、の電圧はティスチャー
シされる。しかし、データ出力端子ＤＡＴ、の電位が接
地電位Ｖ３３にティスチャーンされる前にＴ４１に示す
ように、データ信号Ｄ１の電圧が・・イレベルからロウ
レベルに変化した場合、出力電圧検出回路Ａ１のインバ
ータ回路ＩＮＶ、、の論理しきい値電圧を低電圧に設定
することで、出力電圧検出回路Ａ１の出力信号Ｖ。Ｎ１
は、ロウレベルのままで、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ａは非導通状態であるノテ、Ｎ型ＭＯＳＦＥＴ
Ｍ、、のゲート端子ＶＮＧの電圧は、抵抗素子Ｒ２とＮ
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ｓを介して、接地電
位ｖ８，１に、ゆっくりとティスチャージされる。従っ
て、半導体装置内部の接地電位ｖ、３１から外部の接地
電位ＶＳＳに流れていた電流が急激に変化することは無
く、半導体装置内部の接地電位ｖ５，１が、低電圧側に
変化することを防止できる。
れた場合、例えば第４図に示す電圧波形図のように、初
期状態においてデータ信号り、がロウレベルの状態で、
−時的にデータ信号Ｄ１がハイレベルになった場合につ
いて説明する。まずＴ４□に示すように、データ信号り
、がロウレベルからハイレベルに変化することて、第３
図に示した電圧波形図と同様に、Ｎ型ＭＯ３ＦＥＴＭ、
、によりデータ出力端子ＤＡＴ、の電圧はティスチャー
シされる。しかし、データ出力端子ＤＡＴ、の電位が接
地電位Ｖ３３にティスチャーンされる前にＴ４１に示す
ように、データ信号Ｄ１の電圧が・・イレベルからロウ
レベルに変化した場合、出力電圧検出回路Ａ１のインバ
ータ回路ＩＮＶ、、の論理しきい値電圧を低電圧に設定
することで、出力電圧検出回路Ａ１の出力信号Ｖ。Ｎ１
は、ロウレベルのままで、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ａは非導通状態であるノテ、Ｎ型ＭＯＳＦＥＴ
Ｍ、、のゲート端子ＶＮＧの電圧は、抵抗素子Ｒ２とＮ
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ｓを介して、接地電
位ｖ８，１に、ゆっくりとティスチャージされる。従っ
て、半導体装置内部の接地電位ｖ、３１から外部の接地
電位ＶＳＳに流れていた電流が急激に変化することは無
く、半導体装置内部の接地電位ｖ５，１が、低電圧側に
変化することを防止できる。
第５図は本発明の出力バッファ回路の第２の実施例を示
す回路図である。本実施例では、第１図に示した第１の
実施例と比較して、抵抗素子Ｒ１゜Ｒ２をＮ型デイプリ
ー２５７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｓ ？ 。
す回路図である。本実施例では、第１図に示した第１の
実施例と比較して、抵抗素子Ｒ１゜Ｒ２をＮ型デイプリ
ー２５７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｓ ？ 。
Ｍ２Ｓに変更しである。これは、抵抗素子として適尚な
物がない場合には、Ｎ型デイプリー９５７ＭＯＳＦＥＴ
を用いることもできるためである。
物がない場合には、Ｎ型デイプリー９５７ＭＯＳＦＥＴ
を用いることもできるためである。
また、出力電圧検出回路Ａ５は、第１図のインバータ回
路Ｉ Ｎ Ｖ ＋ ＋と工Ｎ Ｖ ｌ ４をＮＡＮＤ回
路ＮＡＮＤ５２とＮＯＲ回路回路ＯＲｓ。に変更し、出
力イネーブル信号ＯＥおよびσ丁を入力することて、出
力バッファ停止時に、データ出力端子Ｄ Ａ Ｔ 。
路Ｉ Ｎ Ｖ ＋ ＋と工Ｎ Ｖ ｌ ４をＮＡＮＤ回
路ＮＡＮＤ５２とＮＯＲ回路回路ＯＲｓ。に変更し、出
力イネーブル信号ＯＥおよびσ丁を入力することて、出
力バッファ停止時に、データ出力端子Ｄ Ａ Ｔ 。
の電圧が電源電圧■。ｏ５と接地電位ｖ、８．の中間電
位になった場合に、出力電圧検出回路の誤動作を防止す
るためである。
位になった場合に、出力電圧検出回路の誤動作を防止す
るためである。
また、ＮＯＲ回路ＮＯＲ，の入力には、田カイネーブル
信号σＥ、データ信号Ｄ ｓ 、インバータ回路ＩＮＶ
、。２の出力Ｖ。、５の３信号を入力とし、ＮＡＮＤ回
路Ｎ Ａ Ｎ Ｄ ｓ ＋の入力には、田カイネーブル
信号のＯＥ、データ信号Ｄ５．インバータ回路Ｉ Ｎ
Ｖ ５０１の出力Ｖ、。５の３信号を入力としている。
信号σＥ、データ信号Ｄ ｓ 、インバータ回路ＩＮＶ
、。２の出力Ｖ。、５の３信号を入力とし、ＮＡＮＤ回
路Ｎ Ａ Ｎ Ｄ ｓ ＋の入力には、田カイネーブル
信号のＯＥ、データ信号Ｄ５．インバータ回路Ｉ Ｎ
Ｖ ５０１の出力Ｖ、。５の３信号を入力としている。
次に本実施例の動作を第６図、第７図、第８図の電圧波
形区を参照して説明する。データ出力端子Ｄ Ａ Ｔ
ｓの電圧をロウレベルからハイレベルに変化させる場合
は、第６図に示すように、Ｔ！ｌでデータＭ 号Ｄｓが
ハイレベルからロウレベルニ変化し、ＮＡＮＤ回路Ｎ
Ａ Ｎ Ｄ ｓ ＋の出力は、ロウレベルからハイレベ
ルに変化する。またデータ出力端子ＤＡＴ、の電圧は初
期状態でロウレベルであるので、出力電圧検出回路Ａ５
の出力信号ＶＣＰ！。
形区を参照して説明する。データ出力端子Ｄ Ａ Ｔ
ｓの電圧をロウレベルからハイレベルに変化させる場合
は、第６図に示すように、Ｔ！ｌでデータＭ 号Ｄｓが
ハイレベルからロウレベルニ変化し、ＮＡＮＤ回路Ｎ
Ａ Ｎ Ｄ ｓ ＋の出力は、ロウレベルからハイレベ
ルに変化する。またデータ出力端子ＤＡＴ、の電圧は初
期状態でロウレベルであるので、出力電圧検出回路Ａ５
の出力信号ＶＣＰ！。
Ｖい、は初期状態でハイレベルである。従って、インバ
ータ回路ＩＮＶ５ｏｚの出力ＶＮＯ５は平列接続された
デイプリージョンＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ
ｓとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ｓと、さらに
直列に接続されたＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ５ｓ
を介してＴ６□に示すように、ロウレベルに変化するこ
とで、Ｎ型ＭＯＳＦＥＴＭ！＋。は非導通状態に変化す
る。
ータ回路ＩＮＶ５ｏｚの出力ＶＮＯ５は平列接続された
デイプリージョンＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ
ｓとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ｓと、さらに
直列に接続されたＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ５ｓ
を介してＴ６□に示すように、ロウレベルに変化するこ
とで、Ｎ型ＭＯＳＦＥＴＭ！＋。は非導通状態に変化す
る。
次に、インバータ回路ＩＮＶＳＯ２の出力信号ＶＮＧ５
がロウレベルになることで、ＮＯＲ回路Ｎ０Ｒ５１の出
力はロウレベルからハイレベルに、インバータ回路Ｉ
Ｎ Ｖ ｓ。ｌの出力はハイレベルからロウレベルに変
化することで、Ｐ型ＭＯＳＦＥＴＭ５Ｇは導通状態とな
り、データ出力端子Ｄ Ａ Ｔ ５の電圧はＰ型ＭＯＳ
ＦＥＴＭ５．を介してチャージアップされる。
がロウレベルになることで、ＮＯＲ回路Ｎ０Ｒ５１の出
力はロウレベルからハイレベルに、インバータ回路Ｉ
Ｎ Ｖ ｓ。ｌの出力はハイレベルからロウレベルに変
化することで、Ｐ型ＭＯＳＦＥＴＭ５Ｇは導通状態とな
り、データ出力端子Ｄ Ａ Ｔ ５の電圧はＰ型ＭＯＳ
ＦＥＴＭ５．を介してチャージアップされる。
データ出力端子ＤＡＴ５の電圧をハイレベルからロウレ
ベルに変化させる場合は、第７図に示すように、Ｔ、１
でデータ信号り、がロウレベルからハイレベルに変化し
、ＮＯＲ回路Ｎ０Ｒ５，の出力は、ハイレベルからロウ
レベルに変化する。また、データ出力端子ＤＡＴＩの電
圧は初期状態でハイレベルであるのて、出力電圧検出回
路Ａ５の出力信号ＶＣＰ５ ＊ ｖＣＮ５は初期状態で
ロウレベルとなり、インバータ回路Ｉ ＮＶ５゜１の出
力ｖ、６．は平列接続されたティブリーソヨンＮ型ＭＯ
ＳＦＥＴＭ、。
ベルに変化させる場合は、第７図に示すように、Ｔ、１
でデータ信号り、がロウレベルからハイレベルに変化し
、ＮＯＲ回路Ｎ０Ｒ５，の出力は、ハイレベルからロウ
レベルに変化する。また、データ出力端子ＤＡＴＩの電
圧は初期状態でハイレベルであるのて、出力電圧検出回
路Ａ５の出力信号ＶＣＰ５ ＊ ｖＣＮ５は初期状態で
ロウレベルとなり、インバータ回路Ｉ ＮＶ５゜１の出
力ｖ、６．は平列接続されたティブリーソヨンＮ型ＭＯ
ＳＦＥＴＭ、。
とＰ型ＭＯ３ＦＥＴＭ、と、さらに直列に接続されたＰ
型ＭＯＳＦＥＴＭ５□を介して、Ｔア２に示すように、
ハイレベルに変化することて、Ｐ型ＭＯ３Ｆ Ｅ Ｔ
Ｍ ｈｅは非導通状態に変化する。
型ＭＯＳＦＥＴＭ５□を介して、Ｔア２に示すように、
ハイレベルに変化することて、Ｐ型ＭＯ３Ｆ Ｅ Ｔ
Ｍ ｈｅは非導通状態に変化する。
次に、インバータ回路ＩＮＶ５ｏ、の出力信号ＶＰＯ５
がハイレベルになることて、ＮＡＮＤ回路ＮＡＮＩ）ｇ
＋の出力はハイレベルからロウレベルに、インバータ回
路ＩＮＶ、。２の出力はロウレベルからハイレベルに変
化することで、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋
。
がハイレベルになることて、ＮＡＮＤ回路ＮＡＮＩ）ｇ
＋の出力はハイレベルからロウレベルに、インバータ回
路ＩＮＶ、。２の出力はロウレベルからハイレベルに変
化することで、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋
。
は導通状態となり、データ出力端子Ｄ Ａ Ｔ ｓの電
圧はＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＭＳｌｏを介してティ
スチャーシされる。
圧はＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ ＭＳｌｏを介してティ
スチャーシされる。
次に、データ信号Ｄ５としてパルス状のデータが入力さ
れた場合、例えば、第８図に示す電圧波形図のように、
初期状態において、データ信号Ｄ５がロウレベルの状態
で一時的にデータ信号Ｄ５がハイレベルになった場合に
ついて説明する。まずＴ８、に示すように、データ信号
Ｄ５の電圧がロウレベルからハイレベルに変化すること
で、第７図に示した電圧波形図と同様にＮ型ＭＯＳＦＥ
ＴＭ、、。
れた場合、例えば、第８図に示す電圧波形図のように、
初期状態において、データ信号Ｄ５がロウレベルの状態
で一時的にデータ信号Ｄ５がハイレベルになった場合に
ついて説明する。まずＴ８、に示すように、データ信号
Ｄ５の電圧がロウレベルからハイレベルに変化すること
で、第７図に示した電圧波形図と同様にＮ型ＭＯＳＦＥ
ＴＭ、、。
によりデータ出力端子ＤＡＴ、の電圧はディスチャージ
される。しかし、データ出力端子ＤＡＴ、の電圧が接地
電位ｖ３．にディスチャージされる前にＴ’ｓｚに示す
ように、データ信号Ｄ５がハイレベルからロウレベルに
変化した場合、出力電圧検出回路Ａ、のＮＯＲ回路回路
ＯＲ５２の論理しきい値電圧を低電圧側に設定すること
で、出力電圧検出回路Ａ５の出力信号Ｖ。Ｎ５はロウレ
ベルのままとなる。
される。しかし、データ出力端子ＤＡＴ、の電圧が接地
電位ｖ３．にディスチャージされる前にＴ’ｓｚに示す
ように、データ信号Ｄ５がハイレベルからロウレベルに
変化した場合、出力電圧検出回路Ａ、のＮＯＲ回路回路
ＯＲ５２の論理しきい値電圧を低電圧側に設定すること
で、出力電圧検出回路Ａ５の出力信号Ｖ。Ｎ５はロウレ
ベルのままとなる。
これにより、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ６は
非導通状態であるので、Ｎ型ＭＯＳＦＥＴＭ５１゜のゲ
ート端子ＶＮＯ５の電圧は、デイプリージョンＮ型ＭＯ
８Ｆ Ｅ Ｔ Ｍ ｓ ’ａとＮ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ５ｓを介して接地電位ｖ８８５に、ゆっくりと
ディスチャージされる。
非導通状態であるので、Ｎ型ＭＯＳＦＥＴＭ５１゜のゲ
ート端子ＶＮＯ５の電圧は、デイプリージョンＮ型ＭＯ
８Ｆ Ｅ Ｔ Ｍ ｓ ’ａとＮ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ５ｓを介して接地電位ｖ８８５に、ゆっくりと
ディスチャージされる。
従って、半導体装置内部の接地電位ｖ ｓ ｓ ｓから
外部の接地電位ＶＳＳに流れていた電流が急激に変化す
ることは無く、半導体装置内部の接地電位■ＳＳ５が低
電位側に変化することを防止できる。
外部の接地電位ＶＳＳに流れていた電流が急激に変化す
ることは無く、半導体装置内部の接地電位■ＳＳ５が低
電位側に変化することを防止できる。
さらに、インバータ回路Ｉ ＮＶ５゜２の出力■、。。
がＴ ８３に示すように、ロウレベルになることで、Ｎ
ＯＲ回路ＮＯＲ，、の出力は、ロウレベルからハイレベ
ルに変化し、インバータ回路ＩＮＶ５０＋の出力ＶＰＯ
５はハイレベルからロウレベルに変化し、Ｐ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｓ ｅが導通状態になることで、デ
ータ出力端子Ｄ Ａ Ｔ ｓの電圧はノ・イレベルにチ
ャージアップされる。
ＯＲ回路ＮＯＲ，、の出力は、ロウレベルからハイレベ
ルに変化し、インバータ回路ＩＮＶ５０＋の出力ＶＰＯ
５はハイレベルからロウレベルに変化し、Ｐ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｓ ｅが導通状態になることで、デ
ータ出力端子Ｄ Ａ Ｔ ｓの電圧はノ・イレベルにチ
ャージアップされる。
なお、本実施例では、インバータ回路Ｉ ＮＶ５゜１゜
ＩＮＶａｏ２の出力信号Ｖ ＰＧＭ ＊ Ｖ ＮＯ５を
、ＮＡＮＤ回路ＮＡＮＤ５．Ｎ０ＲＯＯ路ＮＯＲ，の入
力にそれぞれ接続しているので、Ｐ型ＭＯＳ Ｆ Ｅ
７Ｍ５．とＮＷＭＯ３ＦＥＴＭ、。が、共に導通状態と
なり、電源端子ＶＣＣ５から接続電位ｖ６，５に貫通電
流が流れることを防止できる効果もある。
ＩＮＶａｏ２の出力信号Ｖ ＰＧＭ ＊ Ｖ ＮＯ５を
、ＮＡＮＤ回路ＮＡＮＤ５．Ｎ０ＲＯＯ路ＮＯＲ，の入
力にそれぞれ接続しているので、Ｐ型ＭＯＳ Ｆ Ｅ
７Ｍ５．とＮＷＭＯ３ＦＥＴＭ、。が、共に導通状態と
なり、電源端子ＶＣＣ５から接続電位ｖ６，５に貫通電
流が流れることを防止できる効果もある。
以上説明したように本発明は、第１の電源とデータ出力
端子との間に設けられた第１のＭＯＳＦＥＴと、第２の
電源とデータ出力端子との間に設けられた第２のＭＯＳ
ＦＥＴと、第１ ノＭＯ５ＦＥＴのゲート端子を駆動す
る第１のインバータ回路と、第２のＭＯＳＦＥＴのゲー
ト端子を駆動する第２のインバータ回路と、データ出力
端子の電圧を検出する出力電圧検出回路を設け、データ
出力端子が第１の電源と第２の電源の間の中間レベルの
時に、第１または第２のＭＯＳＦＥＴを非導通状態にす
る場合に、出力電圧検出回路の出力信号によって、第１
または第２のインバータ回路が、第１または第２のＭＯ
ＳＦＥＴのゲー）［圧を変化させるスピードを通常動作
時と比較して、遅くすることによって、第１または第２
のＭＯＳＦＥＴに流れていた電流が急激に減少すること
による半導体装置内部の第１の電源または第２の電源が
変動することを防止する効果を有する。
端子との間に設けられた第１のＭＯＳＦＥＴと、第２の
電源とデータ出力端子との間に設けられた第２のＭＯＳ
ＦＥＴと、第１ ノＭＯ５ＦＥＴのゲート端子を駆動す
る第１のインバータ回路と、第２のＭＯＳＦＥＴのゲー
ト端子を駆動する第２のインバータ回路と、データ出力
端子の電圧を検出する出力電圧検出回路を設け、データ
出力端子が第１の電源と第２の電源の間の中間レベルの
時に、第１または第２のＭＯＳＦＥＴを非導通状態にす
る場合に、出力電圧検出回路の出力信号によって、第１
または第２のインバータ回路が、第１または第２のＭＯ
ＳＦＥＴのゲー）［圧を変化させるスピードを通常動作
時と比較して、遅くすることによって、第１または第２
のＭＯＳＦＥＴに流れていた電流が急激に減少すること
による半導体装置内部の第１の電源または第２の電源が
変動することを防止する効果を有する。
第１図は本発明の第１の実施例を示す回路図、第２図、
第１図及び第４図は第１区に示した実施例における電圧
波形図、第５図は本発明の第２の実施例を示す回路図、
第６図、第７図及び第８図は第５図に示した実施例にお
ける電圧波形図、第９図は従来の出力バッファ回路の回
路図、第１Ｏ図は、半導体装置の電源に寄生するインダ
クタンスの等価回路図、第１１図、第１２図、第１３図
は、第９図に示した従来例における電圧波形図である。 ＤＩ、 Ｄｓ、 Ｄｅ・・・・データ信号、ＤＡＴ、、
ＤＡＴ５゜ＤＡＴ、・・・・・データ出力端子、Ｍ１□
２Ｍ１２〜Ｍ９６・・−ＭＯＳＦＥＴ、ＩＮＶｌ、、Ｉ
ＮＶ＋＋〜ＩＮＶｓｚ・・・・インバータ回路、ＮＯＲ
Ｎ０Ｒｓ〜ＮＲ○、・・・・・・ＮＯＲ回路、Ｎ Ａ
Ｎ Ｄ ＋ 、 Ｎ Ａ Ｎ Ｄ ｈ〜Ｎ Ａ Ｎ Ｄ
ｅ・・・・ＮＡＮＤ回路、Ａ ＋ 、 Ａ ｓ・・・
・・出力電圧検出回路、Ｒ１，Ｒ２・・・・・・抵抗素
子、ＯＥ、ＯＥ・・・・・・出力イネーブル信号、Ｌ、
、Ｌ、・・・・・インダクタンス。 代理人 弁理士 内 原 晋 声 図 尤 団 晃 図 し 克 図 Ｉｉ 図 ！圧 図 充 ｑ 口 刀 図 党 図 電圧 黒 図
第１図及び第４図は第１区に示した実施例における電圧
波形図、第５図は本発明の第２の実施例を示す回路図、
第６図、第７図及び第８図は第５図に示した実施例にお
ける電圧波形図、第９図は従来の出力バッファ回路の回
路図、第１Ｏ図は、半導体装置の電源に寄生するインダ
クタンスの等価回路図、第１１図、第１２図、第１３図
は、第９図に示した従来例における電圧波形図である。 ＤＩ、 Ｄｓ、 Ｄｅ・・・・データ信号、ＤＡＴ、、
ＤＡＴ５゜ＤＡＴ、・・・・・データ出力端子、Ｍ１□
２Ｍ１２〜Ｍ９６・・−ＭＯＳＦＥＴ、ＩＮＶｌ、、Ｉ
ＮＶ＋＋〜ＩＮＶｓｚ・・・・インバータ回路、ＮＯＲ
Ｎ０Ｒｓ〜ＮＲ○、・・・・・・ＮＯＲ回路、Ｎ Ａ
Ｎ Ｄ ＋ 、 Ｎ Ａ Ｎ Ｄ ｈ〜Ｎ Ａ Ｎ Ｄ
ｅ・・・・ＮＡＮＤ回路、Ａ ＋ 、 Ａ ｓ・・・
・・出力電圧検出回路、Ｒ１，Ｒ２・・・・・・抵抗素
子、ＯＥ、ＯＥ・・・・・・出力イネーブル信号、Ｌ、
、Ｌ、・・・・・インダクタンス。 代理人 弁理士 内 原 晋 声 図 尤 団 晃 図 し 克 図 Ｉｉ 図 ！圧 図 充 ｑ 口 刀 図 党 図 電圧 黒 図
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン路が第１の電源とデータ出力端子
との間に設けられた第１のＭＯＳＦＥＴと、ソース・ド
レイン路が第２の電源と前記データ出力端子との間に設
けられた第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥ
Ｔのゲート電圧を供給する第１のインバータ回路と、前
記第２のＭＯＳＦＥＴのゲート電圧を供給する第２のイ
ンバータ回路と、前記データ出力端子の電圧を検出する
出力電圧検出回路と、前記出力電圧検出回路の出力信号
により前記第１および第２のインバータ回路の出力駆動
能力を変化させる駆動能力変化手段とを有することを特
徴とする出力バッファ回路。 ２、前記駆動能力変化手段は、前記出力電圧検出回路の
出力信号に応答して前記第１または第２のＭＯＳＦＥＴ
を導通状態から非導通状態に変化させる速度を遅くする
遅延手段を有することを特徴とする請求項１記載の出力
バッファ回路。 ３、前記遅延手段は抵抗素子により実現したことを特徴
とする請求項２記載の出力バッファ回路。 ４、前記遅延手段は、ディプリーション型ＭＯＳＦＥＴ
により実現したことを特徴とする請求項２記載の出力バ
ッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145718A JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
| US07/709,190 US5239211A (en) | 1990-06-04 | 1991-06-03 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145718A JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438012A true JPH0438012A (ja) | 1992-02-07 |
| JP2623918B2 JP2623918B2 (ja) | 1997-06-25 |
Family
ID=15391525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145718A Expired - Lifetime JP2623918B2 (ja) | 1990-06-04 | 1990-06-04 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5239211A (ja) |
| JP (1) | JP2623918B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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