JPH04367957A - Microcomputer - Google Patents

Abstract

PURPOSE:To obtain the microcomputer having a DMA transfer function which can utilize effectively an MPU and can improve the processing efficiency of the whole system. CONSTITUTION:A DMAC is constituted of a main DMAC 5 and a local DMAC 6, and a DMA transfer to a memory 2 from an I/O 3 is executed by a first data transfer between the I/O 3 and the local DMAC 6 through a local bus 23, an in-DMAC data transfer between the local DMAC 6 and the main DMAC 5 through a system bus 22, and a second data transfer processing between the main DMAC 5 and the memory 2 through a main bus 21, and an execution timing of a second data transfer processing is determined by comparing the priority of an instruction of an MPU 1 to be executed next to an instruction of the MPU 1 under operation with a DMA transfer instruction. In such a way, the MPU can be utilized effectively and the processing efficiency of the whole system can be improved.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明はメモリ，周辺装置間の
データ転送を直接行うＤＭＡ機能を有するマイクロコン
ピュータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer having a DMA function for directly transferring data between memory and peripheral devices.

【０００２】0002

【従来の技術】図４は従来のＤＭＡ機能を有するマイク
ロコンピュータの内部構成を示すブロック図である。2. Description of the Related Art FIG. 4 is a block diagram showing the internal configuration of a conventional microcomputer having a DMA function.

【０００３】同図に示すように、ＭＰＵ１，メモリ２，
入出力装置３（以下、「Ｉ／Ｏ」という）及びＤＭＡコ
ントローラ４（以下、「ＤＭＡＣ」という）がそれぞれ
データバス１１〜１４を介して共通に３２ビットのメイ
ンバス１０に接続されている。なお、データバス１１、
１２及び１４は３２ビット構成であり、データバス１３
が８ビット構成である。また、ＤＭＡＣ４は、ＭＰＵ１
の指示に従い後述するＤＭＡ転送の制御を行う。As shown in the figure, an MPU 1, a memory 2,
An input/output device 3 (hereinafter referred to as "I/O") and a DMA controller 4 (hereinafter referred to as "DMAC") are commonly connected to a 32-bit main bus 10 via data buses 11 to 14, respectively. Note that the data bus 11,
12 and 14 have a 32-bit configuration, and the data bus 13
has an 8-bit configuration. In addition, DMAC4 is MPU1
DMA transfer, which will be described later, is controlled according to the instructions.

【０００４】このような構成において、Ｉ／Ｏ３からメ
モリ２へのデータのＤＭＡ転送は、以下に示すように行
われる。In such a configuration, DMA transfer of data from the I/O 3 to the memory 2 is performed as shown below.

【０００５】まず、Ｉ／Ｏ３からＤＭＡ要求信号を受け
ると、ＭＰＵ１の指示によりＤＭＡＣ４は、Ｉ／Ｏ３に
対しＤＭＡＣ４へのデータ転送を命令する。これを受け
たＩ／Ｏ３は８ビットのデータバス１３、メインバス１
０中の特定の８ビットバス及びデータバス１４中の特定
の８ビットバスを介して４個の８ビットのデータＤ１〜
Ｄ４をＤＭＡＣ４に順次出力する。First, upon receiving a DMA request signal from the I/O 3, the DMAC 4 instructs the I/O 3 to transfer data to the DMAC 4 according to instructions from the MPU 1. The I/O3 that receives this is an 8-bit data bus 13 and a main bus 1.
Four 8-bit data D1 through a specific 8-bit bus in data bus 14 and a specific 8-bit bus in data bus 14
D4 is sequentially output to DMAC4.

【０００６】そして、ＤＭＡＣ４は４個の８ビットのデ
ータＤ１〜Ｄ４からなる３２ビットのデータＤ０を、３
２ビットのデータバス１４、メインバス１０及びデータ
バス１２を介して、メモリ２に出力する。[0006] Then, the DMAC 4 converts the 32-bit data D0 consisting of four 8-bit data D1 to D4 into three
The data is output to the memory 2 via a 2-bit data bus 14, a main bus 10, and a data bus 12.

【０００７】このように、ＤＭＡＣ４の制御下でメモリ
２とＩ／Ｏ３との直接データ転送を行うＤＭＡ機能を備
えることにより、その間、ＭＰＵ１は他の処理を実行す
ることができるため、ＭＰＵ１の有効利用が図れる。[0007] In this way, by providing the DMA function for direct data transfer between the memory 2 and the I/O 3 under the control of the DMAC 4, the MPU 1 can perform other processing during that time, so that the effectiveness of the MPU 1 can be reduced. It can be used.

【０００８】図５は、ＤＭＡＣ４の内部を詳細に示す説
明図である。同図に示すように、ＤＭＡＣ４は内部に４
個の８ビット構成のレジスタ４１〜４４を有している。 これらのレジスタ４１〜４４は、前述したＩ／Ｏ３から
メモリ２へのデータのＤＭＡ転送時に、４個の８ビット
データＤ１〜Ｄ４を１個の３２ビットデータＤ０に変換
するために用いられる。すなわち、Ｉ／Ｏ３からＤＭＡ
Ｃ４へのデータ転送時において、データバス１３、メイ
ンバス１０中の特定の８ビットバス１０Ａ及びデータバ
ス１４中の特定の８ビットバス１４Ａを介して、データ
Ｄ１はレジスタ４１に、データＤ２はレジスタ４２に、
データＤ３はレジスタ４３に、データＤ４はレジスタ４
４にそれぞれ格納される。そして、ＤＭＡＣ４からメモ
リ２へのデータ転送時において、３２ビットのデータバ
ス１４及びメインバス１０を介して、レジスタ４１〜４
４に格納されたデータＤ１〜Ｄ４が一括して、３２ビッ
トデータＤ０として、メモリ２に出力される。FIG. 5 is an explanatory diagram showing the inside of the DMAC 4 in detail. As shown in the figure, DMAC4 has four internal
It has 8-bit registers 41 to 44. These registers 41 to 44 are used to convert four pieces of 8-bit data D1 to D4 into one piece of 32-bit data D0 during DMA transfer of data from the I/O 3 to the memory 2 described above. In other words, from I/O3 to DMA
During data transfer to C4, data D1 is transferred to the register 41 and data D2 is transferred to the register 41 via the data bus 13, a specific 8-bit bus 10A in the main bus 10, and a specific 8-bit bus 14A in the data bus 14. At 42,
Data D3 is stored in register 43, and data D4 is stored in register 4.
4 respectively. When data is transferred from the DMAC 4 to the memory 2, the registers 41 to 4 are transferred via the 32-bit data bus 14 and the main bus 10.
Data D1 to D4 stored in memory 2 are collectively output to memory 2 as 32-bit data D0.

【０００９】図６は、Ｉ／Ｏ３からメモリ２へのデータ
のＤＭＡ転送時における各バスの状況を示すタイミング
図である。同図に示すように、Ｉ／Ｏ３からＤＭＡＣ４
へのデータ転送期間Ｔ１において、８ビットのデータＤ
１〜Ｄ４がメインバス１０を４サイクル占有し、ＤＭＡ
Ｃ４からメモリ２へのデータ転送期間Ｔ２において、３
２ビットのデータＤ０がメインバス１０を１サイクル占
有する。なお、図６は信号遅延等は全く考慮していない
。FIG. 6 is a timing diagram showing the status of each bus during DMA transfer of data from the I/O 3 to the memory 2. As shown in the figure, from I/O3 to DMAC4
During the data transfer period T1, the 8-bit data D
1 to D4 occupy the main bus 10 for 4 cycles, and the DMA
During the data transfer period T2 from C4 to memory 2, 3
The 2-bit data D0 occupies the main bus 10 for one cycle. Note that FIG. 6 does not take into account signal delay or the like at all.

【００１０】0010

【発明が解決しようとする課題】従来のＤＭＡ機能を有
するマイクロコンピュータは以上のように構成されてお
り、Ｉ／Ｏ３，メモリ２間のＤＭＡ転送における全期間
でメインバス１０が占有されてしまう。このため、ＤＭ
Ａ転送時間が長いとその間ＭＰＵ１はメインバス１０を
利用する処理を行うことができないため、マイクロコン
ピュータシステム全体の処理速度が遅くなるという問題
点があった。特に、Ｉ／Ｏ３のデータバス１３のビット
数が少ない場合に上記問題点が顕著になる。A conventional microcomputer having a DMA function is constructed as described above, and the main bus 10 is occupied during the entire period of DMA transfer between the I/O 3 and the memory 2. For this reason, DM
If the A transfer time is long, the MPU 1 cannot perform processing using the main bus 10 during that time, resulting in a problem that the processing speed of the entire microcomputer system becomes slow. In particular, the above problem becomes noticeable when the number of bits of the data bus 13 of the I/O 3 is small.

【００１１】また、ＭＰＵ１の命令とＤＭＡ転送との間
の優先順位は考慮されていないため、Ｉ／Ｏ３からＤＭ
Ａ要求信号が発生されると、実行中の命令の次に行うＭ
ＰＵ１の命令が重要性の高い命令であっても、実行中の
命令が終了すると、次に行うべきＭＰＵ１の命令より優
先してメインバス１０を利用したＤＭＡ転送を行ってし
まうため、マイクロコンピュータシステム全体の処理速
度が遅くなるという問題点があった。[0011] Furthermore, since the priority order between MPU1 instructions and DMA transfer is not taken into account, DM transfer from I/O3
When the A request signal is generated, M
Even if the instruction of PU1 is a highly important instruction, once the instruction being executed is finished, the DMA transfer using the main bus 10 will be performed with priority over the next instruction of MPU1, so the microcomputer system There was a problem that the overall processing speed became slow.

【００１２】この発明は上記問題点を解決するためにな
されたもので、ＭＰＵの有効利用及びシステム全体の処
理効率の向上を図ったマイクロコンピュータを得ること
を目的とする。The present invention has been made in order to solve the above-mentioned problems, and an object thereof is to provide a microcomputer that makes effective use of the MPU and improves the processing efficiency of the entire system.

【００１３】[0013]

【課題を解決するための手段】この発明にかかるマイク
ロコンピュータは、ＤＭＡ機能を有しており、メインバ
スと、ローカルバスと、前記メインバスに接続されたＭ
ＰＵと、前記メインバスに接続されたメモリと、前記ロ
ーカルバスに接続され、あらかじめＤＭＡ転送時におけ
る優先順位が設定された周辺装置と、前記メインバスに
接続された第１のＤＭＡ制御部と前記ローカルバスに接
続された第２のＤＭＡ制御部とからなり、前記第１のＤ
ＭＡ制御部と前記第２のＤＭＡ制御部とは前記メインバ
ス及び前記ローカルバスを介さずにデータ転送可能なＤ
ＭＡ制御部とを備え、前記メモリ，前記周辺装置間のデ
ータ転送を直接行うＤＭＡデータ転送を、前記第２のＤ
ＭＡ制御部の制御下で、前記周辺装置のＤＭＡ転送デー
タを前記ローカルバスを介して前記ＤＭＡ制御部に転送
する第１のデータ転送動作と、前記第１のＤＭＡ制御部
の制御下で、前記ＤＭＡ制御部に転送された前記ＤＭＡ
転送データを前記メインバスを介して前記メモリに転送
する第２のデータ転送動作とを実行することにより行い
、前記第２のデータ転送動作の開始タイミングは、実行
中の前記ＭＰＵの命令の次に実行すべき前記ＭＰＵの命
令と前記ＤＭＡデータ転送処理との優先順位を比較して
、前者が後者より優先順位が高ければ前記次に実行すべ
きＭＰＵの命令の終了以降に設定され、前者が後者より
優先順位が低ければ実行中の前記ＭＰＵの命令の終了直
後に設定される。[Means for Solving the Problems] A microcomputer according to the present invention has a DMA function, and has a main bus, a local bus, and an M bus connected to the main bus.
a PU, a memory connected to the main bus, a peripheral device connected to the local bus and having priorities set in advance for DMA transfer, a first DMA control unit connected to the main bus, and a first DMA control unit connected to the main bus; a second DMA control unit connected to a local bus;
The MA control unit and the second DMA control unit are DMA controllers that can transfer data without going through the main bus and the local bus.
and an MA control unit, and the second D
a first data transfer operation of transferring DMA transfer data of the peripheral device to the DMA control unit via the local bus under the control of the first DMA control unit; The DMA transferred to the DMA control unit
A second data transfer operation for transferring transfer data to the memory via the main bus is executed, and the start timing of the second data transfer operation is after the instruction of the MPU that is being executed. The priorities of the MPU instruction to be executed and the DMA data transfer processing are compared, and if the former has a higher priority than the latter, it will be set after the end of the MPU instruction to be executed next, and the former will be set after the end of the MPU instruction to be executed next, and the former will be If the priority is lower, it is set immediately after the instruction of the MPU that is being executed ends.

【００１４】[0014]

【作用】この発明においては、ＤＭＡ制御部に転送され
たＤＭＡ転送データをメインバスを介してメモリに転送
する第２のデータ転送を行う際、その開始タイミングが
、第１のＤＭＡ制御部の制御下で、実行中のＭＰＵの命
令の次に実行すべき命令とＤＭＡ転送処理との優先順位
を比較して、前者が後者より優先順位が高ければ次に実
行すべきＭＰＵの命令の終了以降に設定され、低ければ
実行中のＭＰＵの命令の終了直後に設定されるため、Ｄ
ＭＡ転送処理における第２のデータ転送命令の実行開始
タイミングを、次に実行すべきＭＰＵの命令の重要度に
応じて変えることができる。[Operation] In this invention, when performing the second data transfer in which the DMA transfer data transferred to the DMA control unit is transferred to the memory via the main bus, the start timing is controlled by the control of the first DMA control unit. Below, compare the priorities of the instruction to be executed next to the MPU instruction being executed and the DMA transfer process, and if the former has a higher priority than the latter, it will be executed after the completion of the next MPU instruction to be executed. If it is set, D
The execution start timing of the second data transfer instruction in the MA transfer process can be changed depending on the importance of the MPU instruction to be executed next.

【００１５】[0015]

【実施例】図１はこの発明の一実施例であるＤＭＡ転送
機能を有するマイクロコンピュータの内部構成を示すブ
ロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing the internal structure of a microcomputer having a DMA transfer function, which is an embodiment of the present invention.

【００１６】同図に示すように、従来と異なり、ＤＭＡ
ＣはメインＤＭＡＣ５とローカルＤＭＡＣ６とから構成
されており、ＭＰＵ１、メモリ２及びメインＤＭＡＣ５
はそれぞれデータバス１１、１２及び１５を介して共通
にメインバス２１に接続される。また、メインＤＭＡＣ
５はデータバス２５を介してシステムバス２２にも接続
される。As shown in the figure, unlike the conventional method, DMA
C is composed of a main DMAC 5 and a local DMAC 6, and includes an MPU 1, a memory 2 and a main DMAC 5.
are commonly connected to the main bus 21 via data buses 11, 12 and 15, respectively. Also, the main DMAC
5 is also connected to the system bus 22 via a data bus 25.

【００１７】一方、あらかじめＤＭＡ転送命令の優先順
位がそれぞれ設定された３個のＩ／Ｏ３（３Ａ〜３Ｃ）
及びローカルＤＭＡＣ６はそれぞれデータバス１３Ａ〜
１３Ｃ及びデータバス１６を介して共通にローカルバス
２３に接続される。また、ローカルＤＭＡＣ６はデータ
バス２６を介してシステムバス２２にも接続される。On the other hand, three I/O3s (3A to 3C) each have a priority order of DMA transfer commands set in advance.
and the local DMAC 6 are connected to data buses 13A to 13A, respectively.
13C and a data bus 16, they are commonly connected to a local bus 23. The local DMAC 6 is also connected to the system bus 22 via a data bus 26.

【００１８】メインＤＭＡＣ５及びローカルＤＭＡＣ６
はＭＰＵ１の指示に従い、互いに協調してメモリ２，Ｉ
／Ｏ３間のＤＭＡ転送の制御を行う。なお、データバス
１１，１２，１５，２５及び２６並びにメインバス２１
及びシステムバス２２は３２ビット構成であり、データ
バス１３Ａ〜１３Ｃ、１６及びローカルバス２３は８ビ
ット構成である。[0018] Main DMAC 5 and local DMAC 6
follow instructions from MPU 1 and cooperate with each other to store memories 2 and I.
Controls DMA transfer between /O3. In addition, the data buses 11, 12, 15, 25 and 26 and the main bus 21
The system bus 22 has a 32-bit configuration, and the data buses 13A to 13C, 16 and the local bus 23 have an 8-bit configuration.

【００１９】このような構成において、Ｉ／Ｏ３（３Ａ
〜３Ｃ）からメモリ２へのデータのＤＭＡ転送は、以下
に示すように行われる。In such a configuration, I/O3 (3A
DMA transfer of data from ~3C) to memory 2 is performed as shown below.

【００２０】あるＩ／Ｏ（仮にＩ／Ｏ３Ｂとする。）か
らＭＰＵ１にＤＭＡ転送要求が付与されると、ＭＰＵ１
はメインＤＭＡＣ５にメモリ２とＩ／Ｏ３Ｂとの間にお
けるＤＭＡ転送命令を与える。すると、メインＤＭＡＣ
５はローカルＤＭＡＣ６に対しＤＭＡ転送指示を与える
。When a DMA transfer request is given to MPU1 from a certain I/O (temporarily assumed to be I/O3B), MPU1
gives the main DMAC 5 a DMA transfer command between the memory 2 and the I/O 3B. Then, the main DMAC
5 gives a DMA transfer instruction to the local DMAC 6.

【００２１】これを受けたローカルＤＭＡＣ６はＩ／Ｏ
３Ｂに対し、ローカルＤＭＡＣ６にＤＭＡ転送データを
転送するように命令する。これを受けたＩ／Ｏ３Ｂは８
ビットのデータバス１３Ｂ、ローカルバス２３及びデー
タバス１６を介して４個の８ビットのデータＤ１〜Ｄ４
をローカルＤＭＡＣ６に順次出力する。この際、Ｉ／Ｏ
３Ｂは図示しない信号線を介してコントロール信号をロ
ーカルＤＭＡＣ６に付与する。このコントロール信号は
、データＤ１〜Ｄ４がどのＩ／Ｏ３から転送されたデー
タであるか及びその優先順位を情報として含んでいる。 このようにして、Ｉ／Ｏ３ＢからローカルＤＭＡＣ６へ
の第１のデータ転送動作が行われる。[0021] Upon receiving this, the local DMAC 6 performs I/O
3B is instructed to transfer the DMA transfer data to the local DMAC 6. The I/O3B that received this is 8
Four 8-bit data D1 to D4 are transmitted via the bit data bus 13B, the local bus 23, and the data bus 16.
are sequentially output to the local DMAC 6. At this time, I/O
3B provides a control signal to the local DMAC 6 via a signal line (not shown). This control signal includes information about which I/O 3 the data D1 to D4 are transferred from and the priority thereof. In this way, the first data transfer operation from the I/O 3B to the local DMAC 6 is performed.

【００２２】そして、ローカルＤＭＡＣ６は４個の８ビ
ットのデータＤ１〜Ｄ４からなる３２ビットのデータＤ
０を、３２ビットのデータバス２６、システムバス２２
及びデータバス２５を介して一括してメインＤＭＡＣ５
に出力する。この際、コントロール信号も図示しない信
号線を介してメインＤＭＡＣ５に出力される。このよう
にローカルＤＭＡＣ６からメインＤＭＡＣ５へのＤＭＡ
Ｃ内データ転送が行われる。Then, the local DMAC 6 receives 32-bit data D consisting of four 8-bit data D1 to D4.
0, 32-bit data bus 26, system bus 22
and the main DMAC 5 all at once via the data bus 25.
Output to. At this time, a control signal is also output to the main DMAC 5 via a signal line (not shown). In this way, DMA from local DMAC6 to main DMAC5
Data transfer within C is performed.

【００２３】メインＤＭＡＣ５は、実行中のＭＰＵ１の
命令の次に実行すべきＭＰＵ１の命令の優先順位と取り
込んだコントロール信号により判明したＩ／Ｏ３ＢのＤ
ＭＡ転送命令の優先順位とを照合し、優先順位の高い方
の命令を、実行中のＭＰＵ１の命令終了後に行う。なお
、次に実行すべきＭＰＵ１の命令の優先順位は、図示し
ない信号線を介して次に実行すべき命令の実行開始前に
はメインＤＭＡＣ５に付与される。The main DMAC 5 determines the priority of the MPU 1 instruction to be executed next to the currently executed MPU 1 instruction and the I/O 3B D
The priorities of the MA transfer commands are checked, and the command with the higher priority is executed after the command of the MPU 1 being executed is completed. Note that the priority order of the next instruction to be executed by the MPU 1 is given to the main DMAC 5 via a signal line (not shown) before starting execution of the next instruction to be executed.

【００２４】すなわち、次に実行すべきＭＰＵ１の命令
の優先順位がＤＭＡ転送対象であるＩ／Ｏ３ＢのＤＭＡ
データ転送命令の優先順位より高ければ、ＭＰＵ１は実
行中の命令に連続して次に実行すべき命令を行い、Ｉ／
Ｏ３ＢのＤＭＡ転送命令の実行は待機状態となる。そし
て、次に実行すべきＭＰＵ１の命令が終了し次の次に実
行すべきＭＰＵ１の命令の優先順位よりＩ／Ｏ３ＢのＤ
ＭＡデータ転送命令の優先順位が高ければ、メインＤＭ
ＡＣ５の制御下で、格納した３２ビットデータＤ０をデ
ータバス、メインバス２１及びデータバス１２を介して
メモリ１２に出力することにより、メインＤＭＡＣ５か
らメモリ２への第２のデータ転送が行われる。つまり、
第２のデータ転送は、Ｉ／Ｏ３ＢのＤＭＡ転送命令の優
先順位がＭＰＵ１の命令の優先順位より高くなるまで、
待機状態となる。That is, the priority of the next instruction of MPU1 to be executed is DMA of I/O3B which is the target of DMA transfer.
If the priority is higher than that of the data transfer instruction, the MPU 1 executes the next instruction to be executed following the instruction being executed, and
Execution of the O3B DMA transfer command is in a standby state. Then, when the next MPU1 instruction to be executed is completed, the priority of the next MPU1 instruction to be executed is
If the priority of the MA data transfer command is high, the main DM
A second data transfer from the main DMAC 5 to the memory 2 is performed by outputting the stored 32-bit data D0 to the memory 12 via the data bus, the main bus 21, and the data bus 12 under the control of the AC 5. In other words,
The second data transfer continues until the priority of the I/O3B DMA transfer command becomes higher than the priority of the MPU1 command.
It will be in a standby state.

【００２５】一方、次に実行すべきＭＰＵ１の命令の優
先順位がＩ／Ｏ３ＢのＤＭＡ転送命令の優先順位より低
ければ、実行中のＭＰＵ１の命令の終了後に、前述した
メインＤＭＡＣ５からメモリ２への第２のデータ転送が
直ちに行われる。以下、上記動作を優先順位比較処理と
言う。なお、優先順位比較処理時に、複数のＩ／Ｏ３か
らＤＭＡ要求があった場合は、メインＤＭＡＣ５におい
て、最も優先順位の高いＩ／Ｏ３におけるＤＭＡ転送命
令の優先順位と次に実行すべきＭＰＵ１の命令の優先順
位とが比較される。On the other hand, if the priority of the MPU 1 instruction to be executed next is lower than the priority of the I/O 3B DMA transfer instruction, the above-mentioned main DMAC 5 to memory 2 A second data transfer occurs immediately. Hereinafter, the above operation will be referred to as priority comparison processing. If there are DMA requests from multiple I/O3s during the priority comparison process, the main DMAC 5 compares the priority of the DMA transfer instruction in the I/O3 with the highest priority and the MPU1 instruction to be executed next. The priority order of

【００２６】以上、第１のデータ転送、ＤＭＡＣ内デー
タ転送及び第２のデータ転送を順次実行することにより
、Ｉ／Ｏ３からメモリ２へのＤＭＡ転送動作が行われる
。As described above, the DMA transfer operation from the I/O 3 to the memory 2 is performed by sequentially executing the first data transfer, intra-DMAC data transfer, and second data transfer.

【００２７】図２は、メインＤＭＡＣ５及びローカルＤ
ＭＡＣ６の内部を詳細に示す説明図である。同図に示す
ように、ローカルＤＭＡＣ６は内部に４個の８ビット構
成のレジスタ６１〜６４を有している。これらのレジス
タ６１〜６４は、４個の８ビットデータＤ１〜Ｄ４を１
個の３２ビットデータＤ０に変換するために用いられる
。すなわち、Ｉ／Ｏ３からローカルＤＭＡＣ６へのデー
タ転送時において、データＤ１はレジスタ６１に、デー
タＤ２はレジスタ６２に、データＤ３はレジスタ６３に
、データＤ４はレジスタ６４にそれぞれ格納され、ロー
カルＤＭＡＣ６からメインＤＭＡＣ５へのデータ転送時
において、レジスタ６１〜６４に格納されたデータＤ１
〜Ｄ４が一括して、つまり３２ビットデータＤ０として
、メインＤＭＡＣ５中の３２ビットのレジスタ５０に出
力される。また、メインＤＭＡＣ５のレジスタ５０に格
納されたデータは、メインＤＭＡＣ５からメモリ２への
ＤＭＡ転送時に、３２ビット単位でメモリ２へ転送され
る。FIG. 2 shows the main DMAC 5 and local DMAC 5.
It is an explanatory diagram showing the inside of MAC6 in detail. As shown in the figure, the local DMAC 6 has four 8-bit registers 61 to 64 inside. These registers 61 to 64 store four 8-bit data D1 to D4 in one
32-bit data D0. That is, when data is transferred from the I/O 3 to the local DMAC 6, data D1 is stored in the register 61, data D2 is stored in the register 62, data D3 is stored in the register 63, and data D4 is stored in the register 64. At the time of data transfer to DMAC5, data D1 stored in registers 61 to 64
~D4 are output all at once, that is, as 32-bit data D0, to the 32-bit register 50 in the main DMAC 5. Further, the data stored in the register 50 of the main DMAC 5 is transferred to the memory 2 in units of 32 bits during DMA transfer from the main DMAC 5 to the memory 2.

【００２８】図３は、Ｉ／Ｏ３からメモリ２へのＤＭＡ
データ転送時における各バスの状況を示すタイミング図
である。同図に示すように、ＤＭＡ転送時間は、Ｉ／Ｏ
３からローカルＤＭＡＣ６への第１のデータ転送期間Ｔ
０１、ローカルＤＭＡＣ６からメインＤＭＡＣ５へのＤ
ＭＡＣ内データ転送期間Ｔ０２、待機時間Ｔ０３及びメ
インＤＭＡＣ５からメモリ２への第２のデータ転送期間
Ｔ０４からなる。なお、当然のことながら、待機時間Ｔ
０３は、ＤＭＡ転送対象のＩ／Ｏ３におけるＤＭＡデー
タ転送命令の優先順位が高ければ、短くなる傾向にある
。FIG. 3 shows DMA from I/O3 to memory 2.
FIG. 3 is a timing diagram showing the status of each bus during data transfer. As shown in the figure, the DMA transfer time is
The first data transfer period T from 3 to the local DMAC 6
01, D from local DMAC6 to main DMAC5
It consists of an intra-MAC data transfer period T02, a standby time T03, and a second data transfer period T04 from the main DMAC 5 to the memory 2. In addition, as a matter of course, the waiting time T
03 tends to be shorter if the priority of the DMA data transfer command in the I/O3 to which the DMA transfer is performed is higher.

【００２９】このように、ＤＭＡＣをメインＤＭＡＣ５
及びローカルＤＭＡＣ６に分割するとともに共用される
データバスをメインバス２１、システムバス２２及びロ
ーカルバスに分割することにより、Ｉ／Ｏ３からメモリ
２へのデータのＤＭＡデータ転送において、Ｉ／Ｏ３か
らメインＤＭＡＣ５への第１のデータ転送及びＤＭＡＣ
内データ転送をメインバス２１を用いることなく実行す
ることができる。したがって、第１のデータ転送時間Ｔ
０１及びＤＭＡＣ内データ転送期間Ｔ０２において、Ｍ
ＰＵ１はメインバス２１を使用したデータ処理を行うこ
とができるため、ＭＰＵ１の効率利用が図れる。[0029] In this way, the DMAC is
By dividing the shared data bus into the main bus 21, the system bus 22, and the local bus, in the DMA data transfer of data from the I/O 3 to the memory 2, the data bus from the I/O 3 to the main DMAC 5 is First data transfer to and DMAC
Internal data transfer can be performed without using the main bus 21. Therefore, the first data transfer time T
01 and during the intra-DMAC data transfer period T02, M
Since the PU 1 can perform data processing using the main bus 21, the MPU 1 can be used efficiently.

【００３０】また、メインＤＭＡＣ５からメモリ２への
第２のデータ転送時において、メインバス２１の使用は
、ＭＰＵ１の命令及び実行対象のＩ／ＯにおけるＤＭＡ
転送命令のうち、優先順位の高い命令から優先的に許可
されるため、マイクロコンピュータシステムの処理効率
を高めることができる。Furthermore, during the second data transfer from the main DMAC 5 to the memory 2, the use of the main bus 21 is limited to the instruction of the MPU 1 and the DMA in the I/O to be executed.
Among the transfer instructions, instructions with a higher priority are preferentially permitted, so that the processing efficiency of the microcomputer system can be improved.

【００３１】また、メモリ２側とＩ／Ｏ３側それぞれで
独立して処理が行えるため、例えば、Ｉ／Ｏ３側にサブ
のＭＰＵが存在する場合、メインのＭＰＵ１とサブのＭ
ＰＵとでそれぞれ独立して処理を行うことができ、マイ
クロコンピュータシステムの利用効率の向上が図れる。Furthermore, since processing can be performed independently on the memory 2 side and the I/O 3 side, for example, if a sub MPU exists on the I/O 3 side, the main MPU 1 and the sub MPU
Each of the PUs can perform processing independently, and the efficiency of using the microcomputer system can be improved.

【００３２】なお、本実施例では、メインＤＭＡＣ５は
、Ｉ／Ｏ３からローカルバス２３を介さずに得たコント
ロール信号に基づき優先順位等を把握したが、Ｉ／Ｏ３
からローカルバス２３を介して転送されるデータにコン
トロール信号の情報を含ませるようにしてもよい。In this embodiment, the main DMAC 5 grasps the priority order based on the control signal obtained from the I/O 3 without going through the local bus 23.
Control signal information may also be included in the data transferred from the local bus 23 through the local bus 23.

【００３３】また、本実施例では、メインＤＭＡＣ５は
、第１のデータ転送が行われた後、ＤＭＡＣ内データ転
送を行うことにより、メインＤＭＡＣ５のレジスタ５０
内にＩ／Ｏからの転送データを一度格納した後、優先順
位比較処理を行って第２のデータ転送を行ったが、第１
のデータ転送が行われた後にＤＭＡＣ内転送動作を行う
ことなく優先順位比較処理を行い、第２のデータ転送を
、ローカルＤＭＡＣ４から、システムバス２２及びメイ
ンバス２１を介して直接メインバス２１にデータ転送を
行うように構成することもできる。Further, in this embodiment, the main DMAC 5 performs intra-DMAC data transfer after the first data transfer, thereby updating the register 50 of the main DMAC 5.
After storing the transfer data from I/O in the memory, priority comparison processing was performed and the second data transfer was performed, but the first
After the second data transfer is performed, priority comparison processing is performed without performing an intra-DMAC transfer operation, and the second data transfer is performed directly from the local DMAC 4 to the main bus 21 via the system bus 22 and the main bus 21. It can also be configured to perform transfer.

【００３４】また、本実施例では、Ｉ／Ｏが３個の場合
を示したが、これに限定されるものではない。Further, in this embodiment, the case where there are three I/Os is shown, but the present invention is not limited to this.

【００３５】また、本実施例では、メインＤＭＡＣ５の
内部レジスタ構成は３２ビットレジスタ１つであったが
、複数のレジスタが存在してもよい。この場合、個々の
Ｉ／Ｏに対応してメインＤＭＡＣ５中に複数のレジスタ
を設けることにより、優先順位比較処理時において、複
数のレジスタに格納されたすべてのＤＭＡ転送対象のＩ
／ＯにおけるＤＭＡ転送命令とＭＰＵ１の命令のうち、
優先順位の高い命令から順次実行することができる。Furthermore, in this embodiment, the internal register configuration of the main DMAC 5 is one 32-bit register, but a plurality of registers may exist. In this case, by providing multiple registers in the main DMAC 5 corresponding to individual I/Os, all I/Os to be transferred stored in multiple registers can be processed during priority comparison processing.
Of the DMA transfer command in /O and the MPU1 command,
Instructions can be executed sequentially starting from the highest priority.

【００３６】また、本実施例のように共用のデータバス
を３分割せず、メモリ２側及びＩ／Ｏ３側に２分割し、
両者の間にバススイッチを設けた構成にし、バススイッ
チを必要に応じてオン／オフさせるようにしてもよい。Furthermore, instead of dividing the shared data bus into three parts as in this embodiment, it is divided into two parts, one on the memory 2 side and one on the I/O 3 side.
A bus switch may be provided between the two, and the bus switch may be turned on/off as necessary.

【００３７】また、ローカルＤＭＡＣ６、複数のＩ／Ｏ
３及びローカルバス２３からなるＩ／Ｏ側の構成を、シ
ステムバス２２に対し並列に複数組設けてもよい。[0037] Also, local DMAC 6, multiple I/O
A plurality of sets of I/O side configurations consisting of the local bus 23 and the local bus 23 may be provided in parallel to the system bus 22.

【００３８】さらに、本発明のマイクロコンピュータが
１チップ上に構成されてもよく、また、メインバス２１
、ＭＰＵ１、メモリ２及びメインＤＭＡＣ５等のメモリ
側の構成がメインボードに、ローカルバス２３、ローカ
ルＤＭＡＣ６及びＩ／Ｏ３等のＩ／Ｏ側の構成がサブボ
ードに形成され、メインボードとサブボードとをシステ
ムバス２２で接続するような分割されたシステム構成で
も良い。Furthermore, the microcomputer of the present invention may be configured on one chip, and the main bus 21
, MPU 1, memory 2, main DMAC 5, and other memory side configurations are formed on the main board, and I/O side configurations such as local bus 23, local DMAC 6, and I/O 3 are formed on subboards. A divided system configuration may also be used in which the two are connected via the system bus 22.

【００３９】なお、本実施例においては、メインＤＭＡ
Ｃ５によって複数のＩ／Ｏ３の優先順位を判断したが、
この判断をローカルＤＭＡＣ６が行っても良い。この場
合、例えば次のようなシステムが考えられる。Note that in this embodiment, the main DMA
The priority order of multiple I/O3 was determined by C5, but
This determination may be made by the local DMAC 6. In this case, for example, the following system may be considered.

【００４０】ＭＰＵ１が命令を実行している間に、Ｉ／
Ｏ３Ａ及びＩ／Ｏ３Ｂからそれぞれ異なる時間にＤＭＡ
転送要求があったとする。このＤＭＡ転送要求は、コン
トロール信号を介してローカルＤＭＡＣ６にも伝えられ
る。ローカルＤＭＡＣ６は、各ＤＭＡ転送要求の優先順
位を判断し、ローカルＤＭＡＣ６へ優先順位の高いＩ／
Ｏ３からデータを転送させる。次にローカルＤＭＡＣ６
は、コントロール信号を用いてメインＤＭＡＣ５にＤＭ
Ａ転送の準備が終了したことを伝える。このとき、ロー
カルＤＭＡＣ６はメインＤＭＡＣ５へどのＩ／Ｏ３から
データを受け取ったかという情報も伝える。そして、ロ
ーカルＤＭＡＣ６からはメインＤＭＡＣ５へデータが転
送される。データを受け取ったメインＤＭＡＣ５は、次
に行うべきＭＰＵ１の命令とＤＭＡ転送命令との優先順
位比較処理を行いＤＭＡ転送命令の優先順位が高ければ
、実行中のＭＰＶ１の命令終了直後にメモリへＤＭＡ転
送を実行し、次に行うべきＭＰＵ１の命令の優先順位の
方が高ければ待機状態となる。そして、次に行うべきＭ
ＰＵの命令実行中に次の次に行うべきＭＰＵ１の命令と
ＤＭＡ転送命令との優先順位比較処理を先ほどと同様に
して行いＭＰＵの次々命令またはＤＭＡ転送が実行され
る。While the MPU 1 is executing instructions, the I/
DMA from O3A and I/O3B at different times
Assume that there is a transfer request. This DMA transfer request is also transmitted to the local DMAC 6 via a control signal. The local DMAC 6 determines the priority of each DMA transfer request and transfers the I/O with the higher priority to the local DMAC 6.
Transfer data from O3. Next, local DMAC6
sends DM to the main DMAC5 using the control signal.
Inform that the preparation for A transfer is complete. At this time, the local DMAC 6 also conveys information to the main DMAC 5 from which I/O 3 the data was received. Then, data is transferred from the local DMAC 6 to the main DMAC 5. The main DMAC 5 that has received the data compares the priorities of the next MPU 1 instruction and the DMA transfer instruction, and if the DMA transfer instruction has a higher priority, transfers the DMA to the memory immediately after the currently executed MPV 1 instruction ends. is executed, and if the priority of the MPU 1 instruction to be executed next is higher, the CPU 1 enters a standby state. And what to do next
While the PU instruction is being executed, priority comparison processing is performed between the next MPU 1 instruction and the DMA transfer instruction in the same way as before, and the MPU instruction or DMA transfer is executed one after another.

【００４１】[0041]

【発明の効果】以上説明したように、この発明によれば
、ＤＭＡ制御部に転送されたＤＭＡ転送データをメイン
バスを介してメモリに転送する第２のデータ転送を行う
際、その開始タイミングが、第１のＤＭＡ制御部の制御
下で、実行中のＭＰＵの命令の次に実行すべきＭＰＵの
命令とＤＭＡ転送処理との優先順位を比較して、前者が
後者より優先順位が高ければ次に実行すべきＭＰＵの処
理の終了以降に設定され、低ければ実行中のＭＰＵの命
令の終了直後に設定されるため、ＤＭＡ転送処理におけ
る第２のデータ転送命令の実行開始タイミングを、ＭＰ
Ｕの命令の重要度に応じて変えることができ、効率のよ
いＤＭＡ転送命令の制御が可能となる。As described above, according to the present invention, when performing the second data transfer in which the DMA transfer data transferred to the DMA control unit is transferred to the memory via the main bus, the start timing is , under the control of the first DMA control unit, compare the priorities of the MPU instruction to be executed next to the MPU instruction being executed and the DMA transfer process, and if the former has a higher priority than the latter, the next If it is low, it is set immediately after the end of the MPU instruction that is being executed, so the execution start timing of the second data transfer instruction in the DMA transfer process is
It can be changed depending on the importance of the U instruction, allowing efficient control of DMA transfer instructions.

【００４２】また、ＤＭＡ転送処理における第１のデー
タ転送は、ＭＰＵの接続されたメインバスを使用せずに
行われるため、第１のデータ転送の期間において、ＭＰ
Ｕはメインバスを使用した処理を実行することができる
。[0042] Furthermore, since the first data transfer in the DMA transfer process is performed without using the main bus connected to the MPU, during the period of the first data transfer, the MP
U can execute processing using the main bus.

【００４３】したがって、ＭＰＵの有効利用及びシステ
ム全体の処理効率の向上を図ることができる。[0043] Therefore, it is possible to effectively utilize the MPU and improve the processing efficiency of the entire system.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】この発明の一実施例であるＤＭＡ転送機能を有
するマイクロコンピュータの内部構成を示すブロック図
である。FIG. 1 is a block diagram showing the internal configuration of a microcomputer having a DMA transfer function, which is an embodiment of the present invention.

【図２】図１で示したＤＭＡＣの内部を詳細に示す説明
図である。FIG. 2 is an explanatory diagram showing in detail the inside of the DMAC shown in FIG. 1;

【図３】図１及び図２で示したマイクロコンピュータに
おける各バスの状況を示すタイミング図である。FIG. 3 is a timing diagram showing the status of each bus in the microcomputer shown in FIGS. 1 and 2;

【図４】従来のＤＭＡ転送機能を有するマイクロコンピ
ュータの内部構成を示すブロック図である。FIG. 4 is a block diagram showing the internal configuration of a conventional microcomputer with a DMA transfer function.

【図５】図４で示したＤＭＡＣの内部を詳細に示す説明
図である。FIG. 5 is an explanatory diagram showing in detail the inside of the DMAC shown in FIG. 4;

【図６】図４及び図５で示したマイクロコンピュータに
おける各バスの状況を示すタイミング図である。6 is a timing chart showing the status of each bus in the microcomputer shown in FIGS. 4 and 5. FIG.

【符号の説明】[Explanation of symbols]

１　　　　ＭＰＵ ２　　　　メモリ ３　　　　Ｉ／Ｏ ５　　　　メインＤＭＡＣ ６　　　　ローカルＤＭＡＣ ２１　　メインバス ２２　　システムバス ２３　　ローカルバス 1 MPU 2. Memory 3 I/O 5 Main DMAC 6 Local DMAC 21 Main bus 22 System bus 23 Local bus

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　ＤＭＡ機能を有するマイクロコンピュ
ータであって、メインバスと、ローカルバスと、前記メ
インバスに接続されたＭＰＵと、前記メインバスに接続
されたメモリと、前記ローカルバスに接続され、あらか
じめＤＭＡ転送時における優先順位が設定された周辺装
置と、前記メインバスに接続された第１のＤＭＡ制御部
と前記ローカルバスに接続された第２のＤＭＡ制御部と
からなり、前記第１のＤＭＡ制御部と前記第２のＤＭＡ
制御部とは前記メインバス及び前記ローカルバスを介さ
ずにデータ転送可能なＤＭＡ制御部とを備え、前記メモ
リ，前記周辺装置間のデータ転送を直接行うＤＭＡデー
タ転送を、前記第２のＤＭＡ制御部の制御下で、前記周
辺装置のＤＭＡ転送データを前記ローカルバスを介して
前記ＤＭＡ制御部に転送する第１のデータ転送動作と、
前記第１のＤＭＡ制御部の制御下で、前記ＤＭＡ制御部
に転送された前記ＤＭＡ転送データを前記メインバスを
介して前記メモリに転送する第２のデータ転送動作とを
実行することにより行い、前記第２のデータ転送動作の
開始タイミングは、実行中の前記ＭＰＵの命令の次に実
行すべき前記ＭＰＵの命令と前記ＤＭＡデータ転送処理
との優先順位を比較して、前者が後者より優先順位が高
ければ前記次に実行すべきＭＰＵの命令の終了以降に設
定され、前者が後者より優先順位が低ければ実行中の前
記ＭＰＵの命令の終了直後に設定されることを特徴とす
るマイクロコンピュータ。1. A microcomputer having a DMA function, comprising a main bus, a local bus, an MPU connected to the main bus, a memory connected to the main bus, and a microcomputer connected to the local bus, It consists of a peripheral device whose priority order during DMA transfer is set in advance, a first DMA control section connected to the main bus, and a second DMA control section connected to the local bus, and the first DMA control section is connected to the local bus. DMA control unit and the second DMA
The control unit includes a DMA control unit that can transfer data without going through the main bus and the local bus, and the second DMA control unit performs DMA data transfer that directly transfers data between the memory and the peripheral device. a first data transfer operation of transferring DMA transfer data of the peripheral device to the DMA control unit via the local bus under the control of the DMA control unit;
and a second data transfer operation of transferring the DMA transfer data transferred to the DMA control unit to the memory via the main bus under the control of the first DMA control unit, The start timing of the second data transfer operation is determined by comparing the priorities of the MPU instruction to be executed next to the MPU instruction being executed and the DMA data transfer process, and determining whether the former has higher priority than the latter. If the former is higher in priority than the latter, the setting is set after the completion of the MPU instruction to be executed next, and if the former has a lower priority than the latter, the setting is set immediately after the completion of the MPU instruction currently being executed.