JPH04363915A - D/a変換器の試験装置 - Google Patents
D/a変換器の試験装置Info
- Publication number
- JPH04363915A JPH04363915A JP11742891A JP11742891A JPH04363915A JP H04363915 A JPH04363915 A JP H04363915A JP 11742891 A JP11742891 A JP 11742891A JP 11742891 A JP11742891 A JP 11742891A JP H04363915 A JPH04363915 A JP H04363915A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- under test
- sampling
- waveform
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 6
- 238000005070 sampling Methods 0.000 claims abstract description 39
- 238000006243 chemical reaction Methods 0.000 claims abstract description 34
- 238000010998 test method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル情報をアナ
ログ情報に変換するD/A変換器の試験方法並びに装置
に係り、特に、動的な特性の試験に好適なD/A変換器
試験方法並びに装置に関する。
ログ情報に変換するD/A変換器の試験方法並びに装置
に係り、特に、動的な特性の試験に好適なD/A変換器
試験方法並びに装置に関する。
【0002】
【従来の技術】近年、高分解能ビデオディスプレイ,O
A機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するD/A変換器の需要が急速に高ま
っている。このような状況に伴ない、D/A変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、D/A変換器の
直線性測定方法について、例えば特開昭58−1725
60号公報に示されているものがある。
A機器などの分野において、ディジタル信号をアナログ
信号に高速に変換するD/A変換器の需要が急速に高ま
っている。このような状況に伴ない、D/A変換器の入
力ディジタルコードの遷移時に問題となるグリッチやセ
トリング時間などの動特性を試験するための動特性試験
方法や装置が重要となってきた。従来、D/A変換器の
直線性測定方法について、例えば特開昭58−1725
60号公報に示されているものがある。
【0003】図5は上記公報に示されている試験方式の
ブロック構成図、図6はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器2より発生する変換クロックが、被試験D/A変
換器4に供給するディジタルデータの変換速度を規定し
ている。クロック発生器2が発生する変換クロックの起
動停止は制御部1からの制御信号によって行われる。変
換クロックは計数器3によって計数され、被試験D/A
変換器4に、D/A変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験D/A変換
器4の変換出力は、基準A/D変換器5によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験D/A変換器4に加
えた入力ディジタルコードと、期待されるD/A変換出
力のレベルに差異を生ずる場合には、基準A/D変換器
5の出力ディジタルコードと、被試験D/A変換器4へ
の入力ディジタルコードとの間に差を生ずることになる
。したがって、入出力ディジタルコードを比較すること
で被試験D/A変換器4の変換特性を知ることができる
。
ブロック構成図、図6はその変換クロック信号と変換出
力との関係を説明するタイムチャートである。クロック
発生器2より発生する変換クロックが、被試験D/A変
換器4に供給するディジタルデータの変換速度を規定し
ている。クロック発生器2が発生する変換クロックの起
動停止は制御部1からの制御信号によって行われる。変
換クロックは計数器3によって計数され、被試験D/A
変換器4に、D/A変換出力が順次増大するようなディ
ジタルコードをもつ信号を出力する。被試験D/A変換
器4の変換出力は、基準A/D変換器5によって、変換
クロック速度と等しい速度をもつ変換命令に従ってディ
ジタル信号に逆変換される。被試験D/A変換器4に加
えた入力ディジタルコードと、期待されるD/A変換出
力のレベルに差異を生ずる場合には、基準A/D変換器
5の出力ディジタルコードと、被試験D/A変換器4へ
の入力ディジタルコードとの間に差を生ずることになる
。したがって、入出力ディジタルコードを比較すること
で被試験D/A変換器4の変換特性を知ることができる
。
【0004】
【発明が解決しようとする課題】しかしながら、上記し
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではD/A変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形(グリッチと呼ばれる)や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験D/A変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準A/
D変換器に入力されていた。このような高速スパイク波
形が基準A/D変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化させ
、大きな試験誤差を生ずる要因となる。さらに、仮に追
従が可能な場合においても、被試験D/A変換器と基準
A/D変換器とが同一の変換速度で動作していることか
ら、グリッチのような一般の変換速度に比較してはるか
に高速の現象は、正確なA/D変換は不可能である。
た従来方式には以下に述べるような課題がある。すなわ
ち、従来方式ではD/A変換器の動特性のうちの重要な
試験項目となる、入力ディジタルコードの遷移時に出力
波形に現われるスパイク波形(グリッチと呼ばれる)や
セトリング時間などの高速現象を試験できないことであ
る。それは次のような理由による。従来方式では、被試
験D/A変換器の入力ディジタルコードの遷移時に出力
波形に重畳して現われたグリッチは、そのまま基準A/
D変換器に入力されていた。このような高速スパイク波
形が基準A/D変換器に入力されると、実効的な分解能
が低下し、変換動作が追従できず、試験精度を悪化させ
、大きな試験誤差を生ずる要因となる。さらに、仮に追
従が可能な場合においても、被試験D/A変換器と基準
A/D変換器とが同一の変換速度で動作していることか
ら、グリッチのような一般の変換速度に比較してはるか
に高速の現象は、正確なA/D変換は不可能である。
【0005】本発明の目的は、従来技術の上記した問題
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするD/
A変換器試験方法並びに装置を提供することにある。
点を解決し、従来技術では試験が困難であったグリッチ
やセトリングなどの高速現象の試験をも可能とするD/
A変換器試験方法並びに装置を提供することにある。
【0006】
【課題を解決するための手段】本発明は、上記目的を達
成するために、被試験対象のD/A変換器に対して任意
の試験ディジタルデータを供給し、該D/A変換器の出
力アナログ信号を基準A/D変換器により逆変換し、該
逆変換して得たディジタルデータを記憶し、ディジタル
処理をするD/A変換器の試験方法であって、被試験D
/A変換器の出力アナログ波形を、該アナログ波形の繰
返し周期よりも大きな周期でかつA/D変換器の変換ク
ロックに同期してサンプリングするD/A変換器の試験
方法及びその装置に特徴を有する。
成するために、被試験対象のD/A変換器に対して任意
の試験ディジタルデータを供給し、該D/A変換器の出
力アナログ信号を基準A/D変換器により逆変換し、該
逆変換して得たディジタルデータを記憶し、ディジタル
処理をするD/A変換器の試験方法であって、被試験D
/A変換器の出力アナログ波形を、該アナログ波形の繰
返し周期よりも大きな周期でかつA/D変換器の変換ク
ロックに同期してサンプリングするD/A変換器の試験
方法及びその装置に特徴を有する。
【0007】
【作用】すなわち、本発明は、パターン発生器によって
試験用のディジタルデータを繰返し発生し、被試験D/
A変換器から出力されたアナログ波形をA/D変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速,高精
度のA/D変換器が使用でき、したがって、従来技術で
問題であった基準A/D変換器の試験誤差を増大させる
ことなく高速信号の高精度のA/D変換が可能となる。
試験用のディジタルデータを繰返し発生し、被試験D/
A変換器から出力されたアナログ波形をA/D変換器よ
りも広帯域を有するサンプリングヘッドで低速信号に変
換するものである。これにより、複数の繰返しアナログ
波形を低速でサンプリングすることができ、低速,高精
度のA/D変換器が使用でき、したがって、従来技術で
問題であった基準A/D変換器の試験誤差を増大させる
ことなく高速信号の高精度のA/D変換が可能となる。
【0008】
【実施例】以下、本発明の実施例を図面により説明する
。
。
【0009】図1は本発明の第1の実施例のブロック構
成図で、4は被試験D/A変換器、6は基準周波数発振
器、7は周波数シンセサイザ(1)、8は周波数シンセ
サイザ(2)、9はパターン発生器、10はサンプリン
グクロック発生器、11はサンプリングヘッド、12は
増幅器、13はサンプル/ホールド回路、14は基準A
/D変換器、15はメモリ、16は計算機である。
成図で、4は被試験D/A変換器、6は基準周波数発振
器、7は周波数シンセサイザ(1)、8は周波数シンセ
サイザ(2)、9はパターン発生器、10はサンプリン
グクロック発生器、11はサンプリングヘッド、12は
増幅器、13はサンプル/ホールド回路、14は基準A
/D変換器、15はメモリ、16は計算機である。
【0010】周波数シンセサイザ(1)7によって被試
験D/A変換器4の変換速度を規定する低位相雑音の変
換周波数f0を発生する。周波数シンセサイザ(2)8
は、サンプリング系統に供給するための、基準A/D変
換器14の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数fSPLを発生する。 2つの発生周波数f0,fSPLは、同一の基準周波数
発振器6より基準信号を供給することによって相互の位
相を同期する。パターン発生器9は、被試験D/A変換
器4のビット数に対応したディジタルデータを発生する
。発生データは基準周波数f0に同期したパラレルデー
タであり、プログラムによる任意の試験データの繰り返
し発生が可能である。被試験D/A変換器4の出力アナ
ログ信号は、広帯域を有するサンプリングヘッド11に
よってサンプリングされる。低速度に変換されたサンプ
リング波形は、サンプリングヘッド11のサンプリング
効率による振幅低下を補正するために増幅器12によっ
て増幅する。高速のサンプリングヘッド11は、一般に
ホールド波形電圧の時間に対する減衰率を示すドループ
が悪く、サンプリング周期内における十分な精度での電
圧保持は困難である。そこで、増幅器12の後段にドル
ープの良好なサンプル/ホールド回路13を設けること
によってホールド波形電圧の低下を防ぐ。すなわち、サ
ンプリング波形は被試験D/A変換器4の出力アナログ
信号に比較して低速なため、サンプル/ホールド回路1
3はドループの良好なものを使用でき、試験精度の向上
を期待できる。さらに、サンプル/ホールド後の波形は
、被試験D/A変換器の分解能以上の高い分解能を有す
る基準A/D変換器14によってA/D変換する。基準
A/D変換器14の出力は、メモリ15に記憶した後に
計算機16によって解析、良否判定を行う。
験D/A変換器4の変換速度を規定する低位相雑音の変
換周波数f0を発生する。周波数シンセサイザ(2)8
は、サンプリング系統に供給するための、基準A/D変
換器14の変換速度およびサンプリング速度を規定する
低位相雑音のサンプリング周波数fSPLを発生する。 2つの発生周波数f0,fSPLは、同一の基準周波数
発振器6より基準信号を供給することによって相互の位
相を同期する。パターン発生器9は、被試験D/A変換
器4のビット数に対応したディジタルデータを発生する
。発生データは基準周波数f0に同期したパラレルデー
タであり、プログラムによる任意の試験データの繰り返
し発生が可能である。被試験D/A変換器4の出力アナ
ログ信号は、広帯域を有するサンプリングヘッド11に
よってサンプリングされる。低速度に変換されたサンプ
リング波形は、サンプリングヘッド11のサンプリング
効率による振幅低下を補正するために増幅器12によっ
て増幅する。高速のサンプリングヘッド11は、一般に
ホールド波形電圧の時間に対する減衰率を示すドループ
が悪く、サンプリング周期内における十分な精度での電
圧保持は困難である。そこで、増幅器12の後段にドル
ープの良好なサンプル/ホールド回路13を設けること
によってホールド波形電圧の低下を防ぐ。すなわち、サ
ンプリング波形は被試験D/A変換器4の出力アナログ
信号に比較して低速なため、サンプル/ホールド回路1
3はドループの良好なものを使用でき、試験精度の向上
を期待できる。さらに、サンプル/ホールド後の波形は
、被試験D/A変換器の分解能以上の高い分解能を有す
る基準A/D変換器14によってA/D変換する。基準
A/D変換器14の出力は、メモリ15に記憶した後に
計算機16によって解析、良否判定を行う。
【0011】次に図1に記載の実施例の動作を図2を用
いてさらに詳細に説明する。図2は、縦軸は信号の振幅
を示し、横軸は時間を示す。以下図2の波形を上から順
に(a),(b),(c),と特定する。図2(a)は
、パターン発生器9によって繰返し周波数finの三角
波の波形データを発生した場合の被試験D/A変換器4
の出力アナログ波形の例を示す。ここで、繰返し周波数
finと変換周波数f0との関係は次の(1)式で示さ
れる。
いてさらに詳細に説明する。図2は、縦軸は信号の振幅
を示し、横軸は時間を示す。以下図2の波形を上から順
に(a),(b),(c),と特定する。図2(a)は
、パターン発生器9によって繰返し周波数finの三角
波の波形データを発生した場合の被試験D/A変換器4
の出力アナログ波形の例を示す。ここで、繰返し周波数
finと変換周波数f0との関係は次の(1)式で示さ
れる。
【0012】N=f0/fin (1)
(1)式においてNは繰返し三角波の一周期を構成する
パターン数を示す。被試験D/A変換器4に供給するN
個の試験パターンは、被試験D/A変換器4の分解能に
応じた全てのディジタルコードを順次発生する。
(1)式においてNは繰返し三角波の一周期を構成する
パターン数を示す。被試験D/A変換器4に供給するN
個の試験パターンは、被試験D/A変換器4の分解能に
応じた全てのディジタルコードを順次発生する。
【0013】以上の連続した発生パターンを、サンプリ
ング周波数fSPLでサンプリングする場合を図2(b
)を用いて説明する。発生パターンの繰返し周波数fi
nと、サンプリング周波数fSPLとの関係は、次の(
2)式の関係に設定する。
ング周波数fSPLでサンプリングする場合を図2(b
)を用いて説明する。発生パターンの繰返し周波数fi
nと、サンプリング周波数fSPLとの関係は、次の(
2)式の関係に設定する。
【0014】fin=n・fSPL+Δf…………(2
)ここで、nは自然数、Δfはサンプリング後のサンプ
リング波形の周波数を示す。図2(b)はn=2とした
場合の例を示し、Δf≦fSPLなる条件にΔfを設定
することによって、図2(c)に示すように複数周期の
発生パターンから低速のサンプリング波形を再生するこ
とができる。したがって、サンプリングヘッド11の帯
域幅を発生パターンの繰返し周波数finに比較して十
分広くとることによって、高速の試験波形の正確なサン
プリングが可能となる。また、基準A/D変換器14に
入力されるサンプリング波形の周波数Δfは低速である
ため、基準A/D変換器14の実効的な分解能の低下を
避けることが可能となり、被試験変換器4に比べて高い
分解能を維持することができる。したがって、計算機1
6によって、パターン発生器9での発生パターンと、基
準A/D変換器14での変換後のサンプリングデータと
を比較することで、容易に被試験D/A変換器4の変換
特性を試験できる。
)ここで、nは自然数、Δfはサンプリング後のサンプ
リング波形の周波数を示す。図2(b)はn=2とした
場合の例を示し、Δf≦fSPLなる条件にΔfを設定
することによって、図2(c)に示すように複数周期の
発生パターンから低速のサンプリング波形を再生するこ
とができる。したがって、サンプリングヘッド11の帯
域幅を発生パターンの繰返し周波数finに比較して十
分広くとることによって、高速の試験波形の正確なサン
プリングが可能となる。また、基準A/D変換器14に
入力されるサンプリング波形の周波数Δfは低速である
ため、基準A/D変換器14の実効的な分解能の低下を
避けることが可能となり、被試験変換器4に比べて高い
分解能を維持することができる。したがって、計算機1
6によって、パターン発生器9での発生パターンと、基
準A/D変換器14での変換後のサンプリングデータと
を比較することで、容易に被試験D/A変換器4の変換
特性を試験できる。
【0015】なお、発生パターンの波形形状は、三角波
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験D/A変換器4に供給し、A/D
変換後のサンプリング波形データを計算機16によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験D/A変換器4の非直線性を評価することも
できる。
に限らず任意の繰返し波形で良い。例えば、正波を発生
するパターンを被試験D/A変換器4に供給し、A/D
変換後のサンプリング波形データを計算機16によって
高速フーリエ変換演算を行うことで高調波スペクトラム
から被試験D/A変換器4の非直線性を評価することも
できる。
【0016】本発明の第2の実施例を図3により説明す
る。図3は、図1の構成に対して、2組の波形サンプリ
ング系統を設けたものであり、被試験D/A変換器4の
セトリング時間の試験に好適な構成を備えた例である。 図1の構成要素に対して、新たに遅延線17を付加して
いる。
る。図3は、図1の構成に対して、2組の波形サンプリ
ング系統を設けたものであり、被試験D/A変換器4の
セトリング時間の試験に好適な構成を備えた例である。 図1の構成要素に対して、新たに遅延線17を付加して
いる。
【0017】2組の波形サンプリング系統において、一
方のサンプリング系統に被試験D/A変換器4の出力ア
ナログ波形を入力し、他方のサンプリグ系統に、被試験
D/A変換器4に供給するディジタルパターンの中の着
目するビットのデータを入力する。この時、パターン発
生器9より発生するパターンは第1の実施例と同様であ
るが、セトリング時間の観測を容易にするために着目す
るビットのデータが、繰返し周波数finごとに遷移す
るように設定する。遅延線17は、信号伝搬時間差など
によって生ずる2組のサンプリング系統間の時間差を補
正するために、両者のサンプリング信号を調整するため
のものである。
方のサンプリング系統に被試験D/A変換器4の出力ア
ナログ波形を入力し、他方のサンプリグ系統に、被試験
D/A変換器4に供給するディジタルパターンの中の着
目するビットのデータを入力する。この時、パターン発
生器9より発生するパターンは第1の実施例と同様であ
るが、セトリング時間の観測を容易にするために着目す
るビットのデータが、繰返し周波数finごとに遷移す
るように設定する。遅延線17は、信号伝搬時間差など
によって生ずる2組のサンプリング系統間の時間差を補
正するために、両者のサンプリング信号を調整するため
のものである。
【0018】図4を用いてセトリング時間の試験方法に
ついて説明する。以下、図4の波形を上から順に(a)
,(b)と特定する。図4(a)は、入力データの遷移
時における被試験D/A変換器4の出力サンプリング波
形の立上り部分を示す。理想のD/A変換器の出力波形
は、ディジタルコードの遷移直後に破線に示すようなス
テップ応答を示す。これに対して実際のD/A変換器は
、期待値に落ち着くまでに時間を要する。ディジタルコ
ードの遷移直後から、出力波形が±LSB(LSBは最
下位ビット)に達するまでの時間を一般にセトリング時
間(図4ではtSetとして示す)と呼ぶ。本実施例に
よれば、2組のサンプリング系統によって図4(a)の
ように被試験D/A変換器4の出力波形が±LSBにセ
トリングする時間と、入力データの立上り時間を各々求
め、その時間差から容易にセトリング時間を試験するこ
とができる。
ついて説明する。以下、図4の波形を上から順に(a)
,(b)と特定する。図4(a)は、入力データの遷移
時における被試験D/A変換器4の出力サンプリング波
形の立上り部分を示す。理想のD/A変換器の出力波形
は、ディジタルコードの遷移直後に破線に示すようなス
テップ応答を示す。これに対して実際のD/A変換器は
、期待値に落ち着くまでに時間を要する。ディジタルコ
ードの遷移直後から、出力波形が±LSB(LSBは最
下位ビット)に達するまでの時間を一般にセトリング時
間(図4ではtSetとして示す)と呼ぶ。本実施例に
よれば、2組のサンプリング系統によって図4(a)の
ように被試験D/A変換器4の出力波形が±LSBにセ
トリングする時間と、入力データの立上り時間を各々求
め、その時間差から容易にセトリング時間を試験するこ
とができる。
【0019】
【発明の効果】本発明によれば、被試験D/A変換器の
出力波形の高速現象を、低速度で、かつ、基準A/D変
換器の変換速度と同期してサンプリングする構成である
ことから、基準A/D変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数と
、被試験D/A変換器の変換周波数の相互関係を選ぶこ
とによって出力波形の高密度再生が可能となり、高速現
象の試験も高精度に行うことができる利点がある。
出力波形の高速現象を、低速度で、かつ、基準A/D変
換器の変換速度と同期してサンプリングする構成である
ことから、基準A/D変換器の変換速度を低速にするこ
とが可能となり、実効的な分解能の低下を避けることが
でき、また、サンプリング系統のサンプリング周波数と
、被試験D/A変換器の変換周波数の相互関係を選ぶこ
とによって出力波形の高密度再生が可能となり、高速現
象の試験も高精度に行うことができる利点がある。
【図1】本発明の一実施例を示すブロック構成図、
【図
2】本発明の一実施例の動作説明図、
2】本発明の一実施例の動作説明図、
【図3】本発明の
他の実施例を示すブロック構成図、
他の実施例を示すブロック構成図、
【図4】図3の実施
例によりセトリング時間を試験する説明図、
例によりセトリング時間を試験する説明図、
【図5】従来技術説明用のブロック構成図、
【図6】従
来技術の動作説明用の各部信号のタイムチャートである
。
来技術の動作説明用の各部信号のタイムチャートである
。
4…被試験D/A変換器、
6…基準周波数発振器、
7…周波数シンセサイザ(1)、
8…周波数シンセサイザ(2)、
9…パターン発生器、
10…サンプリングクロック発生器、
11…サンプリングヘッド、
13…サンプリング/ホールド回路、
14…基準A/D変換器、
15…メモリ、
16…計算機、
17…遅延線。
Claims (2)
- 1.被試験対象のD/A変換器に対して任意の試験ディ
ジタルデータを供給し、該D/A変換器の出力アナログ
信号をA/D変換器により逆変換し、該逆変換して得た
ディジタルデータを記憶し、ディジタル処理をするD/
A変換器の試験方法であって、被試験D/A変換器の出
力アナログ波形を、該アナログ波形の繰返し周期よりも
大きな周期でかつA/D変換器の変換クロックに同期し
てサンプリングすることを特徴とするD/A変換器の試
験方法。 - 2.被試験D/A変換器の変換速度を規定する変換クロ
ックを発生する手段と、被試験D/A変換器に供給する
任意の入力ディジタルデータを繰返し発生する手段と、
被試験D/A変換器の出力アナログ信号をA/D変換器
により逆変換して得るディジタルデータと該入力ディジ
タルデータとを比較処理する手段とを有して特性を試験
するD/Aを試験するD/A変換器試験装置であって、
被試験D/A変換器の出力アナログ波形を該アナログ波
形の繰返し周期よりも大きな周期でかつA/D変換器の
変換クロックに同期してサンプリングする波形サンプリ
ング手段とを有することを特徴とするD/A変換器の試
験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3117428A JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | D/a変換器の試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3117428A JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | D/a変換器の試験装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60285520A Division JPH0630445B2 (ja) | 1985-12-06 | 1985-12-20 | D/a変換器の試験方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9030017A Division JP2812322B2 (ja) | 1997-02-14 | 1997-02-14 | D/a変換器の試験方法及びその装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04363915A true JPH04363915A (ja) | 1992-12-16 |
JP2810253B2 JP2810253B2 (ja) | 1998-10-15 |
Family
ID=14711404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3117428A Expired - Lifetime JP2810253B2 (ja) | 1991-05-22 | 1991-05-22 | D/a変換器の試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2810253B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | D/aコンバ−タ用試験装置 |
JPS61186867A (ja) * | 1985-02-14 | 1986-08-20 | Yokogawa Hewlett Packard Ltd | Dac測定回路 |
-
1991
- 1991-05-22 JP JP3117428A patent/JP2810253B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | D/aコンバ−タ用試験装置 |
JPS61186867A (ja) * | 1985-02-14 | 1986-08-20 | Yokogawa Hewlett Packard Ltd | Dac測定回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2810253B2 (ja) | 1998-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0630444B2 (ja) | A/d変換器試験方式 | |
JP3745962B2 (ja) | インターリーブad変換方式波形ディジタイザ装置、及び試験装置 | |
AU622552B2 (en) | A method and an arrangement for accurated digital determination of the time or phase position of a signal pulse train | |
CN109639278A (zh) | 多通道时间交错adc的时序补偿方法及装置 | |
US4758781A (en) | DA converter testing system | |
US5039872A (en) | Digitally synthesized audio frequency voltage source | |
EP0191478B1 (en) | Measurement circuit for evaluating a digital-to-analog converter | |
JPH0420528B2 (ja) | ||
JP2812322B2 (ja) | D/a変換器の試験方法及びその装置 | |
JPH04363915A (ja) | D/a変換器の試験装置 | |
JPS62145926A (ja) | D/a変換器の試験方法 | |
JP4416273B2 (ja) | 半導体試験装置 | |
JP3167472B2 (ja) | アナログ−ディジタルコンバータのsn比測定方法 | |
JPH0125335Y2 (ja) | ||
JPS6383677A (ja) | サンプリング方式 | |
WO2023218973A1 (ja) | 試験回路、および半導体試験装置 | |
JPWO2007037338A1 (ja) | 信号測定装置 | |
JPH05211442A (ja) | アナログ・ディジタル変換器の試験方法 | |
JPH0634681A (ja) | Fftアナライザ | |
JPH11355141A (ja) | サンプリング・デジタイザ | |
JPS63117270A (ja) | 伝達特性測定方法 | |
JPH01235863A (ja) | サンプリング方式 | |
JPH04172271A (ja) | 仮想計測装置及びディジタル信号処理装置並びに電子装置調整装置及び半導体試験装置 | |
McLeod | Dynamic testing of analogue to digital converters | |
JPH0624320B2 (ja) | D/a変換器の試験方法及びその装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |