JPH04360312A - 半導体集積回路装置と信号処理装置 - Google Patents
半導体集積回路装置と信号処理装置Info
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- JPH04360312A JPH04360312A JP3162123A JP16212391A JPH04360312A JP H04360312 A JPH04360312 A JP H04360312A JP 3162123 A JP3162123 A JP 3162123A JP 16212391 A JP16212391 A JP 16212391A JP H04360312 A JPH04360312 A JP H04360312A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
と信号処理装置に関し、例えばバッテリー電圧で動作さ
せられる信号処理装置と、それに搭載される半導体集積
回路装置に利用して有効な技術に関するものである。
と信号処理装置に関し、例えばバッテリー電圧で動作さ
せられる信号処理装置と、それに搭載される半導体集積
回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】低消費電力の半導体集積回路装置を得る
ために、ダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）では内部降圧回路で動作電圧を低くすることが
提案されている。ポリシリコン抵抗を持つスタティック
型ＲＡＭでは、内部に電源レギュレータに負の温度係数
を与えて、負の温度係数を持つポリシリコン抵抗におけ
る消費電流を安定化する技術が、例えば特開昭６０−１
２７５９６号公報において提案されている。
ために、ダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）では内部降圧回路で動作電圧を低くすることが
提案されている。ポリシリコン抵抗を持つスタティック
型ＲＡＭでは、内部に電源レギュレータに負の温度係数
を与えて、負の温度係数を持つポリシリコン抵抗におけ
る消費電流を安定化する技術が、例えば特開昭６０−１
２７５９６号公報において提案されている。
【０００３】
【発明が解決しようとする課題】近年、携帯電話機等の
ような移動体無線通信装置においては、電池電圧により
動作させられるために低消費電力化と安定化が必要とさ
れている。このような移動体無線通信装置では、アナロ
グ回路とディジタル回路とが混在してシステムが構成さ
れる。アナログ回路にあっては、バイアス回路に種々の
工夫を行うことによって消費電力及び特性の安定化が図
られている。これ対して、ディジタル回路では、使用さ
れる条件の中で速度等の目標仕様を満足できるようにプ
ロセスバラツキも含めてマージン設計を行うのが一般的
である。このため、例え上記のような内部降圧回路や温
度依存性を持つ電源レギュレータを用いても消費電力の
最小化や安定化にはほど遠いものとなっている。
ような移動体無線通信装置においては、電池電圧により
動作させられるために低消費電力化と安定化が必要とさ
れている。このような移動体無線通信装置では、アナロ
グ回路とディジタル回路とが混在してシステムが構成さ
れる。アナログ回路にあっては、バイアス回路に種々の
工夫を行うことによって消費電力及び特性の安定化が図
られている。これ対して、ディジタル回路では、使用さ
れる条件の中で速度等の目標仕様を満足できるようにプ
ロセスバラツキも含めてマージン設計を行うのが一般的
である。このため、例え上記のような内部降圧回路や温
度依存性を持つ電源レギュレータを用いても消費電力の
最小化や安定化にはほど遠いものとなっている。
【０００４】また、電池動作を行う装置では、電池の特
性として低温では電流供給能力は小さくなり、高温度で
は電流供給能力は大きくなる。これに対して、ディジタ
ル回路では低温ではＭＯＳＦＥＴのコンダクタンスが大
きくなること等に応じて高速となって消費電力が増大し
、高温ではＭＯＳＦＥＴのコンダクタンスが小さくなる
こと等に応じて低速で消費電力も小さくなる。このよう
に、両者は互いに相反する特性を持つため、電池動作を
行う装置にあってはディジタル回路側の低消費電力化と
安定化が大きな課題になっている。この発明の目的は、
ディジタル回路の低消費電力化と安定化を実現した半導
体集積回路装置を提供することにある。この発明の他の
目的は、電池動作に適したディジタル回路を含む信号処
理装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
性として低温では電流供給能力は小さくなり、高温度で
は電流供給能力は大きくなる。これに対して、ディジタ
ル回路では低温ではＭＯＳＦＥＴのコンダクタンスが大
きくなること等に応じて高速となって消費電力が増大し
、高温ではＭＯＳＦＥＴのコンダクタンスが小さくなる
こと等に応じて低速で消費電力も小さくなる。このよう
に、両者は互いに相反する特性を持つため、電池動作を
行う装置にあってはディジタル回路側の低消費電力化と
安定化が大きな課題になっている。この発明の目的は、
ディジタル回路の低消費電力化と安定化を実現した半導
体集積回路装置を提供することにある。この発明の他の
目的は、電池動作に適したディジタル回路を含む信号処
理装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ディジタル回路と等価なダ
ミー回路を用いてそこに一定電流を流して得られる電圧
又はディジタル回路と等価なインバータ回路を用いて構
成されたリングオシレータの発振周波数と基準周波数と
が一致するように位相／周波数比較回路の出力に基づい
てリングオシレータの動作電圧を形成し、この動作電圧
によりディジタル回路を動作させる。また、この半導体
集積回路装置を内蔵のバッテリーにより動作可能にさせ
らた信号処理装置に搭載する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ディジタル回路と等価なダ
ミー回路を用いてそこに一定電流を流して得られる電圧
又はディジタル回路と等価なインバータ回路を用いて構
成されたリングオシレータの発振周波数と基準周波数と
が一致するように位相／周波数比較回路の出力に基づい
てリングオシレータの動作電圧を形成し、この動作電圧
によりディジタル回路を動作させる。また、この半導体
集積回路装置を内蔵のバッテリーにより動作可能にさせ
らた信号処理装置に搭載する。
【０００６】
【作用】上記した手段によれば、ダミー回路やリングオ
シレータに流れる電流と同じ電流がディジタル回路にも
流れるようになり、あるいはリングオシレータの動作速
度に合わせてディジタル回路の動作速度も制御されるよ
うになり、ディジタル回路の消費電力を最適に、しかも
安定化させることができる。このようなディジタル回路
を用いることにより、バッテリー電源の長寿命化が可能
な信号処理装置を得ることができる。
シレータに流れる電流と同じ電流がディジタル回路にも
流れるようになり、あるいはリングオシレータの動作速
度に合わせてディジタル回路の動作速度も制御されるよ
うになり、ディジタル回路の消費電力を最適に、しかも
安定化させることができる。このようなディジタル回路
を用いることにより、バッテリー電源の長寿命化が可能
な信号処理装置を得ることができる。
【０００７】
【実施例】図１には、この発明の基本的一実施例の回路
図が示されている。同図の各回路素子及び回路ブロック
は、公知のＣＭＯＳ集積回路の製造技術によって、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。同図において、チャンネル（バックゲート）部に
矢印を付加したＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）はＰチャンネル型である。
図が示されている。同図の各回路素子及び回路ブロック
は、公知のＣＭＯＳ集積回路の製造技術によって、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。同図において、チャンネル（バックゲート）部に
矢印を付加したＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）はＰチャンネル型である。
【０００８】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧ＶＤＤ
にに結合される。ＮチャンネルＭＯＳＦＥＴの基板ゲー
トには、回路の接地電位が供給される。この構成に代え
、集積回路は、単結晶Ｎ型シリコンからなる半導体基板
上に形成してもよい。この場合においては、Ｎチャンネ
ルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に
形成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形
成される。
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧ＶＤＤ
にに結合される。ＮチャンネルＭＯＳＦＥＴの基板ゲー
トには、回路の接地電位が供給される。この構成に代え
、集積回路は、単結晶Ｎ型シリコンからなる半導体基板
上に形成してもよい。この場合においては、Ｎチャンネ
ルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に
形成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形
成される。
【０００９】直列形態に接続されるとともにゲートが共
通化されたＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネ
ルＭＯＳＦＥＴＱ２は、ＣＭＯＳロジック回路における
基本ゲートであるインバータ回路と同様なＭＯＳＦＥＴ
及び回路構成により構成され、その入力と出力とが結合
される。これにより、ＭＯＳＦＥＴＱ１とＱ２からなる
ＣＭＯＳインバータ回路には、入力信号と出力信号とが
等しくなり、最も大きな貫通電流（直流電流）が流れる
状態に置かれる。このＭＯＳＦＥＴＱ１とＱ２は、ＣＭ
ＯＳロジック回路のダミー回路として用いられ、そのゲ
ートとドレインが共通接続されることによってダイオー
ド形態にされたレベルシフト用のＮチャンネルＭＯＳＦ
ＥＴＱ３を介して定電流Ｉｏが動作電流として供給され
る。すなわち、上記ダミー回路を構成するＣＭＯＳイン
バータ回路（Ｑ１とＱ２）には、定電流源により形成さ
れた定電流Ｉｏに対応した貫通電流が強制的に流れるよ
うにされる。
通化されたＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネ
ルＭＯＳＦＥＴＱ２は、ＣＭＯＳロジック回路における
基本ゲートであるインバータ回路と同様なＭＯＳＦＥＴ
及び回路構成により構成され、その入力と出力とが結合
される。これにより、ＭＯＳＦＥＴＱ１とＱ２からなる
ＣＭＯＳインバータ回路には、入力信号と出力信号とが
等しくなり、最も大きな貫通電流（直流電流）が流れる
状態に置かれる。このＭＯＳＦＥＴＱ１とＱ２は、ＣＭ
ＯＳロジック回路のダミー回路として用いられ、そのゲ
ートとドレインが共通接続されることによってダイオー
ド形態にされたレベルシフト用のＮチャンネルＭＯＳＦ
ＥＴＱ３を介して定電流Ｉｏが動作電流として供給され
る。すなわち、上記ダミー回路を構成するＣＭＯＳイン
バータ回路（Ｑ１とＱ２）には、定電流源により形成さ
れた定電流Ｉｏに対応した貫通電流が強制的に流れるよ
うにされる。
【００１０】ＣＭＯＳロジック回路（ディジタル回路）
の動作速度は、主としてＭＯＳＦＥＴの駆動電流と負荷
容量によって決まる。ＣＭＯＳインバータ回路の駆動電
流は、入力電圧がインバータ回路の論理しきい値電圧付
近のときの貫通電流で代表される。ここで、貫通電流Ｉ
と、電源電圧ＶＤＤと、ＰチャンネルＭＯＳＦＥＴのし
きい値電圧をＶＴＰと、ＮチャンネルＭＯＳＦＥＴのし
きい値電圧ＶＴＮと、ＰチャンネルＭＯＳＦＥＴのチャ
ンネルコンダクタンスβＰ と、ＮチャンネルＭＯＳＦ
ＥＴのチャンネルコンダクタンスβＮとの間には、Ｐチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴがと
もに飽和領域で動作するので、次式（１）のような関係
が成立する。 Ｉ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ ）２ ／（２（１
／ＳＱＲＴ（βＰ ） ＋１／ＳＱＲＴ（ βＮ ））
２ ）
・・・・・・・・・（１）ここで、ＳＱＲＴ（ βＰ
） は、（ βＰ ） １／２ と同じである。 同様にＳＱＲＴ（ βＮ ） は（ βＮ ） １／２
と同じである。
の動作速度は、主としてＭＯＳＦＥＴの駆動電流と負荷
容量によって決まる。ＣＭＯＳインバータ回路の駆動電
流は、入力電圧がインバータ回路の論理しきい値電圧付
近のときの貫通電流で代表される。ここで、貫通電流Ｉ
と、電源電圧ＶＤＤと、ＰチャンネルＭＯＳＦＥＴのし
きい値電圧をＶＴＰと、ＮチャンネルＭＯＳＦＥＴのし
きい値電圧ＶＴＮと、ＰチャンネルＭＯＳＦＥＴのチャ
ンネルコンダクタンスβＰ と、ＮチャンネルＭＯＳＦ
ＥＴのチャンネルコンダクタンスβＮとの間には、Ｐチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴがと
もに飽和領域で動作するので、次式（１）のような関係
が成立する。 Ｉ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ ）２ ／（２（１
／ＳＱＲＴ（βＰ ） ＋１／ＳＱＲＴ（ βＮ ））
２ ）
・・・・・・・・・（１）ここで、ＳＱＲＴ（ βＰ
） は、（ βＰ ） １／２ と同じである。 同様にＳＱＲＴ（ βＮ ） は（ βＮ ） １／２
と同じである。
【００１１】上記式より、ＰチャンネルＭＯＳＦＥＴと
ＮチャンネルＭＯＳＦＥＴのしきい値電圧の和（ＶＴＰ
＋ＶＴＮ ）と電源電圧ＶＤＤの差の二乗に比例して貫
通電流Ｉが増大することが分かる。また、ＶＴＰとＶＴ
Ｎは負の温度係数を持ち、βＰ とβＮ も負の温度係
数を持つが、電源電圧５Ｖ系の半導体集積回路装置では
、電源電圧ＶＤＤが一定の条件の下では、温度が高くな
ると貫通電流が小さくなる。半導体集積回路装置の内部
において、負荷容量は配線容量やゲート容量など固定的
なものなので、この貫通電流の変化がディジタル回路の
動作速度を決定する。
ＮチャンネルＭＯＳＦＥＴのしきい値電圧の和（ＶＴＰ
＋ＶＴＮ ）と電源電圧ＶＤＤの差の二乗に比例して貫
通電流Ｉが増大することが分かる。また、ＶＴＰとＶＴ
Ｎは負の温度係数を持ち、βＰ とβＮ も負の温度係
数を持つが、電源電圧５Ｖ系の半導体集積回路装置では
、電源電圧ＶＤＤが一定の条件の下では、温度が高くな
ると貫通電流が小さくなる。半導体集積回路装置の内部
において、負荷容量は配線容量やゲート容量など固定的
なものなので、この貫通電流の変化がディジタル回路の
動作速度を決定する。
【００１２】したがって、図１において、ダミー回路を
構成するＣＭＯＳインバータ回路にあっては、貫通電流
が定電流Ｉｏに強制的に設定され、貫通電流Ｉｏが流れ
るような電圧ＶＡを発生させる。この電圧ＶＡは、次式
（２）により求められる。ＶＡ＝（ＶＴＰ＋ＶＴＮ ）
ＳＱＲＴ（２Ｉｏ（１／ＳＱＲＴ（ βＰ ） ＋１
／ＳＱＲＴ（ βＮ ））・・（２）この電圧ＶＡは，
レベルシフト用のＭＯＳＦＥＴＱ３のゲート，ソース間
のしきい値電圧分だけレベルシフトされ、ソースフォロ
ワ形態のＭＯＳＦＥＴＱ４のゲートに伝えられる。この
ＭＯＳＦＥＴＱ４は、そのドレインが電源電圧ＶＤＤに
接続され、ソースにはＣＭＯＳロジック回路が接続され
る。言い換えるならば、ダミー回路を構成するＣＭＯＳ
インバータ回路（Ｑ１とＱ２）の動作電圧ＶＡは、ＭＯ
ＳＦＥＴＱ３のしきい値電圧分だけ上昇し、ＭＯＳＦＥ
ＴＱ４のしきい値電圧分だけ低下してＣＭＯＳロジック
回路に動作電圧ＶＢとして伝えられる。 上記ＭＯＳＦＥＴＱ３とＱ４は、そのサイズを十分大き
くして、言い換えるならば、必要で十分な電流供給能力
を持つようにすることよって、実質的に等しいとみなす
ことができる。ここで、上記式（２）の動作電圧ＶＡを
ＶＤＤとして、上記式（１）に代入すると、Ｉｏ＝Ｉに
なり、ＣＭＯＳロジック回路に設けられるＣＭＯＳイン
バータ回路にはダミー回路に流す定電流Ｉｏと同じ貫通
電流Ｉｏが流れるようにされる。
構成するＣＭＯＳインバータ回路にあっては、貫通電流
が定電流Ｉｏに強制的に設定され、貫通電流Ｉｏが流れ
るような電圧ＶＡを発生させる。この電圧ＶＡは、次式
（２）により求められる。ＶＡ＝（ＶＴＰ＋ＶＴＮ ）
ＳＱＲＴ（２Ｉｏ（１／ＳＱＲＴ（ βＰ ） ＋１
／ＳＱＲＴ（ βＮ ））・・（２）この電圧ＶＡは，
レベルシフト用のＭＯＳＦＥＴＱ３のゲート，ソース間
のしきい値電圧分だけレベルシフトされ、ソースフォロ
ワ形態のＭＯＳＦＥＴＱ４のゲートに伝えられる。この
ＭＯＳＦＥＴＱ４は、そのドレインが電源電圧ＶＤＤに
接続され、ソースにはＣＭＯＳロジック回路が接続され
る。言い換えるならば、ダミー回路を構成するＣＭＯＳ
インバータ回路（Ｑ１とＱ２）の動作電圧ＶＡは、ＭＯ
ＳＦＥＴＱ３のしきい値電圧分だけ上昇し、ＭＯＳＦＥ
ＴＱ４のしきい値電圧分だけ低下してＣＭＯＳロジック
回路に動作電圧ＶＢとして伝えられる。 上記ＭＯＳＦＥＴＱ３とＱ４は、そのサイズを十分大き
くして、言い換えるならば、必要で十分な電流供給能力
を持つようにすることよって、実質的に等しいとみなす
ことができる。ここで、上記式（２）の動作電圧ＶＡを
ＶＤＤとして、上記式（１）に代入すると、Ｉｏ＝Ｉに
なり、ＣＭＯＳロジック回路に設けられるＣＭＯＳイン
バータ回路にはダミー回路に流す定電流Ｉｏと同じ貫通
電流Ｉｏが流れるようにされる。
【００１３】上記のようにＣＭＯＳロジック回路等のデ
ィジタル回路では、貫通電流がディジタル回路の動作速
度を決定し、それが消費電流を左右する。この実施例で
は、上記のようにＣＭＯＳロジック回路における貫通電
流が、同じＭＯＳＦＥＴを用いて構成されるダミー回路
としてのＣＭＯＳインバータ回路（Ｑ１とＱ２）に流れ
る定電流Ｉｏにより制御可能となる。これにより、ＣＭ
ＯＳロジック回路のＣＭＯＳインバータ回路やＣＭＯＳ
ゲート回路において、負荷容量を充放電する時間が一定
となり、動作速度が一定になる。また、このような動作
速度の一定化に伴い消費電力も一定にすることができる
。
ィジタル回路では、貫通電流がディジタル回路の動作速
度を決定し、それが消費電流を左右する。この実施例で
は、上記のようにＣＭＯＳロジック回路における貫通電
流が、同じＭＯＳＦＥＴを用いて構成されるダミー回路
としてのＣＭＯＳインバータ回路（Ｑ１とＱ２）に流れ
る定電流Ｉｏにより制御可能となる。これにより、ＣＭ
ＯＳロジック回路のＣＭＯＳインバータ回路やＣＭＯＳ
ゲート回路において、負荷容量を充放電する時間が一定
となり、動作速度が一定になる。また、このような動作
速度の一定化に伴い消費電力も一定にすることができる
。
【００１４】Ｐ型基板を用いた半導体集積回路装置では
、基板バイアス効果によるしきい値電圧の増大を対策す
るために、ＰチャンネルＭＯＳＦＥＴが形成されるＮ型
ウェル電位として前記のように電源電圧ＶＤＤに代え、
動作電圧ＶＡ又はＶＢを用いるようにすることが望まし
い。また、電源電圧の動作範囲を広げるために、ＣＭＯ
Ｓロジック回路の電源レギュレータとして作用するＮチ
ャンネルＭＯＳＦＥＴＱ３とＱ４は、Ｐ型不純物をイオ
ン打ち込みすること等により低しきい値電圧化するよう
にしてもよい。
、基板バイアス効果によるしきい値電圧の増大を対策す
るために、ＰチャンネルＭＯＳＦＥＴが形成されるＮ型
ウェル電位として前記のように電源電圧ＶＤＤに代え、
動作電圧ＶＡ又はＶＢを用いるようにすることが望まし
い。また、電源電圧の動作範囲を広げるために、ＣＭＯ
Ｓロジック回路の電源レギュレータとして作用するＮチ
ャンネルＭＯＳＦＥＴＱ３とＱ４は、Ｐ型不純物をイオ
ン打ち込みすること等により低しきい値電圧化するよう
にしてもよい。
【００１５】図２には、この発明の他の一実施例の回路
図が示されている。この実施例では、前記同様にダミー
回路として用いられるＭＯＳＦＥＴＱ１とＱ２からなる
ＣＭＯＳインバータ回路を直接に定電流源に接続して、
定電流Ｉｏが流れるようにする。このダミー回路により
発生した動作電圧ＶＡは、演算増幅回路ＯＰとソースフ
ォロワＭＯＳＦＥＴＱ５からなるボルテージフォロワに
され、その出力電圧ＶＢがＣＭＯＳロジック回路の動作
電圧として用いられる。すなわち、ＭＯＳＦＥＴＱ５の
ゲートには、演算増幅回路の出力信号が供給される。Ｍ
ＯＳＦＥＴＱ５のドレインは電源電圧ＶＤＤが供給され
る。ＭＯＳＦＥＴＱ５のソースは、ＣＭＯＳロジック回
路の動作電圧端子に接続されるとともに、演算増幅回路
ＯＰの反転入力（−）に帰還される。この構成では、演
算増幅回路ＯＰは、帰還入力であるＣＭＯＳロジック回
路の動作電圧ＶＢが、上記ダミー回路に定電流Ｉｏを流
すことにより形成された動作電圧ＶＡと等しくなるよう
ＭＯＳＦＥＴＱ５のゲート電圧を制御する。これにより
、図１の実施例と同様にＣＭＯＳロジック回路の動作電
圧ＶＢをダミー回路の動作電圧ＶＡに従って制御するこ
とができる。この実施例の電源レギュレータでは、演算
増幅回路を用いているので、ＣＭＯＳロジック回路の動
作電圧ＶＢをダミー回路の動作電圧ＶＡに精度よく一致
させることができる。
図が示されている。この実施例では、前記同様にダミー
回路として用いられるＭＯＳＦＥＴＱ１とＱ２からなる
ＣＭＯＳインバータ回路を直接に定電流源に接続して、
定電流Ｉｏが流れるようにする。このダミー回路により
発生した動作電圧ＶＡは、演算増幅回路ＯＰとソースフ
ォロワＭＯＳＦＥＴＱ５からなるボルテージフォロワに
され、その出力電圧ＶＢがＣＭＯＳロジック回路の動作
電圧として用いられる。すなわち、ＭＯＳＦＥＴＱ５の
ゲートには、演算増幅回路の出力信号が供給される。Ｍ
ＯＳＦＥＴＱ５のドレインは電源電圧ＶＤＤが供給され
る。ＭＯＳＦＥＴＱ５のソースは、ＣＭＯＳロジック回
路の動作電圧端子に接続されるとともに、演算増幅回路
ＯＰの反転入力（−）に帰還される。この構成では、演
算増幅回路ＯＰは、帰還入力であるＣＭＯＳロジック回
路の動作電圧ＶＢが、上記ダミー回路に定電流Ｉｏを流
すことにより形成された動作電圧ＶＡと等しくなるよう
ＭＯＳＦＥＴＱ５のゲート電圧を制御する。これにより
、図１の実施例と同様にＣＭＯＳロジック回路の動作電
圧ＶＢをダミー回路の動作電圧ＶＡに従って制御するこ
とができる。この実施例の電源レギュレータでは、演算
増幅回路を用いているので、ＣＭＯＳロジック回路の動
作電圧ＶＢをダミー回路の動作電圧ＶＡに精度よく一致
させることができる。
【００１６】図３には、定電流源回路の一実施例の回路
図が示されている。この実施例の定電流源回路は、上記
ダミー回路に流す定電流Ｉｏを形成する。基準電圧発生
回路は、定電圧ＶＲを形成し、前記図２と同様な演算増
幅回路ＯＰとＭＯＳＦＥＴＱ６からなるボルテージフォ
ロワを通して抵抗Ｒに供給される。これにより、抵抗Ｒ
にはＶＲ／Ｒのような定電流が流れるようにされる。上
記ＭＯＳＦＥＴＱ６には、ダイオード形態にされたＰチ
ャンネルＭＯＳＦＥＴＱ７が直列に接続され、抵抗Ｒに
より形成された定電流を流すようにする。このＭＯＳＦ
ＥＴＱ７に電流ミラー形態にされたＭＯＳＦＥＴＱ８を
設けることにより、ＭＯＳＦＥＴＱ８から定電流Ｉｏを
得る。例えば、上記ＭＯＳＦＥＴＱ７とＱ８のサイズ比
を等しくすると、ＭＯＳＦＥＴＱ８に流れる定電流Ｉｏ
はＭＯＳＦＥＴＱ７に流れる定電流、言い換えるならば
、定電圧ＶＲと抵抗Ｒにより形成された定電流に等しい
定電流になる。このＭＯＳＦＥＴＱ８に対して、例えば
図１の構成では、ＭＯＳＦＥＴＱ３を介してダミー回路
を構成するＭＯＳＦＥＴＱ１とＱ２を接続するものであ
る。また、図２の構成では、ＭＯＳＦＥＴＱ８に直接に
ダミー回路を構成するＭＯＳＦＥＴＱ１とＱ２を接続す
ればよい。
図が示されている。この実施例の定電流源回路は、上記
ダミー回路に流す定電流Ｉｏを形成する。基準電圧発生
回路は、定電圧ＶＲを形成し、前記図２と同様な演算増
幅回路ＯＰとＭＯＳＦＥＴＱ６からなるボルテージフォ
ロワを通して抵抗Ｒに供給される。これにより、抵抗Ｒ
にはＶＲ／Ｒのような定電流が流れるようにされる。上
記ＭＯＳＦＥＴＱ６には、ダイオード形態にされたＰチ
ャンネルＭＯＳＦＥＴＱ７が直列に接続され、抵抗Ｒに
より形成された定電流を流すようにする。このＭＯＳＦ
ＥＴＱ７に電流ミラー形態にされたＭＯＳＦＥＴＱ８を
設けることにより、ＭＯＳＦＥＴＱ８から定電流Ｉｏを
得る。例えば、上記ＭＯＳＦＥＴＱ７とＱ８のサイズ比
を等しくすると、ＭＯＳＦＥＴＱ８に流れる定電流Ｉｏ
はＭＯＳＦＥＴＱ７に流れる定電流、言い換えるならば
、定電圧ＶＲと抵抗Ｒにより形成された定電流に等しい
定電流になる。このＭＯＳＦＥＴＱ８に対して、例えば
図１の構成では、ＭＯＳＦＥＴＱ３を介してダミー回路
を構成するＭＯＳＦＥＴＱ１とＱ２を接続するものであ
る。また、図２の構成では、ＭＯＳＦＥＴＱ８に直接に
ダミー回路を構成するＭＯＳＦＥＴＱ１とＱ２を接続す
ればよい。
【００１７】上記定電圧ＶＲは、実質的に電源電圧や温
度依存性を持たないようにされる。このため、例えばＰ
型不純物が導入されたポリシリコンゲートを持つＮチャ
ンネルＭＯＳＦＥＴとＮ型不純物が導入されたポリシリ
コンゲートを持つＮチャンネルＭＯＳＦＥＴとのしきい
値電圧差、言い換えるならば、シリコンバンドギャップ
差を利用した定電圧に基づいて電源電圧や温度変化に対
して安定な定電圧ＶＲを形成することができる。この他
、ＭＯＳＦＥＴのしきい値電圧等やＰＮ接合によるダイ
オードの順方向電圧を定電圧ＶＲとして、抵抗Ｒの抵抗
値を定電圧ＶＲに対して十分大きな電圧にして定電流を
形成するものであってもよい。この場合、抵抗Ｒとして
は外付抵抗を用いれば、温度依存性が実質的に無視でき
る定電流を形成することができるとともに、所望の定電
流Ｉｏを高い精度で得ることができる。
度依存性を持たないようにされる。このため、例えばＰ
型不純物が導入されたポリシリコンゲートを持つＮチャ
ンネルＭＯＳＦＥＴとＮ型不純物が導入されたポリシリ
コンゲートを持つＮチャンネルＭＯＳＦＥＴとのしきい
値電圧差、言い換えるならば、シリコンバンドギャップ
差を利用した定電圧に基づいて電源電圧や温度変化に対
して安定な定電圧ＶＲを形成することができる。この他
、ＭＯＳＦＥＴのしきい値電圧等やＰＮ接合によるダイ
オードの順方向電圧を定電圧ＶＲとして、抵抗Ｒの抵抗
値を定電圧ＶＲに対して十分大きな電圧にして定電流を
形成するものであってもよい。この場合、抵抗Ｒとして
は外付抵抗を用いれば、温度依存性が実質的に無視でき
る定電流を形成することができるとともに、所望の定電
流Ｉｏを高い精度で得ることができる。
【００１８】図４には、図１に示した電源レギュレータ
の出力電圧の温度依存性が示されている。ここでは、（
ＶＴＰ＋ＶＴＮ）＝１．４Ｖとし、（ＶＴＰ＋ＶＴＮ）
の温度係数を−３．３ｍＶ／℃とし、チャンネルコンダ
クタンスβの温度係数を−１．５乗と仮定している。同
図に示すように、ＶＤＤ＝５Ｖ系では、温度が−４０℃
〜９０℃において、電圧が４．６Ｖ〜５．４Ｖまで正の
温度勾配で変化してＣＭＯＳロジック回路等のディジタ
ル回路の動作速度の変化を補償する。ＶＤＤ＝２．７以
下では、温度が−４０℃〜９０℃において、負の温度勾
配で電圧が変化することが分かる。また、ＶＤＤ＝３Ｖ
付近が最も安定であり、温度変化に対して電圧ＶＤＤが
ほぼ一定になることが分かる。なお、レギュレータの出
力電圧ＶＢは、ダミー回路を構成するＭＯＳＦＥＴＱ１
とＱ２のサイズを変えたり、そこに流す定電流Ｉｏを変
えることにより種々に設定することができる。
の出力電圧の温度依存性が示されている。ここでは、（
ＶＴＰ＋ＶＴＮ）＝１．４Ｖとし、（ＶＴＰ＋ＶＴＮ）
の温度係数を−３．３ｍＶ／℃とし、チャンネルコンダ
クタンスβの温度係数を−１．５乗と仮定している。同
図に示すように、ＶＤＤ＝５Ｖ系では、温度が−４０℃
〜９０℃において、電圧が４．６Ｖ〜５．４Ｖまで正の
温度勾配で変化してＣＭＯＳロジック回路等のディジタ
ル回路の動作速度の変化を補償する。ＶＤＤ＝２．７以
下では、温度が−４０℃〜９０℃において、負の温度勾
配で電圧が変化することが分かる。また、ＶＤＤ＝３Ｖ
付近が最も安定であり、温度変化に対して電圧ＶＤＤが
ほぼ一定になることが分かる。なお、レギュレータの出
力電圧ＶＢは、ダミー回路を構成するＭＯＳＦＥＴＱ１
とＱ２のサイズを変えたり、そこに流す定電流Ｉｏを変
えることにより種々に設定することができる。
【００１９】図５には、この発明の更に他の一実施例の
回路図が示されている。この実施例では、ディジタル回
路の動作速度や消費電流をモニタするために、ディジタ
ル回路に用いられると同じインバータ回路を奇数段ルー
プ状に接続されてなるリングオシレータが利用される。 すなわち、この実施例では、リングオシレータの発振信
号ＯＳＣの周波数が一定になるような動作電圧ＶＢを形
成しようとするようなＰＬＬループが用いられる。
回路図が示されている。この実施例では、ディジタル回
路の動作速度や消費電流をモニタするために、ディジタ
ル回路に用いられると同じインバータ回路を奇数段ルー
プ状に接続されてなるリングオシレータが利用される。 すなわち、この実施例では、リングオシレータの発振信
号ＯＳＣの周波数が一定になるような動作電圧ＶＢを形
成しようとするようなＰＬＬループが用いられる。
【００２０】リングオシレータは、ディジタル回路に用
いられると同様なインバータ回路が奇数個リング状に縦
列接続されてなる。このリングオシレータの発振出力Ｏ
ＳＣは、位相周波数比較回路の一方の入力に供給される
。位相周波数比較回路の他方の入力には、基準周波数信
号ＣＬＫが供給されている。位相周波数比較回路は、上
記２つの信号ＯＳＣとＬＣＫの位相差（周波数差）に対
応したパルス幅を持つアップＵＰ又はダンウＤＷの出力
信号を形成する。同図には、その具体的な一実施例の論
理回路が示されているが、位相周波数比較回路そのもの
は、ＰＬＬ又はディジタルＰＬＬ回路等において広く用
いられており、本願発明には直接関係がないので、その
詳細な説明は省略する。
いられると同様なインバータ回路が奇数個リング状に縦
列接続されてなる。このリングオシレータの発振出力Ｏ
ＳＣは、位相周波数比較回路の一方の入力に供給される
。位相周波数比較回路の他方の入力には、基準周波数信
号ＣＬＫが供給されている。位相周波数比較回路は、上
記２つの信号ＯＳＣとＬＣＫの位相差（周波数差）に対
応したパルス幅を持つアップＵＰ又はダンウＤＷの出力
信号を形成する。同図には、その具体的な一実施例の論
理回路が示されているが、位相周波数比較回路そのもの
は、ＰＬＬ又はディジタルＰＬＬ回路等において広く用
いられており、本願発明には直接関係がないので、その
詳細な説明は省略する。
【００２１】位相周波数比較回路のアップ出力ＵＰとダ
ウン出力ＤＷとは、次のループフィルタに入力されて直
流電圧化される。ループフィルタを構成するＰチャンネ
ル型のスイッチＭＯＳＦＥＴＱＰのゲートにはアップ出
力ＵＰが供給される。Ｎチャンネル型のスイッチＭＯＳ
ＦＥＴＱＮのゲートにはダウン出力ＤＷが供給される。 上記スイッチＭＯＳＦＥＴＱＰとＱＮのソース側には、
それぞれ定電流源Ｉｏが設けられる。Ｐチャンネル型の
スイッチＭＯＳＦＥＴＱＰのソースに設けられる定電流
源Ｉｏは、押し出し定電流とされ、Ｎチャンネル型のス
イッチＭＯＳＦＥＴＱＮのソースに設けられる定電流源
Ｉｏは、吸い込み定電流とされる。ここで、定電流源Ｉ
ｏの定電流は、前記ダミー回路に供給される定電流Ｉｏ
と同じ定電流値であるという意味ではなく、一般的な定
電流源を表すために用いている。上記スイッチＭＯＳＦ
ＥＴＱＰとＱＮの共通化されたドレインには、キャパシ
タＣが設けられる。このキャパシタＣの保持電圧が位相
周波数比較回路の出力信号に対応した直流電圧ＶＡとさ
れる。
ウン出力ＤＷとは、次のループフィルタに入力されて直
流電圧化される。ループフィルタを構成するＰチャンネ
ル型のスイッチＭＯＳＦＥＴＱＰのゲートにはアップ出
力ＵＰが供給される。Ｎチャンネル型のスイッチＭＯＳ
ＦＥＴＱＮのゲートにはダウン出力ＤＷが供給される。 上記スイッチＭＯＳＦＥＴＱＰとＱＮのソース側には、
それぞれ定電流源Ｉｏが設けられる。Ｐチャンネル型の
スイッチＭＯＳＦＥＴＱＰのソースに設けられる定電流
源Ｉｏは、押し出し定電流とされ、Ｎチャンネル型のス
イッチＭＯＳＦＥＴＱＮのソースに設けられる定電流源
Ｉｏは、吸い込み定電流とされる。ここで、定電流源Ｉ
ｏの定電流は、前記ダミー回路に供給される定電流Ｉｏ
と同じ定電流値であるという意味ではなく、一般的な定
電流源を表すために用いている。上記スイッチＭＯＳＦ
ＥＴＱＰとＱＮの共通化されたドレインには、キャパシ
タＣが設けられる。このキャパシタＣの保持電圧が位相
周波数比較回路の出力信号に対応した直流電圧ＶＡとさ
れる。
【００２２】上記直流電圧ＶＡは、前記図２の実施例で
用いたような演算増幅回路のソースフォロワＭＯＳＦＥ
Ｔとからなる電源レギュレータを介して電力増幅され、
リングオシレータの動作電圧ＶＢとして用いられるとと
もに、ブラックボックスで示されたディジタル回路の動
作電圧としても用いられる。この電源レギュレータは、
出力ＭＯＳＦＥＴを省略してボルテージフォロワ形態に
された演算増幅回路そのものを用いるものであってもよ
い。また、同図の電源レギュレータは、リングオシレー
タ専用に用い、ディジタル回路には上記電圧ＶＡ又はＶ
Ｂを受ける同様な電源レギュレータを設けるものであっ
てもよい。この場合、ディジタル回路の回路規模が大き
いときには、ディジタル回路を複数回路ブロックに分け
て、それぞれに対して電源レギュレータを設ける構成と
してもよい。このことは、図１又は図２の実施例におい
ても同様である。
用いたような演算増幅回路のソースフォロワＭＯＳＦＥ
Ｔとからなる電源レギュレータを介して電力増幅され、
リングオシレータの動作電圧ＶＢとして用いられるとと
もに、ブラックボックスで示されたディジタル回路の動
作電圧としても用いられる。この電源レギュレータは、
出力ＭＯＳＦＥＴを省略してボルテージフォロワ形態に
された演算増幅回路そのものを用いるものであってもよ
い。また、同図の電源レギュレータは、リングオシレー
タ専用に用い、ディジタル回路には上記電圧ＶＡ又はＶ
Ｂを受ける同様な電源レギュレータを設けるものであっ
てもよい。この場合、ディジタル回路の回路規模が大き
いときには、ディジタル回路を複数回路ブロックに分け
て、それぞれに対して電源レギュレータを設ける構成と
してもよい。このことは、図１又は図２の実施例におい
ても同様である。
【００２３】図６には、上記ＰＬＬループの動作を説明
するたの波形図が示されている。基準周波数信号ＣＬＫ
に対して、発振出力ＯＳＣの位相が遅れている場合（周
波数が低い場合）には、位相周波数比較回路はそれを検
出して位相差に対応したパルス幅を持つアップ信号ＵＰ
を形成する。このアップ信号ＵＰがロウレベルにされて
いる期間、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱＰ
がオン状態になって、キャパシタＣに定電流Ｉｏを供給
してチャージアップを行う。これにより、キャパシタＣ
の電圧ＶＡが上昇することになる。上記電圧ＶＡの上昇
に対応してリングオシレータの動作電圧ＶＢも高くなる
。この結果、リングオシレータを構成するインバータ回
路に流れる電流が増大し、発振出力ＯＳＣの周波数を高
くするように働く。同図では、図面が複雑化されるのを
防ぐために１回の位相比較出力により基準周波数ＣＬＫ
と発振出力ＯＳＣの周波数が一致したように示している
が、動作の安定化を図るためにループゲインは比較的小
さく形成されているので、複数回の位相比較出力により
緩やかに電圧ＶＡが変化するようにされる。
するたの波形図が示されている。基準周波数信号ＣＬＫ
に対して、発振出力ＯＳＣの位相が遅れている場合（周
波数が低い場合）には、位相周波数比較回路はそれを検
出して位相差に対応したパルス幅を持つアップ信号ＵＰ
を形成する。このアップ信号ＵＰがロウレベルにされて
いる期間、Ｐチャンネル型のスイッチＭＯＳＦＥＴＱＰ
がオン状態になって、キャパシタＣに定電流Ｉｏを供給
してチャージアップを行う。これにより、キャパシタＣ
の電圧ＶＡが上昇することになる。上記電圧ＶＡの上昇
に対応してリングオシレータの動作電圧ＶＢも高くなる
。この結果、リングオシレータを構成するインバータ回
路に流れる電流が増大し、発振出力ＯＳＣの周波数を高
くするように働く。同図では、図面が複雑化されるのを
防ぐために１回の位相比較出力により基準周波数ＣＬＫ
と発振出力ＯＳＣの周波数が一致したように示している
が、動作の安定化を図るためにループゲインは比較的小
さく形成されているので、複数回の位相比較出力により
緩やかに電圧ＶＡが変化するようにされる。
【００２４】温度変化等により発振出力ＯＳＣの位相が
基準周波数信号ＣＬＫに対して進むと、位相周波数比較
回路はそれを検出して位相差に対応したパルス幅を持つ
ダウン信号ＤＷを形成する。このダウン信号ＤＷがハイ
レベルにされている期間、Ｎチャンネル型のスイッチＭ
ＯＳＦＥＴＱＮがオン状態になって、キャパシタＣを定
電流Ｉｏよりディスチャージさせる。これにより、キャ
パシタＣの電圧ＶＡが低下することになる。上記電圧Ｖ
Ａの低下に対応してリングオシレータの動作電圧ＶＢも
低くなる。この結果、リングオシレータを構成するイン
バータ回路に流れる電流が減少し、発振出力ＯＳＣの周
波数を低くするように働く。このようにして、ＰＬＬが
ロック状態にあるときには電圧ＶＡやＶＢの変化は小さ
く、リングオレータの発振出力ＯＳＣが基準周波数ＣＬ
Ｋと一致するよう動作電圧ＶＢの制御が行われる。
基準周波数信号ＣＬＫに対して進むと、位相周波数比較
回路はそれを検出して位相差に対応したパルス幅を持つ
ダウン信号ＤＷを形成する。このダウン信号ＤＷがハイ
レベルにされている期間、Ｎチャンネル型のスイッチＭ
ＯＳＦＥＴＱＮがオン状態になって、キャパシタＣを定
電流Ｉｏよりディスチャージさせる。これにより、キャ
パシタＣの電圧ＶＡが低下することになる。上記電圧Ｖ
Ａの低下に対応してリングオシレータの動作電圧ＶＢも
低くなる。この結果、リングオシレータを構成するイン
バータ回路に流れる電流が減少し、発振出力ＯＳＣの周
波数を低くするように働く。このようにして、ＰＬＬが
ロック状態にあるときには電圧ＶＡやＶＢの変化は小さ
く、リングオレータの発振出力ＯＳＣが基準周波数ＣＬ
Ｋと一致するよう動作電圧ＶＢの制御が行われる。
【００２５】この実施例では、ダミー回路の動作速度を
直接的にモニタするものであるため、ディジタル回路の
インバータ回路等の倫理ゲート回路の動作速度もリング
オシレータにおけるインバータ回路の信号遅延時間に対
応した安定した動作を行うようになる。このようなディ
ジタル回路の動作速度の一定化に伴い消費電力も一定に
することができる。
直接的にモニタするものであるため、ディジタル回路の
インバータ回路等の倫理ゲート回路の動作速度もリング
オシレータにおけるインバータ回路の信号遅延時間に対
応した安定した動作を行うようになる。このようなディ
ジタル回路の動作速度の一定化に伴い消費電力も一定に
することができる。
【００２６】図７には、基準周波数信号発生回路の一実
施例の回路図が示されている。上記基準周波数ＣＬＫは
、ディジタル回路を動作させるために外部から供給され
る適当なシステムクロック等のようなクロックパルスを
利用するもの、あるいは外部に設けられた水晶発振回路
等により形成された基準周波数信号を用いるものの他、
この実施例のように半導体集積回路装置の内蔵させるも
のであってもよい。同図には、半導体集積回路装置の内
部に形成される基準周波数信号発生回路の一実施例が示
されている。
施例の回路図が示されている。上記基準周波数ＣＬＫは
、ディジタル回路を動作させるために外部から供給され
る適当なシステムクロック等のようなクロックパルスを
利用するもの、あるいは外部に設けられた水晶発振回路
等により形成された基準周波数信号を用いるものの他、
この実施例のように半導体集積回路装置の内蔵させるも
のであってもよい。同図には、半導体集積回路装置の内
部に形成される基準周波数信号発生回路の一実施例が示
されている。
【００２７】定電流源Ｉｏで形成された定電流によりキ
ャパシタＣに充電動作が行われる。このキャパシタＣに
は、放電用のスイッチＭＯＳＦＥＴＱ１が並列に設けら
れる。キャパシタＣの充電電圧は、電圧比較回路ＶＣの
非反転入力（＋）に供給される。この電圧比較回路の反
転入力（−）には基準電圧ＶＲが供給される。電圧比較
回路の出力信号は、フリップフロップのクロック端子Ｃ
に供給される。このフリップフロップの反転出力ＱＢか
ら基準周波数信号ＣＬＫを形成するとともにデータ端子
Ｄに帰還される。これにより、フリップフロップは、分
周回路を構成し、キャパシタＣの充電電圧が基準電圧Ｖ
Ｒに達する毎に反転を行うことによってパルスデューテ
ィが５０％にされた基準周波数信号ＣＬＫを形成する。
ャパシタＣに充電動作が行われる。このキャパシタＣに
は、放電用のスイッチＭＯＳＦＥＴＱ１が並列に設けら
れる。キャパシタＣの充電電圧は、電圧比較回路ＶＣの
非反転入力（＋）に供給される。この電圧比較回路の反
転入力（−）には基準電圧ＶＲが供給される。電圧比較
回路の出力信号は、フリップフロップのクロック端子Ｃ
に供給される。このフリップフロップの反転出力ＱＢか
ら基準周波数信号ＣＬＫを形成するとともにデータ端子
Ｄに帰還される。これにより、フリップフロップは、分
周回路を構成し、キャパシタＣの充電電圧が基準電圧Ｖ
Ｒに達する毎に反転を行うことによってパルスデューテ
ィが５０％にされた基準周波数信号ＣＬＫを形成する。
【００２８】キャパシタＣの充電電圧が基準電圧ＶＲに
達すると、電圧比較回路の出力信号がハイレベルになり
、その立ち上がりエッジに同期してフリップフロップが
反転するとともに、放電用スイッチＭＯＳＦＥＴＱ１が
オン状態になってキャパシタＣを放電させる。このとき
、理論的にはキャパシタＣの放電動作によりキャパシタ
の保持電圧が基準電圧ＶＲ以下になると、スイッチＭＯ
ＳＦＥＴＱ１がオフ状態になって再び充電動作に切り替
えられる。しかし、実際には電圧比較回路での動作遅延
及びスイッチＭＯＳＦＥＴＱ１の動作遅延があるとを利
用し、これらの動作遅延よりＭＯＳＦＥＴＱ１とオン抵
抗とキャパシタＣとの時定数を小さく設定することによ
って、キャパシタＣの充電電圧がいったん基準電圧ＶＲ
に達すると、キャパシタＣは完全に放電される。これに
より、温度補償等が行われた安定した定電流Ｉｏとキャ
パシタＣの容量値及び基準電圧ＶＲに対応して安定した
発振周波数信号を形成することができる。この他、水晶
振動子やセラミック振動子を外付して安定した発振周波
数を形成するものであってもよい。
達すると、電圧比較回路の出力信号がハイレベルになり
、その立ち上がりエッジに同期してフリップフロップが
反転するとともに、放電用スイッチＭＯＳＦＥＴＱ１が
オン状態になってキャパシタＣを放電させる。このとき
、理論的にはキャパシタＣの放電動作によりキャパシタ
の保持電圧が基準電圧ＶＲ以下になると、スイッチＭＯ
ＳＦＥＴＱ１がオフ状態になって再び充電動作に切り替
えられる。しかし、実際には電圧比較回路での動作遅延
及びスイッチＭＯＳＦＥＴＱ１の動作遅延があるとを利
用し、これらの動作遅延よりＭＯＳＦＥＴＱ１とオン抵
抗とキャパシタＣとの時定数を小さく設定することによ
って、キャパシタＣの充電電圧がいったん基準電圧ＶＲ
に達すると、キャパシタＣは完全に放電される。これに
より、温度補償等が行われた安定した定電流Ｉｏとキャ
パシタＣの容量値及び基準電圧ＶＲに対応して安定した
発振周波数信号を形成することができる。この他、水晶
振動子やセラミック振動子を外付して安定した発振周波
数を形成するものであってもよい。
【００２９】図８には、この発明に係る信号処理装置の
一実施例のブロック図が示されている。この実施例の信
号処理装置は、特に制限されないが、移動体無線通信装
置等の信号処理装置に向けられている。電源は、携帯用
のためにバッテリーでの動作も可能にするものであり、
例えば二次電池とその充電回路から構成される。高周波
信号処理ＬＳＩは、発信のための信号処理と受信のため
の信号処理を行うものであり、バイポーラ型トランジス
タやＧａＡｓ等のようなＭＥＳＦＥＴを用いて高速で、
大電力の回路から構成される。このような高周波信号処
理ＬＳＩは、上記電源から直接に動作電圧が与えられる
。
一実施例のブロック図が示されている。この実施例の信
号処理装置は、特に制限されないが、移動体無線通信装
置等の信号処理装置に向けられている。電源は、携帯用
のためにバッテリーでの動作も可能にするものであり、
例えば二次電池とその充電回路から構成される。高周波
信号処理ＬＳＩは、発信のための信号処理と受信のため
の信号処理を行うものであり、バイポーラ型トランジス
タやＧａＡｓ等のようなＭＥＳＦＥＴを用いて高速で、
大電力の回路から構成される。このような高周波信号処
理ＬＳＩは、上記電源から直接に動作電圧が与えられる
。
【００３０】電源レギュレータは、装置の低消費電力化
のために高周波信号処理ＬＳＩの動作に応じて電源によ
り形成された比較的高い電圧を、内部のアナログ信号処
理やディジタル信号の回路動作に応じた比較的低い電圧
に変換する。アナログ信号処理を行うアナログ回路ブロ
ックでは、前記のようなバイアス回路の工夫等により消
費電流が安定であることから、上記電源レギュレータに
より形成された内部電圧で動作させるようにする。これ
に対して、ＣＭＯＳ回路のようなディジタル信号処理を
行うディジタル回路ブロックでは、前記図１、図２に示
したような内部電源レギュレータを設けて消費電流の安
定化による動作速度の安定化、又は図５に示したような
電源レギュレータを設けて動作速度の安定化による消費
電流の安定化を図るようにする。上記アナログ回路ブロ
ックとディジタル回路ブロックとは、それぞれ１ないし
複数個の半導体集積回路装置により構成されてもよいし
、１つの半導体集積回路装置により形成し、そのうちの
ディジタル回路ブロックのみが上記内部電源レギュレー
タにより動作電圧が与えられるようにしてもよい。
のために高周波信号処理ＬＳＩの動作に応じて電源によ
り形成された比較的高い電圧を、内部のアナログ信号処
理やディジタル信号の回路動作に応じた比較的低い電圧
に変換する。アナログ信号処理を行うアナログ回路ブロ
ックでは、前記のようなバイアス回路の工夫等により消
費電流が安定であることから、上記電源レギュレータに
より形成された内部電圧で動作させるようにする。これ
に対して、ＣＭＯＳ回路のようなディジタル信号処理を
行うディジタル回路ブロックでは、前記図１、図２に示
したような内部電源レギュレータを設けて消費電流の安
定化による動作速度の安定化、又は図５に示したような
電源レギュレータを設けて動作速度の安定化による消費
電流の安定化を図るようにする。上記アナログ回路ブロ
ックとディジタル回路ブロックとは、それぞれ１ないし
複数個の半導体集積回路装置により構成されてもよいし
、１つの半導体集積回路装置により形成し、そのうちの
ディジタル回路ブロックのみが上記内部電源レギュレー
タにより動作電圧が与えられるようにしてもよい。
【００３１】図９には、この発明が適用されたディジタ
ルコードレス電話機の要部一実施例のブロック図が示さ
れている。この発明は、ベースバンドＬＳＩ（大規模半
導体集積回路装置）に適用される。すなわち、マイクロ
フォン（送話器）からの音声信号をアナログ／ディジタ
ル変換回路ＡＤによりディジタル信号に変換し、音声符
号化部でディジタル符号化する。また、この音声符号化
部では、ディジタル符号化された音声信号を復号化し、
それをディジタル／アナログ変換回路ＤＡを通してスピ
ーカ（受話器）に伝える。このように音声符号化部は、
コーダ／デコーダ（ＣＯＤＥＣ）を構成するものである
。通常のコードレス電話器ではＡＤＰＣＭによりディジ
タル信号の符号化（圧縮化）が行われる。
ルコードレス電話機の要部一実施例のブロック図が示さ
れている。この発明は、ベースバンドＬＳＩ（大規模半
導体集積回路装置）に適用される。すなわち、マイクロ
フォン（送話器）からの音声信号をアナログ／ディジタ
ル変換回路ＡＤによりディジタル信号に変換し、音声符
号化部でディジタル符号化する。また、この音声符号化
部では、ディジタル符号化された音声信号を復号化し、
それをディジタル／アナログ変換回路ＤＡを通してスピ
ーカ（受話器）に伝える。このように音声符号化部は、
コーダ／デコーダ（ＣＯＤＥＣ）を構成するものである
。通常のコードレス電話器ではＡＤＰＣＭによりディジ
タル信号の符号化（圧縮化）が行われる。
【００３２】ＴＤＭＡ（フレーマ）部は、３チャンネル
とか６チャンネルといったように複数チャンネルを時分
割多重化する。例えば、３チャンネルの場合には子器が
３つまで設けることができる。チャンネル符号化部は、
誤り訂正符号を挿入したり、盗聴を防ぐためのスクラン
ブルの動作、暗号化、あるいはメンテナスビット、その
たプロトコルに関する各種ビットを操作する。変調部で
は送信するディジタル信号を変調し、それをディジタル
／アナログ変換回路ＤＡを介して出力し、無線部に伝え
る。無線部では高周波数信号処理を行い、アンテナから
電波の形態で送信を行う。アンテナにより電波の形態で
受信された信号は、無線部で受信され、アナログ／ディ
ジタル変換回路ＤＡに入力され、ここでディジタル符号
化される。そして、チャンネル符号化部、ＴＤＭＡ部及
び音声符号化部を通してもとのディジタル音声信号に復
合化され、ディジタル／アナログ変換回路ＤＡを介して
スピーカに伝えられる。上記のような各回路ブロックは
、マイクロコンピュータとそのインターファイス部で制
御が行われる。
とか６チャンネルといったように複数チャンネルを時分
割多重化する。例えば、３チャンネルの場合には子器が
３つまで設けることができる。チャンネル符号化部は、
誤り訂正符号を挿入したり、盗聴を防ぐためのスクラン
ブルの動作、暗号化、あるいはメンテナスビット、その
たプロトコルに関する各種ビットを操作する。変調部で
は送信するディジタル信号を変調し、それをディジタル
／アナログ変換回路ＤＡを介して出力し、無線部に伝え
る。無線部では高周波数信号処理を行い、アンテナから
電波の形態で送信を行う。アンテナにより電波の形態で
受信された信号は、無線部で受信され、アナログ／ディ
ジタル変換回路ＤＡに入力され、ここでディジタル符号
化される。そして、チャンネル符号化部、ＴＤＭＡ部及
び音声符号化部を通してもとのディジタル音声信号に復
合化され、ディジタル／アナログ変換回路ＤＡを介して
スピーカに伝えられる。上記のような各回路ブロックは
、マイクロコンピュータとそのインターファイス部で制
御が行われる。
【００３３】このようなベースバンドＬＳＩにおいて、
アナログ／ディジタル変換回路ＡＤやディジタル／アナ
ログ変換回路ＤＡのようなアナログ回路を除き、ＣＭＯ
Ｓ等のようなディジタル回路で構成される回路ブロック
には、前記図１や図２又は図５に示したような電源レギ
ュレータが設けられ、その動圧形成される。これにより
、プロセスバラツキや温度依存性の大きなＭＯＳＦＥＴ
を用いた場合でも、その動作電流を一定に制御できる。 これにより、使用するバッテリーの温度特性から電池容
量等の設計ができるものとなる。言い換えるならば、前
記のようにＣＭＯＳ回路側の温度依存性とバッテリーの
温度依存性とが相反する関係を実質的に排除できるから
、バッテリー側の温度依存性のみを考慮して電源の設定
を行うことができる。このことは逆に言えば、温度が低
下したときのＣＭＯＳ回路の消費電流の増加が抑えられ
るから、その分バッテリー寿命を長くできる。あるいは
、バッテリー寿命を同じくするなら、電池容量の小さな
バッテリーを用いることができ、それに応じて装置軽量
化も可能になるものである。
アナログ／ディジタル変換回路ＡＤやディジタル／アナ
ログ変換回路ＤＡのようなアナログ回路を除き、ＣＭＯ
Ｓ等のようなディジタル回路で構成される回路ブロック
には、前記図１や図２又は図５に示したような電源レギ
ュレータが設けられ、その動圧形成される。これにより
、プロセスバラツキや温度依存性の大きなＭＯＳＦＥＴ
を用いた場合でも、その動作電流を一定に制御できる。 これにより、使用するバッテリーの温度特性から電池容
量等の設計ができるものとなる。言い換えるならば、前
記のようにＣＭＯＳ回路側の温度依存性とバッテリーの
温度依存性とが相反する関係を実質的に排除できるから
、バッテリー側の温度依存性のみを考慮して電源の設定
を行うことができる。このことは逆に言えば、温度が低
下したときのＣＭＯＳ回路の消費電流の増加が抑えられ
るから、その分バッテリー寿命を長くできる。あるいは
、バッテリー寿命を同じくするなら、電池容量の小さな
バッテリーを用いることができ、それに応じて装置軽量
化も可能になるものである。
【００３４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ディジタル回路と等価なダミー回路を用いて
そこに一定電流を流して得られる電圧又はディジタル回
路と等価なインバータ回路を用いて構成されたリングオ
シレータの発振周波数と基準周波数とが一致するように
位相／周波数比較回路の出力に基づいてリングオシレー
タの動作電圧を形成し、この動作電圧によりディジタル
回路を動作させることにより、ディジタル回路の消費電
力を最適に、しかも温度変化等に対して安定化させるこ
とができるという効果が得られる。 （２） ダミー回路として入力と出力とが接続された
ＣＭＯＳインバータ回路を用いて定電流を流す構成は、
ディジタル回路での負荷容量は配線容量やゲート容量な
ど固定的なものなので、貫通電流の変化がディジタル回
路の動作速度を決定することに対応でき、簡単な回路に
よりディジタル回路の動作速度又は動作電流を一定に制
御できるという効果が得られる。
記の通りである。すなわち、 （１） ディジタル回路と等価なダミー回路を用いて
そこに一定電流を流して得られる電圧又はディジタル回
路と等価なインバータ回路を用いて構成されたリングオ
シレータの発振周波数と基準周波数とが一致するように
位相／周波数比較回路の出力に基づいてリングオシレー
タの動作電圧を形成し、この動作電圧によりディジタル
回路を動作させることにより、ディジタル回路の消費電
力を最適に、しかも温度変化等に対して安定化させるこ
とができるという効果が得られる。 （２） ダミー回路として入力と出力とが接続された
ＣＭＯＳインバータ回路を用いて定電流を流す構成は、
ディジタル回路での負荷容量は配線容量やゲート容量な
ど固定的なものなので、貫通電流の変化がディジタル回
路の動作速度を決定することに対応でき、簡単な回路に
よりディジタル回路の動作速度又は動作電流を一定に制
御できるという効果が得られる。
【００３５】（３） 上記（１）により動作電流を一
定に制御できるディジタル回路を持つ半導体集積回路装
置を用いて、バッテリー駆動される信号処理装置を構成
することにより、前記のようにディジタル回路側の温度
依存性とバッテリーの温度依存性とが相反する関係を実
質的に排除でき、バッテリー側の温度依存性のみを考慮
して電源の設定を行うことができるという効果が得られ
る。 （４） 上記（３）により、温度が低下したときのデ
ィジタル回路において消費電流の増加が抑えられるから
バッテリー寿命を長くでき、バッテリー寿命を同じくす
るなら電池容量の小さなバッテリーを用いることができ
るという効果が得られる。
定に制御できるディジタル回路を持つ半導体集積回路装
置を用いて、バッテリー駆動される信号処理装置を構成
することにより、前記のようにディジタル回路側の温度
依存性とバッテリーの温度依存性とが相反する関係を実
質的に排除でき、バッテリー側の温度依存性のみを考慮
して電源の設定を行うことができるという効果が得られ
る。 （４） 上記（３）により、温度が低下したときのデ
ィジタル回路において消費電流の増加が抑えられるから
バッテリー寿命を長くでき、バッテリー寿命を同じくす
るなら電池容量の小さなバッテリーを用いることができ
るという効果が得られる。
【００３６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
、図２又は図５の実施例において、ディジタル回路がＣ
ＭＯＳ回路に代えて、エンハンスメント型負荷ＭＯＳＦ
ＥＴ又はデプレッション型負荷ＭＯＳＦＥＴを用いた、
いわゆるレシオ型論理回路である場合には、それをダミ
ー回路として用いるようにすればよい。また、ダミー回
路に定電流を流す定電源回路や、ダミー回路により発生
した電圧を電力増幅してディジタル回路に伝えるボルテ
ージフォロワ回路等の具体的構成は、種々の実施形態を
採ることができるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
、図２又は図５の実施例において、ディジタル回路がＣ
ＭＯＳ回路に代えて、エンハンスメント型負荷ＭＯＳＦ
ＥＴ又はデプレッション型負荷ＭＯＳＦＥＴを用いた、
いわゆるレシオ型論理回路である場合には、それをダミ
ー回路として用いるようにすればよい。また、ダミー回
路に定電流を流す定電源回路や、ダミー回路により発生
した電圧を電力増幅してディジタル回路に伝えるボルテ
ージフォロワ回路等の具体的構成は、種々の実施形態を
採ることができるものである。
【００３７】この発明に係る半導体集積回路装置は、消
費電流が温度変化等に対して一定である特徴を生かして
前記のようにバッテリー駆動されるあることの他、温度
変化に対して動作速度が一定にできるという特徴を生か
した信号処理システムに用いるようにするものであって
もよい。あるいは、半導体集積回路装置は、その消費電
流の増加によって発熱が生じるので、消費電流を一定に
し自身の発熱を一定にすることが必要な信号処理システ
ムに用いるようにするものであってもよい。このように
、この発明に係る半導体集積回路装置は、動作速度が一
定であること、あるいは消費電流が一定であるディジタ
ル回路を持つものとして各種信号処理装置に広く利用で
きるものである。
費電流が温度変化等に対して一定である特徴を生かして
前記のようにバッテリー駆動されるあることの他、温度
変化に対して動作速度が一定にできるという特徴を生か
した信号処理システムに用いるようにするものであって
もよい。あるいは、半導体集積回路装置は、その消費電
流の増加によって発熱が生じるので、消費電流を一定に
し自身の発熱を一定にすることが必要な信号処理システ
ムに用いるようにするものであってもよい。このように
、この発明に係る半導体集積回路装置は、動作速度が一
定であること、あるいは消費電流が一定であるディジタ
ル回路を持つものとして各種信号処理装置に広く利用で
きるものである。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ディジタル回路と等価なダ
ミー回路を用いてそこに一定電流を流して得られる電圧
又はディジタル回路と等価なインバータ回路を用いて構
成されたリングオシレータの発振周波数と基準周波数と
が一致するように位相／周波数比較回路の出力に基づい
てリングオシレータの動作電圧を形成し、この動作電圧
によりディジタル回路を動作させることにより、ディジ
タル回路の消費電力を最適に、しかも温度変化等に対し
て安定化させることができる。また、動作電流を一定に
制御できるディジタル回路を持つ半導体集積回路装置を
用いて、バッテリー駆動される信号処理装置を構成する
ことにより、前記のようにディジタル回路側の温度依存
性とバッテリーの温度依存性とが相反する関係を実質的
に排除でき、バッテリー側の温度依存性のみを考慮して
電源の設定を行うことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ディジタル回路と等価なダ
ミー回路を用いてそこに一定電流を流して得られる電圧
又はディジタル回路と等価なインバータ回路を用いて構
成されたリングオシレータの発振周波数と基準周波数と
が一致するように位相／周波数比較回路の出力に基づい
てリングオシレータの動作電圧を形成し、この動作電圧
によりディジタル回路を動作させることにより、ディジ
タル回路の消費電力を最適に、しかも温度変化等に対し
て安定化させることができる。また、動作電流を一定に
制御できるディジタル回路を持つ半導体集積回路装置を
用いて、バッテリー駆動される信号処理装置を構成する
ことにより、前記のようにディジタル回路側の温度依存
性とバッテリーの温度依存性とが相反する関係を実質的
に排除でき、バッテリー側の温度依存性のみを考慮して
電源の設定を行うことができる。
【図１】この発明の基本的一実施例を示す回路図である
。
。
【図２】この発明の他の一実施例を示す回路図である。
【図３】定電流発生回路の一実施例を示す回路図である
。
。
【図４】図１に示した電源レギュレータの出力電圧の温
度依存性図である。
度依存性図である。
【図５】この発明の更に他の一実施例を示す回路図であ
る。
る。
【図６】図５の実施例の動作を説明するための波形図で
ある。
ある。
【図７】基準周波数信号発生回路の一実施例を示す回路
図である。
図である。
【図８】この発明に係る信号処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図９】この発明が適用されたディジタルコードレス電
話機の要部一実施例を示すブロック図である。
話機の要部一実施例を示すブロック図である。
Ｑ１〜Ｑ８，ＱＰ，ＱＮ…ＭＯＳＦＥＴ、Ｒ…抵抗、Ｃ
…キャパシタ、ＯＰ…演算増幅回路、Ｉｏ…定電流源、
ＤＡ…ディジタル／アナログ変換回路、ＡＤ…アナログ
／ディジタル変換回路。
…キャパシタ、ＯＰ…演算増幅回路、Ｉｏ…定電流源、
ＤＡ…ディジタル／アナログ変換回路、ＡＤ…アナログ
／ディジタル変換回路。
Claims (7)
- 【請求項１】 ディジタル回路と等価なダミー回路を
用い、そこに一定電流を流して得られる電圧に基づき、
上記ディジタル回路の動作電圧を制御する電源回路を備
えてなることを特徴とする半導体集積回路装置。 - 【請求項２】 上記ダミー回路は入力と出力とが接続
されたＣＭＯＳインバータ回路であり、ディジタル回路
はＣＭＯＳ回路により構成されることを特徴とする請求
項１の半導体集積回路装置。 - 【請求項３】 上記一定電流は、電源電圧の変動、温
度変動及びＭＯＳＦＥＴのしきい値電圧の変動に対して
実質的に依存しない定電流であることを特徴とする請求
項１又は請求項２の半導体集積回路装置。 - 【請求項４】 ディジタル回路と等価なインバータ回
路を用いて構成されたリングオシレータと、このオシレ
ータの発振周波数と基準周波数とを受ける位相／周波数
比較回路と、この位相／周波数比較出力に基づいてリン
グオシレータの発振周波数が基準周波数とほぼ一致する
ように動作電圧を制御する電源回路と、このリングオシ
レータの動作電圧又はそれに基づいた動作電圧により動
作させられるディジタル回路とを備えてなることを特徴
とする半導体集積回路装置。 - 【請求項５】 ディジタル回路と等価なダミー回路を
用い、そこに一定電流を流して得られる電圧に基づき、
上記ディジタル回路の動作電圧を制御する電源回路を備
えてなる半導体集積回路装置と、内蔵のバッテリーによ
り動作可能にさせる電源とを持つことを特徴とする信号
処理装置。 - 【請求項６】 ディジタル回路と等価なインバータ回
路を用いて構成されたリングオシレータと、このオシレ
ータの発振周波数と基準周波数とを受ける位相／周波数
比較回路と、この位相／周波数比較出力に基づいてリン
グオシレータの発振周波数が基準周波数とほぼ一致する
ように動作電圧を制御する電源回路と、このリングオシ
レータの動作電圧又はそれに基づいた動作電圧により動
作させられるディジタル回路とを備えてなる半導体集積
回路装置と、内蔵のバッテリーにより動作可能にされる
電源とを持つことを特徴とする信号処理装置。 - 【請求項７】 上記信号処理装置は、ディジタル的な
信号処理とアナログ的な信号信号処理とを行うものであ
ることを特徴とする請求項５又は請求項６の信号処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162123A JPH04360312A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置と信号処理装置 |
| EP19920304077 EP0517375A3 (en) | 1991-06-06 | 1992-05-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162123A JPH04360312A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置と信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360312A true JPH04360312A (ja) | 1992-12-14 |
Family
ID=15748480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162123A Pending JPH04360312A (ja) | 1991-06-06 | 1991-06-06 | 半導体集積回路装置と信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0517375A3 (ja) |
| JP (1) | JPH04360312A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188722A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
| JPH07231474A (ja) * | 1994-02-18 | 1995-08-29 | Nakajima Tsushin Kogyo Kk | デジタル携帯電話 |
| JP2004303882A (ja) * | 2003-03-31 | 2004-10-28 | Sony Corp | 半導体装置 |
| JP2006025423A (ja) * | 2004-07-05 | 2006-01-26 | Samsung Electronics Co Ltd | 入力バッファ |
| JP2007124213A (ja) * | 2005-10-27 | 2007-05-17 | Matsushita Electric Ind Co Ltd | 電源電圧制御装置 |
| JP2007267119A (ja) * | 2006-03-29 | 2007-10-11 | Citizen Holdings Co Ltd | 電子回路 |
| JP2009253729A (ja) * | 2008-04-08 | 2009-10-29 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2015154453A (ja) * | 2014-02-19 | 2015-08-24 | パナソニック株式会社 | 電源電圧調整装置 |
| US20210028810A1 (en) * | 2017-10-13 | 2021-01-28 | Industry-University Cooperation Foundation Hanyang University | High-speed data transmitting/receiving system and method of removing simultaneous switching noise and inter-symbol interference |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2300531A (en) * | 1995-05-02 | 1996-11-06 | Plessey Semiconductors Ltd | Reduced swing CMOS output buffer |
| JP3195913B2 (ja) * | 1996-04-30 | 2001-08-06 | 株式会社東芝 | 半導体集積回路装置 |
| US6212591B1 (en) | 1999-04-02 | 2001-04-03 | Cradle Technologies | Configurable I/O circuitry defining virtual ports |
| KR100438773B1 (ko) * | 2001-08-31 | 2004-07-05 | 삼성전자주식회사 | Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에기인하는 슬루율 변화를 감소시키는 출력버퍼 회로 및이를 구비하는 반도체장치 |
| US6873503B2 (en) | 2002-09-19 | 2005-03-29 | Sun Microsystems, Inc. | SSTL pull-up pre-driver design using regulated power supply |
| AU2003259060A1 (en) * | 2002-09-19 | 2004-04-08 | Sun Microsystems, Inc. | Integrated circuit comprising an sstl (stub series terminated logic) pre-driver stage using regulated power supply and method for performing an sstl operation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477737A (en) * | 1982-07-14 | 1984-10-16 | Motorola, Inc. | Voltage generator circuit having compensation for process and temperature variation |
| US4555642A (en) * | 1983-09-22 | 1985-11-26 | Standard Microsystems Corporation | Low power CMOS input buffer circuit |
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