JPH04359476A - Method of rewriting nonvolatile semiconductor memory - Google Patents
Method of rewriting nonvolatile semiconductor memoryInfo
- Publication number
- JPH04359476A JPH04359476A JP3159948A JP15994891A JPH04359476A JP H04359476 A JPH04359476 A JP H04359476A JP 3159948 A JP3159948 A JP 3159948A JP 15994891 A JP15994891 A JP 15994891A JP H04359476 A JPH04359476 A JP H04359476A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- diffusion layer
- drain diffusion
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 abstract description 32
- 239000013078 crystal Substances 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 7
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、電気的にデータ書き
換えが可能な不揮発性半導体メモリの書き換え方法に係
り、特にデータの消去方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of rewriting a nonvolatile semiconductor memory in which data can be electrically rewritten, and more particularly to a method of erasing data.
【０００２】0002
【従来の技術】従来、電気的にデータ書き換え可能なＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として各種
の所謂フラッシュＥ２ ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ ＲＯＭ）メモリーセルが提案されている。中でも、
「ＩＥＤＭ １９８９Ｐ６０３〜６０６」に開示され
るようなサイドウォール型フラッシュＥ２ＰＲＯＭセル
は、外部５ｖ単一電源でデータの書き込み、消去ができ
るメモリーセルとして有望な方式である。[Prior Art] Conventionally, electrically data-rewritable R
As OM (Read Only Memory), various so-called flash E2 PROM (Electrica
l Erasable and Programmable
e ROM) memory cells have been proposed. Among them,
A sidewall type flash E2PROM cell as disclosed in "IEDM 1989P603-606" is a promising system as a memory cell that can write and erase data with a single external 5V power supply.
【０００３】上記サイドウォール型フラッシュＥ２ Ｐ
ＲＯＭについて以下詳細に説明を加える。図１に上記サ
イドウォール型フラッシュＥ２ＰＲＯＭセルの断面図を
示す。この図に示すように、Ｓｉ単結晶基板１１上に膜
厚５０〜１５０Å程度のゲート酸化膜１２を介して多結
晶シリコンより成るフローティングゲート１３を配し、
さらに絶縁膜１４を介して容量結合するところの例えば
多結晶シリコンよりなるコントロールゲート１５を前記
フローティングゲート１３の上方に配する。そして、同
じく例えば多結晶シリコンよりなるサイドウォール型セ
レクトゲート１８を絶縁膜１６を介した前記Ｓｉ単結晶
基板１１上に、かつ、絶縁膜１７を介した前記フローテ
ィングゲート１３及び前記コントロールゲート１５の側
方の一方にのみ配置する。そして前記フローティングゲ
ート１３及び前記コントロールゲート１５の側下方で、
前記サイドウォール型セレクトゲート１８の存在しない
側の前記Ｓｉ単結晶基板１１の表面にドレイン拡散層１
９を、また前記サイドウォール型セレクトゲート１８の
存在する側の前記Ｓｉ単結晶基板１１の表面にソース拡
散層２０を配置する。[0003]The above sidewall type flash E2P
The ROM will be explained in detail below. FIG. 1 shows a cross-sectional view of the sidewall type flash E2PROM cell. As shown in this figure, a floating gate 13 made of polycrystalline silicon is disposed on a Si single crystal substrate 11 with a gate oxide film 12 having a thickness of about 50 to 150 Å interposed therebetween.
Furthermore, a control gate 15 made of, for example, polycrystalline silicon and capacitively coupled via an insulating film 14 is arranged above the floating gate 13. Similarly, a sidewall type select gate 18 made of, for example, polycrystalline silicon is placed on the Si single crystal substrate 11 with an insulating film 16 in between, and on the side of the floating gate 13 and the control gate 15 with an insulating film 17 in between. Place it only on one side. And below the floating gate 13 and the control gate 15,
A drain diffusion layer 1 is formed on the surface of the Si single crystal substrate 11 on the side where the sidewall type select gate 18 is not present.
9, and a source diffusion layer 20 is arranged on the surface of the Si single crystal substrate 11 on the side where the sidewall type select gate 18 is present.
【０００４】以上のような構造のサイドウォール型フラ
ッシュＥ２ ＰＲＯＭの電気的動作を、ＮＭＯＳの場合
について以下説明する。The electrical operation of the sidewall type flash E2 PROM having the above structure will be explained below in the case of NMOS.
【表１】
上記表１に示すように、書き込み時は、例えば前記ドレ
イン拡散層１９にドレインバイアスＶＤ を５Ｖ 、前
記コントロールゲート１５にゲートバイアスＶＣＧを１
７Ｖ 、前記サイドウォール型セレクトゲート１８にセ
レクトゲートバイアスＶｓｅｌ を１．５Ｖ 、前記ソ
ース拡散層２０にソースバイアスＶＳ を０Ｖ 印加で
ある。基板電位は０ｖである。このような印加電圧下で
は、前記サイドウォール型セレクトゲート１８の下部の
前記Ｓｉ単結晶基板１１の表面は弱反転状態となり、一
方前記フローティングゲート１３下部の前記Ｓｉ単結晶
基板１１の表面は強反転状態となり、前記弱反転部と前
記強反転部の境界付近でアバランシェ現象が起こり、発
生したホットエレクトロン２１が前記フローティングゲ
ート１３へ注入され、データの書き込みを終了する。[Table 1] As shown in Table 1 above, during writing, for example, the drain bias VD is set to 5 V to the drain diffusion layer 19, and the gate bias VCG is set to 1 V to the control gate 15.
7V, a select gate bias Vsel of 1.5V was applied to the sidewall type select gate 18, and a source bias VS of 0V was applied to the source diffusion layer 20. The substrate potential is 0v. Under such an applied voltage, the surface of the Si single crystal substrate 11 under the sidewall type select gate 18 is in a weakly inverted state, while the surface of the Si single crystal substrate 11 under the floating gate 13 is in a strongly inverted state. In this state, an avalanche phenomenon occurs near the boundary between the weak inversion section and the strong inversion section, and the generated hot electrons 21 are injected into the floating gate 13, thereby completing data writing.
【０００５】データの消去は、例えば前記ＶＤ として
１４Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して０Ｖ を印加し、前記ＶＳ はオープン状態とする
。このような印加電圧下では、前記フローティングゲー
ト１３と前記ドレイン拡散層１９の間に、前記ゲート酸
化膜１２を通るファウラー・ノルドハイムトンネル電流
２２が流れ、前記フローティングゲート１３中に貯えら
れた電子を引き抜き、データの消去が行なわれる。To erase data, for example, 14V is applied to the VD, 0V is applied to the VCG, 0V is applied to the Vsel, and the VS is left in an open state. Under such an applied voltage, a Fowler-Nordheim tunneling current 22 flows through the gate oxide film 12 between the floating gate 13 and the drain diffusion layer 19, and the electrons stored in the floating gate 13 are removed. The data will be extracted and the data will be erased.
【０００６】そして読み出しは、例えば前記ＶＤ とし
て１Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して５Ｖ 、前記ＶＳ として０Ｖ を印加する。する
と、前記フローティングゲート１３中の電子の蓄積状態
によって前記読み出し時のソース・ドレイン間電流が変
化するので、データの“１”または“０”を判断できる
。For reading, for example, 1V is applied as the VD, 0V as the VCG, 5V as the Vsel, and 0V as the VS. Then, the source-drain current at the time of reading changes depending on the state of accumulation of electrons in the floating gate 13, so that it is possible to determine whether the data is "1" or "0".
【０００７】なお、前記書き込み時ＶＣＧや前記消去時
ＶＤ は５Ｖ 以上の高電圧だが、前記書き込み時ＶＣ
Ｇを印加するのに必要な電流は容量充電分の微小な量で
あり、昇圧回路により５Ｖ からチップ内部で発生され
ることが容易である。また前記消去時ＶＤ を印加する
のに必要な電流は、前記ファウラー・ノルドハイムトン
ネル電流２２と後述する前記ドレイン拡散層１９と前記
Ｓｉ単結晶基板１１との間の基板電流の合計であり、前
記基板電流は、他の前記容量充電電流や前記ファウラー
・ノルドハイムトンネル電流に比較するとかなり多いが
、大規模大面積な昇圧回路を採用すれば印加可能な量で
あり、外部５Ｖ 単一動作が可能である。[0007]Although the writing VCG and the erasing VD are high voltages of 5V or more, the writing VCG is a high voltage of 5V or more.
The current required to apply G is minute enough to charge the capacitor, and can easily be generated from 5V inside the chip by a booster circuit. The current required to apply VD during erasing is the sum of the Fowler-Nordheim tunnel current 22 and the substrate current between the drain diffusion layer 19 and the Si single crystal substrate 11, which will be described later. The substrate current is quite large compared to the other capacitance charging currents and Fowler-Nordheim tunneling currents, but it can be applied if a large-scale, large-area booster circuit is used, and external 5V single operation is possible. It is.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、以上述
べた方法では、データの消去時に前記ファウラー・ノル
ドハイムトンネル電流以外に、前記ドレイン拡散層１９
と前記Ｓｉ単結晶基板１１との間に所謂バンド−バンド
間トンネル電流に起因した前述の基板電流が流れる。そ
の結果、図２に示すように１セル当り１０−７Ａ程度の
基板電流が流れ、１Ｍｂｉｔのセルを同時に消去する場
合１００ｍＡ以上の電流量となる。この基板電流は、前
記ドレイン拡散層１９の濃度プロファイルを最適化する
ことによりある程度低減できるが、１セル当り１０−８
Ａ以下にすることは困難である。以上の大きな基板電流
を前述の昇圧回路により供給しようとすると、例えば１
００ｍＡ供給する場合、昇圧回路が占有する面積は１０
ｍｍ２ 程度と非常に大きなものになってしまうという
欠点があった。また、この大きな基板電流の一部が前記
ゲート酸化膜１２にトラップされて書き込み消去繰り返
し数（以下Ｗ／Ｅサイクルと略す）が１００〜１０００
回程度しか保証できないという欠点があった。However, in the method described above, in addition to the Fowler-Nordheim tunnel current, the drain diffusion layer 19
The aforementioned substrate current caused by a so-called band-to-band tunneling current flows between the substrate 11 and the Si single crystal substrate 11 . As a result, as shown in FIG. 2, a substrate current of about 10 -7 A flows per cell, and when erasing 1 Mbit cells at the same time, the amount of current exceeds 100 mA. This substrate current can be reduced to some extent by optimizing the concentration profile of the drain diffusion layer 19;
It is difficult to make it below A. If the above-mentioned booster circuit is to supply a substrate current as large as 1
When supplying 00mA, the area occupied by the booster circuit is 10
It has the disadvantage that it becomes very large, about mm2. In addition, a part of this large substrate current is trapped in the gate oxide film 12, and the number of write/erase cycles (hereinafter abbreviated as W/E cycle) increases from 100 to 1000.
The drawback was that it could only be guaranteed once.
【０００９】なお、ファウラー・ノルドハイムトンネル
電流と基板電流の量は、フローティングゲート１３に直
接電圧ＶＦＧを印加するようにしてそれぞれの電流を測
定した。Note that the Fowler-Nordheim tunnel current and the substrate current were measured by applying voltage VFG directly to the floating gate 13.
【００１０】この発明は上記の点に鑑みなされたもので
、データ消去時の基板電流を低減することによって昇圧
回路の面積を縮小し、かつ、Ｗ／Ｅサイクルも１万回以
上を保証できるようにした不揮発性半導体メモリの書き
換え方法を提供することを目的とする。[0010] The present invention was made in view of the above points, and it is possible to reduce the area of the booster circuit by reducing the substrate current during data erasing, and to guarantee a W/E cycle of 10,000 or more times. The purpose of the present invention is to provide a method for rewriting a nonvolatile semiconductor memory.
【００１１】[0011]
【課題を解決するための手段】この発明では、データ消
去時、コントロールゲートに、ドレイン拡散層に印加さ
れる電圧と逆極性の電圧を印加する。In the present invention, when erasing data, a voltage having a polarity opposite to that applied to the drain diffusion layer is applied to the control gate.
【００１２】0012
【作用】データ消去時、コントロールゲートに、ドレイ
ン拡散層に印加される電圧と逆極性の電圧を印加するよ
うにすると、ドレイン拡散層の電圧を従来より下げて、
コントロールゲートとドレイン拡散層間に消去に必要な
電位差を確保することができる。そして、ドレイン拡散
層の電圧を下げられれば、ドレイン拡散層と基板間の電
位差が従来より小さくなるため、基板電流が従来より低
減される。[Operation] When erasing data, if a voltage with the opposite polarity to the voltage applied to the drain diffusion layer is applied to the control gate, the voltage of the drain diffusion layer is lowered than before.
A potential difference necessary for erasing can be secured between the control gate and the drain diffusion layer. If the voltage of the drain diffusion layer can be lowered, the potential difference between the drain diffusion layer and the substrate will be smaller than before, so the substrate current will be lower than before.
【００１３】[0013]
【実施例】以下この発明の一実施例を図面を参照して説
明する。この発明の一実施例におけるサイドウォール型
フラッシュＥ２ ＰＲＯＭセルの構造は、図１に示した
従来法によるものと同じである。そこで、サイドウォー
ル型フラッシュＥ２ ＰＲＯＭセルの構造については説
明を省略することとする。この発明の一実施例では、図
１のセルに対する電圧印加方法を下記表２のようにする
。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. The structure of the sidewall flash E2 PROM cell in one embodiment of the invention is the same as the conventional one shown in FIG. Therefore, a description of the structure of the sidewall type flash E2 PROM cell will be omitted. In one embodiment of the present invention, the voltage application method to the cell of FIG. 1 is as shown in Table 2 below.
【表２】[Table 2]
【００１４】すなわち、データの書き込み時は、従来法
と同じく例えば図１のドレイン拡散層１９にＶＤ とし
て５Ｖ 、コントロールゲート１５にＶＣＧとして１７
Ｖ 、サイドウォール型セレクトゲート１８にＶｓｅｌ
として１．５Ｖ 、ソース拡散層２０にＶＳ として
０Ｖ 、基板電位として０Ｖ を印加し、前記サイドウ
ォール型セレクトゲート１８下部のＳｉ単結晶基板１１
表面を弱反転状態にするとともに、フローティングゲー
ト１３下部の前記Ｓｉ単結晶基板１１上表面を強反転状
態にし、前記弱反転した領域と前記強反転した領域の境
界部でアバランシェ現象を発生させ、発生した電子２１
を前記フローティングゲート１３へ注入せしめることで
書き込み動作を達成させる。That is, when writing data, as in the conventional method, for example, 5V is applied as VD to the drain diffusion layer 19 in FIG. 1, and 17V is applied as VCG to the control gate 15.
V, Vsel to sidewall type select gate 18
By applying 1.5V as VS and 0V as substrate potential to the source diffusion layer 20, the Si single crystal substrate 11 below the sidewall type select gate 18
While bringing the surface into a weakly inverted state, the upper surface of the Si single crystal substrate 11 below the floating gate 13 is brought into a strongly inverted state, and an avalanche phenomenon is generated at the boundary between the weakly inverted region and the strongly inverted region. electron 21
A write operation is achieved by injecting .DELTA. into the floating gate 13.
【００１５】次にデータの消去時は、表２に示すように
例えば前記ドレイン拡散層１９にＶＤ として５Ｖ 、
前記コントロールゲート１５にＶＣＧとして負の電圧−
９Ｖ を印加し、さらに前記サイドウォール型セレクト
ゲート１８にＶｓｅｌ として負の電圧−９Ｖ を印加
し、ソース拡散層２０はオープンとする。この時、前記
コントロールゲート１５と前記ドレイン拡散層１９との
電位差は、５Ｖ ＋９Ｖ ＝１４Ｖ であり、従来法で
の電位差と同じであるので、前記フローティングゲート
１３と前記ドレイン拡散層１９の間にゲート酸化膜１２
を通ってファウラー・ノルドハイムトンネル電流２２が
流れ、前記フローティングゲート１３中に貯えられた電
子を引き抜き、消去が達成される。ここで、前記コント
ロールゲート１５と前記ドレイン拡散層１９との電位差
を本実施例では１４Ｖ としているが、この電位差は前
記ゲート酸化膜１２の膜厚が約１４０Åの場合であり、
前記ゲート酸化膜厚が薄くなれば前記電位差を小さくす
ることが可能である。Next, when erasing data, as shown in Table 2, for example, a voltage of 5V as VD is applied to the drain diffusion layer 19.
A negative voltage − as VCG is applied to the control gate 15.
9V is applied, and a negative voltage of -9V is applied as Vsel to the sidewall type select gate 18, and the source diffusion layer 20 is left open. At this time, the potential difference between the control gate 15 and the drain diffusion layer 19 is 5V + 9V = 14V, which is the same as the potential difference in the conventional method. Oxide film 12
A Fowler-Nordheim tunneling current 22 flows through it, extracting the electrons stored in the floating gate 13, and erasing is accomplished. Here, the potential difference between the control gate 15 and the drain diffusion layer 19 is set to 14V in this embodiment, but this potential difference is when the thickness of the gate oxide film 12 is about 140 Å.
If the thickness of the gate oxide film becomes thinner, it is possible to reduce the potential difference.
【００１６】以上述べた消去動作時に流れる基板電流の
量について、前記フローティングゲート１３に直接電圧
ＶＦＧを印加して測定を行なった結果が図３である。前
記フローティングゲート１３には、前記ＶＦＧとして−
６Ｖ を印加しているが、これは、前記ＶＣＧが−９Ｖ
の場合に容量結合より予想される前記フローティング
ゲートの電位である。FIG. 3 shows the results of measuring the amount of substrate current flowing during the erase operation described above by applying voltage VFG directly to the floating gate 13. The floating gate 13 has - as the VFG.
6V is applied, which means that the VCG is -9V.
This is the potential of the floating gate expected from capacitive coupling in the case of .
【００１７】図３に示すように、ＶＤ が５Ｖ の時、
ファウラー・ノルドハイムトンネル電流は従来法のＶＤ
が１４Ｖ の時と同程度の電流すなわち約５×１０−
１１ 〔Ａ〕流れており、消去動作は同様に起こること
がわかるが、一方基板電流は前記ＶＤ が５Ｖ の時、
１セル当り１×１０−９Ａ以下と、従来法の場合の１×
１０−７Ａに比べ２桁も低くなっている。これは、前記
ドレイン拡散層１９と前記Ｓｉ単結晶基板１１との電位
差が従来より小さいためである。そして、この発明の一
実施例の前記基板電流で１Ｍｂｉｔのセルを同時に消去
する場合の電流は約１ｍＡとなり、これは、昇圧回路を
大面積としなくても容易に供給できる電流量であり、必
要な前記昇圧回路の面積も１ｍｍ２ 以下の小さなもの
とすることが可能である。As shown in FIG. 3, when VD is 5V,
Fowler-Nordheim tunneling current is the conventional method VD
The current is about the same as when the voltage is 14V, that is, about 5×10−
11 [A] is flowing, and it can be seen that the erase operation occurs in the same way, but on the other hand, when the above-mentioned VD is 5V, the substrate current is
1×10-9 A per cell or less, compared to 1× in the case of the conventional method
It is two orders of magnitude lower than 10-7A. This is because the potential difference between the drain diffusion layer 19 and the Si single crystal substrate 11 is smaller than that in the conventional case. When erasing 1 Mbit cells at the same time using the substrate current according to an embodiment of the present invention, the current is approximately 1 mA, which is an amount of current that can be easily supplied without requiring a large area booster circuit. The area of the booster circuit can also be as small as 1 mm2 or less.
【００１８】なお、ＶＣＧ及びＶｓｅｌ に負の電圧を
印加するが、この負の電圧も必要な電流量が容量充電分
のみと少ないのでチップ内部で発生させることが容易で
あり、外部的には５Ｖ 単一動作が可能である。また、
上記実施例では、Ｖｓｅｌ を前記ＶＣＧと同じ−９Ｖ
として説明したが、必ずしも同じ電圧である必要はな
い。ただし、前記Ｖｓｅｌ を前記ＶＣＧと同じ負の値
とした方が、正または０Ｖ の場合に比べて前記フロー
ティングゲート１３の電位ＶＦＧが低くなって消去動作
を速くする、もしくは前記コントロールゲート１５と前
記ドレイン拡散層１９に印加する電位差を小さくできる
という意味で好適である。[0018] Although a negative voltage is applied to VCG and Vsel, this negative voltage can also be easily generated inside the chip since the required amount of current is only for capacitance charging, and 5V is applied externally. Single operation is possible. Also,
In the above embodiment, Vsel is -9V, which is the same as the VCG.
However, the voltages do not necessarily have to be the same. However, if the Vsel is set to the same negative value as the VCG, the potential VFG of the floating gate 13 will be lower than when it is positive or 0V, and the erase operation will be faster, or the control gate 15 and the drain This is preferable in the sense that the potential difference applied to the diffusion layer 19 can be reduced.
【００１９】次に読み出しは、従来法と同じく例えば前
記ＶＤ に１Ｖ 、前記ＶＣＧに０Ｖ 、前記Ｖｓｅｌ
に５Ｖ 、前記ＶＳ に０Ｖ を印加して、前記サイ
ドウォール型フラッシュＥ２ ＰＲＯＭセルに流れる電
流量によってデータの“１”もしくは“０”を判断する
。Next, for reading, as in the conventional method, for example, 1V is applied to the VD, 0V is applied to the VCG, and the Vsel
5V is applied to the VS and 0V is applied to the VS, and data "1" or "0" is determined based on the amount of current flowing through the sidewall type flash E2 PROM cell.
【００２０】そして、以上のような書き込み、消去動作
を繰り返すと、この発明の一実施例では前記基板電流が
減ってゲート酸化膜１２の劣化も小さくなるので、図４
に示すようにＷ／Ｅサイクルも従来の１００〜１０００
回に比べ１万回を保証することが可能となる。図４では
、書き込みと消去を繰り返して、消去後のスレッショー
ルド電圧ＶＴ が−４Ｖ 以上となった時点を動作不良
として最大繰り返し数を算出する。By repeating the writing and erasing operations as described above, in one embodiment of the present invention, the substrate current is reduced and the deterioration of the gate oxide film 12 is also reduced.
As shown in the figure, the W/E cycle is also 100 to 1000 compared to the conventional one.
It is possible to guarantee 10,000 times compared to 1 times. In FIG. 4, writing and erasing are repeated, and when the threshold voltage VT after erasing becomes -4V or higher, the operation is determined to be malfunctioning and the maximum number of repetitions is calculated.
【００２１】なお、上記一実施例はＮＭＯＳのサイドウ
ォール型フラッシュＥ２ ＰＲＯＭセルについて述べた
が、ＰＭＯＳの場合でも印加電圧の極性を変えることに
より同様に実施できる。Although the above embodiment has been described with respect to an NMOS sidewall type flash E2 PROM cell, it can be similarly implemented in the case of a PMOS by changing the polarity of the applied voltage.
【００２２】[0022]
【発明の効果】以上詳細に説明したようにこの発明によ
れば、データ消去時にコントロールゲートに、ドレイン
拡散層と逆極性の電圧を印加するようにしたので、消去
時の前記ドレイン拡散層の電圧値を下げることができ、
その結果基板電流が減少するので、大規模・大面積の昇
圧回路が不要になるとともに、ゲート酸化膜の劣化も抑
えられ、書き込み消去繰り返し数１万回以上を保証する
ことができる。As explained in detail above, according to the present invention, a voltage of opposite polarity to that of the drain diffusion layer is applied to the control gate during data erasing, so that the voltage of the drain diffusion layer during erasing is reduced. can lower the value,
As a result, the substrate current is reduced, which eliminates the need for a large-scale, large-area booster circuit, suppresses deterioration of the gate oxide film, and guarantees a write/erase cycle of 10,000 or more times.
【図１】サイドウォール型フラッシュＥ２ ＰＲＯＭセ
ルの断面図である。FIG. 1 is a cross-sectional view of a sidewall flash E2 PROM cell.
【図２】従来法による消去時電流の特性図である。FIG. 2 is a characteristic diagram of erase current according to a conventional method.
【図３】本発明の一実施例による消去時電流の特性図で
ある。FIG. 3 is a characteristic diagram of erase current according to an embodiment of the present invention.
【図４】従来法と本発明の一実施例とによる書き込み消
去繰り返し数を示す特性図である。FIG. 4 is a characteristic diagram showing the number of write/erase repetitions according to a conventional method and an embodiment of the present invention.
１１ Ｓｉ単結晶基板 １２ ゲート酸化膜 １３ フローティングゲート １４，１６，１７ 絶縁膜 １５ コントロールゲート １８ セレクトゲート １９ ドレイン拡散層 ２０ ソース拡散層 11 Si single crystal substrate 12 Gate oxide film 13 Floating gate 14, 16, 17 Insulating film 15 Control gate 18 Select gate 19 Drain diffusion layer 20 Source diffusion layer
Claims (1)
ゲートを有し、かつその一側方に絶縁膜を介してセレク
トゲートを有し、さらにドレイン拡散層およびソース拡
散層を有する不揮発性半導体メモリの書き換え方法にお
いて、データ消去時、前記コントロールゲートに、前記
ドレイン拡散層に印加される電圧と逆極性の電圧を印加
することを特徴とする不揮発性半導体メモリの書き換え
方法。1. A method for rewriting a nonvolatile semiconductor memory having a floating gate and a control gate, a select gate on one side thereof via an insulating film, and a drain diffusion layer and a source diffusion layer, comprising: A method for rewriting a non-volatile semiconductor memory, comprising applying a voltage having a polarity opposite to a voltage applied to the drain diffusion layer to the control gate when erasing data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159948A JPH04359476A (en) | 1991-06-05 | 1991-06-05 | Method of rewriting nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159948A JPH04359476A (en) | 1991-06-05 | 1991-06-05 | Method of rewriting nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359476A true JPH04359476A (en) | 1992-12-11 |
Family
ID=15704660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159948A Pending JPH04359476A (en) | 1991-06-05 | 1991-06-05 | Method of rewriting nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359476A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249701A (en) * | 1994-03-11 | 1995-09-26 | Nec Corp | Operating method for nonvolatile semiconductor memory |
| KR19990088517A (en) * | 1998-05-22 | 1999-12-27 | 마 유에 예일 | A nonvolatile memory cell structure and method for operating nonvolatile memory cells |
| EP1020925A2 (en) * | 1995-09-11 | 2000-07-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| WO2001067517A1 (en) | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
| JP2007511076A (en) * | 2003-11-07 | 2007-04-26 | サンディスク コーポレイション | Technology for programming flash memory using gate junction leakage current |
| JP2008310950A (en) * | 2008-07-07 | 2008-12-25 | Renesas Technology Corp | Semiconductor processor and ic card |
-
1991
- 1991-06-05 JP JP3159948A patent/JPH04359476A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249701A (en) * | 1994-03-11 | 1995-09-26 | Nec Corp | Operating method for nonvolatile semiconductor memory |
| EP1020925A2 (en) * | 1995-09-11 | 2000-07-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| EP1020925A3 (en) * | 1995-09-11 | 2000-09-20 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| KR19990088517A (en) * | 1998-05-22 | 1999-12-27 | 마 유에 예일 | A nonvolatile memory cell structure and method for operating nonvolatile memory cells |
| WO2001067517A1 (en) | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
| JP2007511076A (en) * | 2003-11-07 | 2007-04-26 | サンディスク コーポレイション | Technology for programming flash memory using gate junction leakage current |
| JP2008310950A (en) * | 2008-07-07 | 2008-12-25 | Renesas Technology Corp | Semiconductor processor and ic card |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100292361B1 (en) | How to Write Data in Semiconductor Nonvolatile Memory | |
| US6172397B1 (en) | Non-volatile semiconductor memory device | |
| JP3061924B2 (en) | Method of erasing nonvolatile storage device | |
| US20100091572A1 (en) | 2t nor-type non-volatile memoryt cell array and method of processing data of 2t nor-type non-volatile memory | |
| JPH08263992A (en) | Writing method for non-volatile semiconductor memory | |
| US7474562B2 (en) | Method of forming and operating an assisted charge memory device | |
| JP2871355B2 (en) | Data erasing method for nonvolatile semiconductor memory device | |
| JPH0426995A (en) | Nonvolatile semiconductor memory | |
| US7200045B2 (en) | Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL) | |
| JP2754887B2 (en) | Nonvolatile semiconductor memory device and write / erase method therefor | |
| US6760270B2 (en) | Erase of a non-volatile memory | |
| JPH04359476A (en) | Method of rewriting nonvolatile semiconductor memory | |
| US20080165578A1 (en) | Method of operating multi-level cell | |
| KR100459628B1 (en) | Nonvolatile semiconductor memory device | |
| JPH11238814A (en) | Semiconductor storage device and its control method | |
| JP3658066B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| WO2019113921A1 (en) | Flash memory programming circuit and programming method, and flash memory | |
| CN100552961C (en) | The method of operation of multi-position quasi memory cell | |
| JP3901677B2 (en) | Driving method of nonvolatile semiconductor memory device | |
| JP3075544B2 (en) | How to use nonvolatile memory | |
| US7554851B2 (en) | Reset method of non-volatile memory | |
| JPS63306598A (en) | Erasing system for non-volatile memory cell | |
| JPH0927198A (en) | Evaluating method for reliability of non-volatile semiconductor memory and non-volatile semiconductor device | |
| KR100347548B1 (en) | Method of erasing of flash memory device | |
| JP2850655B2 (en) | Nonvolatile semiconductor memory device |