JP3658066B2

JP3658066B2 - Nonvolatile semiconductor memory device and rewriting method thereof

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Publication number: JP3658066B2
Application number: JP35134695A
Authority: JP
Inventors: 雄吾冨岡
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1994-12-26
Filing date: 1995-12-26
Publication date: 2005-06-08
Anticipated expiration: 2015-12-26
Also published as: JPH08235886A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその書き換え方法に関し、特に、１つのメモリセルに３値以上のデータを記憶させるようにした多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法に関する。
【０００２】
【従来の技術】
電気的に書き換え及び消去が可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)や電気的に一括消去が可能なフラッシュメモリ等の不揮発性半導体記憶装置の記憶容量を増大させるために、１つのメモリセルに３値以上のデータを記憶させるようにしたいわゆる多値レベル方式が提案されている（１９９２年秋季第５３回応用物理学会学術講演会講演予稿集、ｐ．６５３）。
【０００３】
【発明が解決しようとする課題】
しかし、上記の講演予稿集には、このような多値レベル方式の不揮発性半導体記憶装置のデータ記憶方法のみが提案されており、記憶したデータの書き換え方法については提案されていない。
【０００４】
そこで、本発明の目的は、正確なデータの書き換えが可能な多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法を提供することである。
【０００５】
また、本発明の他の目的は、書き換え回数の向上が図れる多値レベル方式の不揮発性半導体記憶装置及びその書き換え方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルの記憶データを検出する検出手段と、前記検出手段により検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較手段と、前記比較手段により得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々所定の電圧を印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有する。
【０００７】
また、本発明の別の態様による不揮発性半導体記憶装置は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、前記メモリセルに記憶されている記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルのデータを書き換える場合に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルが格納されたテーブル格納手段と、前記メモリセルの記憶データを検出する検出手段と、前記テーブル格納手段に格納された前記テーブルを参照して、前記検出手段により検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択し、選択した前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有する。
【０００８】
本発明の一態様では、前記電荷蓄積層が酸化膜窒化膜界面である。
【０００９】
本発明の一態様では、前記データ書き換え手段が、前記電圧の印加時間を変更する変更手段を備える。
【００１０】
本発明の一態様では、前記変更手段が、前記制御ゲートに印加する電圧の印加時間を変更する。
【００１１】
本発明の一態様では、前記検出手段が、前記電荷蓄積層に蓄積されている電荷量を測定する手段を備える。
【００１２】
本発明の一態様では、３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一である。
【００１３】
また、本発明の不揮発性半導体記憶装置の書き換え方法は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、前記メモリセルの記憶データを検出する検出ステップと、前記検出ステップにおいて検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較ステップと、前記比較ステップにおいて得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧を決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有する。
【００１４】
また、本発明の別の態様による不揮発性半導体記憶装置の書き換え方法は、制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、前記メモリセルの記憶データを検出する検出ステップと、前記メモリセルの記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルを参照して、前記検出ステップにおいて検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有する。
【００１５】
本発明の一態様では、前記電荷蓄積層が酸化膜窒化膜界面である。
【００１６】
本発明の一態様では、前記書き換えステップが、決定された前記電圧の印加時間を変更する変更ステップを備える。
【００１７】
本発明の一態様では、前記変更ステップが、前記制御ゲートに印加する前記電圧の印加時間を変更するものである。
【００１８】
本発明の一態様では、前記検出ステップが、前記電荷蓄積層に蓄積されている電荷量を測定する測定ステップを備える。
【００１９】
本発明の一態様では、３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一である。
【００２４】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い説明する。
【００２５】
図１に、本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリの主要部の構成ブロック図を示す。
【００２６】
図示の如く、本実施形態の浮遊ゲート型フラッシュメモリは、メモリセルアレイ５１、列デコーダ５２、行デコーダ５３、アドレスバッファ５５、読み出し回路５６、プログラム制御回路５８及び高電圧発生回路５７を含む。
【００２７】
メモリセルアレイ５１は、図２に示すメモリセル１００がマトリクス状に配列されたものである。図２に示すように、各メモリセル１００では、ｐ型シリコン基板１０１の表面領域にｎ型不純物拡散層からなるドレイン１０２及びソース１０３が夫々形成され、それらの間がチャネル領域１０４となっている。ドレイン１０２にはビット線１０５が接続し、ソース１０３にはソース線１０６が接続している。チャネル領域１０４の上には、厚さ１０ｎｍ程度のＳｉＯ₂膜からなるトンネル絶縁膜１０７が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート１０８、層間絶縁膜１０９及び低抵抗ポリシリコンからなる制御ゲート１１０が順次形成されている。
【００２８】
図３に、図２のメモリセル１００の結線図を示す。なお、図３において、１１１はワード線を示しており、それ以外の符号は図２のものと対応している。
【００２９】
図１の高電圧発生回路５７は、図３のメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生する。行デコーダ５３は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のワード線１１１を選択し、選択したワード線１１１に高電圧発生回路５７からの電圧を印加する。列デコーダ５２は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のビット線１０５を選択し、選択したビット線１０５に高電圧発生回路５７からの電圧を印加する。また、各メモリセル１００のソース線１０６にも、高電圧発生回路５７から電圧が印加される。読み出し回路５６は、メモリセルアレイ５１内の選択されたメモリセル１００の記憶データを読み出し、読み出しモード時に、外部に出力する。プログラム制御回路５８は、書き換えモード時に、高電圧発生回路５７を制御して、選択されたメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生させる。高電圧発生回路５７は、プログラム制御回路５８の制御に基づいて、前述した電圧を発生し、列デコーダ５２、行デコーダ５３及びメモリセルアレイ５１のビット線１０５に夫々供給する。
【００３０】
なお、行デコーダ５３は、高電圧発生回路５７の出力信号に応じて、選択されたワード線１１１を接地したりもする。また、列デコーダ５２は、高電圧発生回路５７の出力信号に応じて、選択されたビット線１０５を開放したりもする。更に、高電圧発生回路５７は、プログラム制御回路５８の制御に基づいて、各メモリセル１００のソース線１０６を開放したりもする。
【００３１】
次に、図２に示したメモリセル１００に“００”〜“１１”の４値のデータを書き込む方法及びメモリセル１００に記憶されている４値のデータを読み出す方法を説明する。
【００３２】
例えば、メモリセル１００にデータ“１１”を書き込む場合には、書き込みデータ“１１”に対応する信号がプログラム制御回路５８に外部から入力される。プログラム制御回路５８は、高電圧発生回路５７を制御して、ビット線１０５を接地させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００の浮遊ゲート１０８に電位が誘起され、この浮遊ゲート１０８とドレイン１０２との電位差に応じ、ドレイン１０２近傍のシリコン基板１０１から、ファウラー・ノルドハイム（ＦＮ）トンネリングにより、浮遊ゲート１０８に所定量の電荷が注入される。その結果、メモリセル１００のしきい値電圧が、例えば、７Ｖ程度に上昇し、データ“１１”がメモリセル１００に書き込まれる。
【００３３】
一方、メモリセル１００にデータ“１０”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に１Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、５Ｖとなり、データ“１０”がメモリセル１００に書き込まれる。
【００３４】
また、メモリセル１００にデータ“０１”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に２Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、３Ｖとなり、データ“０１”がメモリセル１００に書き込まれる。
【００３５】
更に、メモリセル１００にデータ“００”を書き込む場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に３Ｖの電圧を印加させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、メモリセル１００のしきい値電圧が、例えば、１Ｖとなり、データ“００”がメモリセル１００に書き込まれる。
【００３６】
上述のようにしてメモリセル１００に記憶されたデータを読み出す場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５に１Ｖの電圧を印加させ、メモリセル１００のソース線１０６を接地させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して２Ｖ、４Ｖ、６Ｖの電圧を順次印加させる。そして、制御ゲート１１０に２Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れると、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は１Ｖであると判断し、“００”のデータを出力する。また、制御ゲート１１０に２Ｖの電圧を印加した時にはソース１０３とドレイン１０２との間に電流が流れなかったが、制御ゲート１１０に４Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れた場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は３Ｖであると判断し、“０１”のデータを出力する。更に、制御ゲート１１０に２Ｖ及び４Ｖの電圧を印加した時にはソース１０３とドレイン１０２との間に電流が流れなかったが、制御ゲート１１０に６Ｖの電圧を印加した時にソース１０３とドレイン１０２との間に電流が流れた場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は５Ｖであると判断し、“１０”のデータを出力する。更に、制御ゲート１１０に６Ｖの電圧を印加してもソース１０３とドレイン１０２との間に電流が流れなかった場合には、読み出し回路５６は、この時のメモリセル１００のしきい値電圧は７Ｖであると判断し、“１１”のデータを出力する。
【００３７】
次に、メモリセル１００に記憶されているデータを消去する方法を説明する。
【００３８】
メモリセル１００に記憶されているデータを消去する場合には、プログラム制御回路５８は、高電圧発生回路５７を制御して、メモリセル１００のビット線１０５を開放させ、メモリセル１００のソース線１０６に高電圧（１２Ｖ）のパルス電圧を印加させるとともに、メモリセル１００の制御ゲート１１０をワード線１１１を介して接地させる。これにより、メモリセル１００の浮遊ゲート１０８からＦＮトンネリングにより電荷が引き抜かれ、メモリセル１００が電気的消去レベル（データ“００”の記憶状態）にされることにより、メモリセル１００に記憶されていたデータが消去される。この消去動作は、メモリセル１００がどのデータの記憶状態であってもほぼ同じ時間で完了する。
【００３９】
なお、以降のデータ“００”の書き込みは、上述した消去動作により行われる（上述したデータ“００”の書き込み動作は、通常は、製品出荷時又は紫外線消去後に、紫外線消去レベルからデータ“００”の記憶状態にする時に実行される。）。
【００４０】
次に、メモリセル１００に記憶されているデータを書き換える方法について、図４に示すフローチャートを参照して説明する。
【００４１】
一例として、メモリセル１００に記憶されているデータ“１０”をデータ“１１”に書き換える場合を説明するが、書き込みデータ“１１”がプログラム制御回路５８に入力されると（ステップＳ１１）、プログラム制御回路５８は、上述した消去方法により、メモリセル１００に記憶されているデータ“１０”を一旦消去する（ステップＳ１２）。その後、プログラム制御回路５８は、高電圧発生回路５７を制御して、書き込みデータ“１１”に対応した電圧の組み合わせを選択する（ステップＳ１３）。即ち、ビット線１０５を接地させ、メモリセル１００のソース線１０６を開放させるとともに、メモリセル１００の制御ゲート１１０にワード線１１１を介して１０〜１５Ｖ程度のパルス電圧を印加させる。これにより、書き込み動作の所で説明したように、データ“１１”がメモリセル１００に書き込まれる（ステップＳ１４）。
【００４２】
このように、本実施形態では、メモリセル１００に記憶されているデータの書き換えは、メモリセル１００に記憶されているデータを一旦消去した後、書き込みデータをメモリセル１００に書き込むことにより行われる。例として、メモリセル１００の記憶データを“１０”→“１１”→“０１”→“００”→“１１”→“１０”の順に書き換える場合のシーケンスを図５に示す。
【００４３】
なお、以上の説明は、１つのメモリセルに４値（即ち、２ビット）のデータを記憶させる場合であるが、４値以上のデータを記憶させる場合でも、同様にしてデータの書き換えを行うことができる。
【００４４】
図６に、本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリの主要部の構成ブロック図を示す。
【００４５】
図示の如く、本実施形態の浮遊ゲート型フラッシュメモリは、メモリセルアレイ１、列デコーダ２、行デコーダ３、アドレスバッファ５、読み出し回路６（検出手段）、プログラム制御回路８及び高電圧発生回路７を含む。
【００４６】
メモリセルアレイ１は、図２に示すメモリセル１００がマトリクス状に配列されたものである。高電圧発生回路５７は、図３のメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生する。行デコーダ５３は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のワード線１１１を選択し、選択したワード線１１１に高電圧発生回路５７からの電圧を印加する。列デコーダ５２は、アドレスバッファ５５を介して入力されるアドレス入力に従ってメモリセルアレイ５１のビット線１０５を選択し、選択したビット線１０５に高電圧発生回路５７からの電圧を印加する。また、各メモリセル１００のソース線１０６にも、高電圧発生回路５７から電圧が印加される。
【００４７】
読み出し回路６は、メモリセルアレイ１内の選択されたメモリセル１００の記憶データを読み出し、読み出しモード時には、その読み出した記憶データを読み出し出力として外部に出力し、書き換えモード時には、読み出した記憶データをプログラム制御回路８に供給する。
【００４８】
プログラム制御回路８は、書き換えモード時に、読み出し回路６から供給された記憶データと外部から供給される書き込みデータとを比較し、その比較結果に応じて高電圧発生回路７を制御し、選択されたメモリセル１００のビット線１０５、ソース線１０６及びワード線１１１に夫々印加する電圧を発生させる。
【００４９】
高電圧発生回路７は、プログラム制御回路８の制御に基づいて、前述した電圧を発生し、列デコーダ２、行デコーダ３及びメモリセルアレイ１のビット線１０５に夫々供給する。
【００５０】
なお、行デコーダ３は、高電圧発生回路７の出力信号に応じて、選択されたワード線１１１を接地したりもする。また、列デコーダ２は、高電圧発生回路７の出力信号に応じて、選択されたビット線１０５を開放したりもする。更に、高電圧発生回路７は、プログラム制御回路８の制御に基づいて、各メモリセル１００のソース線１０６を開放したりもする。
【００５１】
次に、本実施形態のフラッシュメモリの書き換え動作を、図７に示すフローチャートを参照して説明する。なお、各メモリセル１００には、“００”〜“１１”の４値（２ビット）のデータが記憶されるものとする。
【００５２】
書き込みデータがプログラム制御回路８に外部から入力されると（ステップＳ１）、プログラム制御回路８では、その書き込みデータが“００”か否かの判定が行われる（ステップＳ２）。そして、書き込みデータが“００”の場合には、データの書き換えを行うメモリセル１００に記憶されているデータの内容にかかわらず、そのメモリセル１００に記憶されているデータの消去動作が行われる（ステップＳ３）。この消去動作は、既述した第１の実施の形態の場合と同様にして行われる。即ち、プログラム制御回路８は、高電圧発生回路７を制御して、データの書き換えを行うメモリセル１００のワード線１１１（制御ゲート１１０）を行デコーダ３を介して接地し、ビット線１０５を列デコーダ２を介して開放し、ソース線１０６に高電圧（１２Ｖ）のパルスを印加させる。これにより、データの書き換えを行うメモリセル１００の浮遊ゲート１０８からＦＮトンネリングにより電荷を引き抜き、このメモリセル１００を電気的消去レベル（“００”）にする。
【００５３】
ステップＳ２において、書き込みデータが“００”以外の場合には、データの書き換えを行うメモリセル１００に記憶されている記憶データが読み出し回路６により読み出される（ステップＳ４）。この読み出された記憶データは、読み出し回路６からプログラム制御回路８に送られた後、プログラム制御回路８で書き込みデータと比較される（ステップＳ５）。この比較の結果、記憶データと書き込みデータとが同じ場合（即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態が同じになる場合）には、書き込み動作を行う必要が無いので、処理が終了される（ステップＳ６）。
【００５４】
一方、ステップＳ５における比較の結果、記憶データと書き込みデータとが異なる場合（即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態が異なる場合）には、プログラム制御回路８は、その比較結果に基づき、データの書き換えを行うメモリセル１００のソース（ソース線１０６）、ドレイン（ビット線１０５）及び制御ゲート１１０（ワード線１１１）に夫々印加する電圧（接地及び開放を含む）の組み合わせを決定する（ステップＳ７）。この電圧の組み合わせは、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“００”→“０１”、“００”→“１０”、“００”→“１１”、“０１”→“１０”、“０１”→“１１”、“１０”→“０１”、“１０”→“１１”、“１１”→“０１”及び“１１”→“１０”に対応して９通りある。
【００５５】
これら９通りの電圧の組み合わせのうち、書き込みデータが記憶データよりも大きくなる場合、即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“００”→“０１”、“００”→“１０”、“００”→“１１”、“０１”→“１０”、“０１”→“１１”及び“１０”→“１１”に対応した６通りの場合には、データの書き換えを行うメモリセル１００の浮遊ゲート１０８に、これら６通りの夫々に対応した量の電荷を注入して、そのメモリセル１００のしきい値電圧を所定量だけ上昇させるという書き換え動作が行われる（ステップＳ８）。
【００５６】
この書き換え動作は、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に電圧が１０〜１５Ｖ程度でパルス幅が１０〜１００ｍｓｅｃのパルス電圧を高電圧発生回路７により印加させるとともに、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に、下記〔表１〕に示す電圧を高電圧発生回路７により印加させることにより行われる。
【００５７】
【表１】

【００５８】
なお、〔表１〕に示したビット線１０５への印加電圧は、浮遊ゲート１０８がデータ書き換え前に蓄積している電荷量とデータ書き換え後に蓄積すべき電荷量との差の電荷量から決定される電圧である。
【００５９】
また、別の例として、上述した書き換え動作を、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に高電圧発生回路７により０Ｖの電圧を印加し、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に下記〔表２〕に示す電圧値で且つパルス幅が１０ｍｓｅｃのパルス電圧を高電圧発生回路７により印加させることにより行っても良い。
【００６０】
【表２】

【００６１】
更に、別の例として、上述した書き換え動作を、データの書き換えを行うメモリセル１００のソース線１０６を高電圧発生回路７により開放させ、そのメモリセル１００のドレイン１０２に接続されているビット線１０５に高電圧発生回路７により０Ｖの電圧を印加し、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に電圧値が１２Ｖで且つ下記〔表３〕に示すパルス幅のパルス電圧を高電圧発生回路７により印加させることにより行っても良い。
【００６２】
【表３】

【００６３】
一方、上述した９通りの組み合わせのうち、書き込みデータが記憶データよりも小さくなる場合、即ち、データの書き換えを行うメモリセル１００の書き換え前後の記憶状態の組み合わせ“１０”→“０１”、“１１”→“０１”及び“１１”→“１０”に対応した３通りの場合には、データの書き換えを行うメモリセル１００の浮遊ゲート１０８から、これら３通りの夫々に対応した量の電荷を抜き取って、そのメモリセル１００のしきい値電圧を所定量だけ下降させるという書き換え動作が行われる（ステップＳ８）。
【００６４】
この書き換え動作は、消去動作の変形であり、データの書き換えを行うメモリセル１００のドレイン１０２に接続されているビット線１０５を高電圧発生回路７により開放させ、そのメモリセル１００の制御ゲート１１０に接続されているワード線１１１に、下記〔表４〕に示す電圧を高電圧発生回路７により印加させるとともに、そのメモリセル１００のソース線１０６に電圧値が１２Ｖでパルス幅が１００ｍｓｅｃの高電圧のパルスを高電圧発生回路７により印加させることにより行われる。
【００６５】
【表４】

【００６６】
プログラム制御回路８は、上述した６種類＋３種類＝９種類の電圧の組み合わせから該当するものを選択し、高電圧発生回路７を制御して、必要な電圧を発生させる。そして、その電圧を用いて、前述したようなメモリセルの書き込み処理を行う。上述の９種類の電圧の組み合わせのデータは、例えば、テーブルとして、同一チップ内に形成されたマスクＲＯＭのような比較的簡単なメモリ（不図示）内に格納されている。
【００６７】
図８に、図５で説明したと同じ“１０”→“１１”→“０１”→“００”→“１１”→“１０”の書き換えの本実施形態によるシーケンスを示すが、本実施形態では、“００”に書き換える時以外、“００”への消去は行わず、前のデータから直接次のデータに書き換える。従って、図５に示した方式では、前のデータを“００”に消去する時と次のデータを書き込む時の両方で、図２に示すメモリセル１００のトンネル絶縁膜１０７を電流が通過し、その結果、トンネル絶縁膜１０７を通過する電流量が多くなるのに対し、本実施形態の方式では、前のデータから次のデータに書き換えるに必要な量の電流しかトンネル絶縁膜１０７を通過しない。このため、本実施形態の方式では、トンネル絶縁膜１０７の劣化を格段に低減することができ、ひいては、書き換え回数を大幅に向上させることができる。
【００６８】
以上、本発明を好ましい実施の形態に従い説明したが、本発明は上述の各実施の形態に限定されるものではない。例えば、上述の各実施の形態では、各メモリセルに４値（２ビット）のデータを記憶させたが、各メモリセルに３値若しくは５値以上のデータを記憶させる場合にも本発明は適用が可能である。
【００６９】
また、上述の各実施の形態では、各メモリセル１００の電荷蓄積層が浮遊ゲート１０８の場合を説明したが、図９に示すように、電荷蓄積層がシリコン酸化膜３０４とシリコン窒化膜３０５との界面であるＭＮＯＳ構造のメモリセル３００を有する多値レベル不揮発性半導体記憶装置にも本発明は適用が可能である。なお、図９に示すように、ＭＮＯＳ構造のメモリセル３００は、ｐ型シリコン基板３０１と、ｐ型シリコン基板３０１内に夫々形成されたｎ型不純物拡散層３０２（ソース）及びｎ型不純物拡散層３０３（ドレイン）と、ｎ型不純物拡散層３０２とｎ型不純物拡散層３０３との間のチャネル領域の部分のｐ型シリコン基板３０１表面上に形成されたシリコン酸化膜３０４と、シリコン酸化膜３０４上に形成されたシリコン窒化膜３０５と、シリコン窒化膜３０５上に形成された制御ゲート３０６とを備える。
【００７０】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその書き換え方法では、書き換えるべきメモリセルに記憶されている記憶データを検出し、その検出した記憶データとメモリセルへの書き込みデータとを比較し、その比較結果に基づいてメモリセルのソース、ドレイン及び制御ゲートに夫々印加する電圧を決定し、それらの電圧を用いてメモリセルの書き換えを行うことにより、書き換えの度にメモリセルの記憶データを消去する必要がなくなる。そして、その結果、トンネル絶縁膜等を通過する電流量を必要最小限に抑えることができ、トンネル絶縁膜等の劣化を抑えることができるため、書き換え回数の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリの構成を示すブロック図である。
【図２】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのメモリセルの構造を示す概略断面図である。
【図３】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのメモリセルの結線状態を示す等価回路図である。
【図４】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えの処理手順を示すフローチャートである。
【図５】本発明の第１の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えのシーケンスの一例を示すグラフである。
【図６】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリの構成を示すブロック図である。
【図７】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えの処理手順を示すフローチャートである。
【図８】本発明の第２の実施の形態による浮遊ゲート型フラッシュメモリのデータ書き換えのシーケンスの一例を示すグラフである。
【図９】ＭＮＯＳ構造のメモリセルを示す概略断面図である。
【符号の説明】
１、５１メモリセルアレイ
２、５２列デコーダ
３、５３行デコーダ
５、５５アドレスバッファ
６、５６読み出し回路
７、５７高電圧発生回路
８、５８プログラム制御回路
１００メモリセル
１０１ｐ型シリコン基板
１０２ドレイン
１０３ソース
１０４チャネル領域
１０５ビット線
１０６ソース線
１０７トンネル絶縁膜
１０８浮遊ゲート
１０９層間絶縁膜
１１０制御ゲート
１１１ワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device and a rewriting method thereof, and more particularly to a multi-level nonvolatile semiconductor memory device in which data of three or more values is stored in one memory cell and a rewriting method thereof.
[0002]
[Prior art]
One memory cell to increase the storage capacity of nonvolatile semiconductor memory devices such as EEPROM (Electrically Erasable and Programmable Read Only Memory) that can be electrically rewritten and erased and flash memory that can be electrically erased collectively A so-called multi-value level method has been proposed in which data of three or more values is stored in the book (Preliminary Proceedings of the 53rd JSAP Conference on Applied Physics, p.653).
[0003]
[Problems to be solved by the invention]
However, only the data storage method of such a multi-level nonvolatile semiconductor memory device has been proposed in the above lecture proceedings, and no method for rewriting stored data has been proposed.
[0004]
SUMMARY OF THE INVENTION An object of the present invention is to provide a multi-level nonvolatile semiconductor memory device capable of accurate data rewriting and a rewriting method thereof.
[0005]
Another object of the present invention is to provide a multi-level nonvolatile semiconductor memory device capable of improving the number of rewrites and a rewrite method thereof.
[0006]
[Means for Solving the Problems]
The nonvolatile semiconductor memory device of the present invention includes a charge storage layer provided between a control gate and a semiconductor substrate, a source and a drain formed in the semiconductor substrate, and an amount corresponding to a data value A non-volatile semiconductor memory device comprising a memory cell for storing three or more values of data by accumulating the charge in the charge storage layer, the detection means for detecting the storage data of the memory cell, and the detection means Comparing the storage data detected by the write data to the memory cell to obtain a difference between the storage data and the write data, and according to the difference obtained by the comparison means, A data rewrite unit that rewrites data in the memory cell by applying predetermined voltages to the source, the drain, and the control gate of the memory cell, respectively. With the door.
[0007]
According to another aspect of the present invention, a nonvolatile semiconductor memory device includes a charge storage layer provided between a control gate and a semiconductor substrate, a source and a drain formed in the semiconductor substrate, and a data A non-volatile semiconductor memory device comprising a memory cell that stores data of three or more values by accumulating an amount of electric charge according to the value in the charge accumulating layer, and stored data stored in the memory cell A table storing a table showing combinations of voltages applied to the source, the drain and the control gate of the memory cell when the data of the memory cell is rewritten for each combination of data written to the memory cell Storage means, detection means for detecting data stored in the memory cell, and the table stored in the table storage means Referring to, by selecting a combination of voltages according to the storage data and the write data detected by the detection means, by applying the selected voltage to the source, the drain and the control gate, respectively. Data rewriting means for rewriting data in the memory cell.
[0008]
In one embodiment of the present invention, the charge storage layer is an oxide nitride film interface.
[0009]
In one aspect of the present invention, the data rewriting means includes changing means for changing the voltage application time.
[0010]
In one aspect of the present invention, the changing unit changes a voltage application time applied to the control gate.
[0011]
In one aspect of the present invention, the detection means includes means for measuring the amount of charge accumulated in the charge accumulation layer.
[0012]
In one embodiment of the present invention, when three or more values of data are arranged in a staircase pattern, the value of the voltage applied to the control gate electrode is the same in order to increase one step of the data step.
[0013]
The non-volatile semiconductor memory device rewriting method of the present invention includes a charge storage layer provided between a control gate and a semiconductor substrate, a source and a drain formed in the semiconductor substrate, A method of rewriting a nonvolatile semiconductor memory device having a memory cell that stores data of three or more values by accumulating an amount of charge corresponding to a value in the charge accumulation layer, wherein the data stored in the memory cell is detected Obtaining the difference between the storage data and the write data by comparing the storage data detected in the detection step with the write data to the memory cell, and obtaining in the comparison step The voltage applied to the source, the drain, and the control gate of the memory cell is determined according to the difference, respectively. It said voltage the source, by respectively applied to the drain and the control gate, and a rewriting step of rewriting the data of the memory cell.
[0014]
A non-volatile semiconductor memory device rewriting method according to another aspect of the present invention includes a charge storage layer provided between a control gate and a semiconductor substrate, and a source and a drain formed in the semiconductor substrate. A method of rewriting a non-volatile semiconductor memory device having a memory cell that stores data of three or more values by accumulating an amount of charge corresponding to a value of data in the charge storage layer, A combination of voltages applied to the source, the drain, and the control gate of the memory cell for each combination of the detection step of detecting the storage data and the storage data of the memory cell and the write data to be written to the memory cell is shown. With reference to the table, a set of voltages according to the stored data and the write data detected in the detection step Combined with the selection decision, it determined the voltage the source, by respectively applied to the drain and the control gate, and a rewriting step of rewriting the data of the memory cell.
[0015]
In one embodiment of the present invention, the charge storage layer is an oxide nitride film interface.
[0016]
In one aspect of the present invention, the rewriting step includes a changing step of changing the determined application time of the voltage.
[0017]
In one aspect of the present invention, the changing step changes an application time of the voltage applied to the control gate.
[0018]
In one aspect of the present invention, the detection step includes a measurement step of measuring the amount of charge accumulated in the charge accumulation layer.
[0019]
In one embodiment of the present invention, when three or more values of data are arranged in a staircase pattern, the value of the voltage applied to the control gate electrode is the same in order to increase one step of the data step.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described according to preferred embodiments.
[0025]
FIG. 1 shows a block diagram of the main part of the floating gate type flash memory according to the first embodiment of the present invention.
[0026]
As shown in the figure, the floating gate type flash memory of this embodiment includes a memory cell array 51, a column decoder 52, a row decoder 53, an address buffer 55, a read circuit 56, a program control circuit 58, and a high voltage generation circuit 57.
[0027]
The memory cell array 51 includes the memory cells 100 shown in FIG. 2 arranged in a matrix. As shown in FIG. 2, in each memory cell 100, a drain 102 and a source 103 made of an n-type impurity diffusion layer are formed in the surface region of a p-type silicon substrate 101, and a channel region 104 is formed between them. . A bit line 105 is connected to the drain 102, and a source line 106 is connected to the source 103. On the channel region 104, SiO having a thickness of about 10 nm is formed. ₂ A tunnel insulating film 107 made of a film is formed, and a floating gate 108 made of low-resistance polysilicon, an interlayer insulating film 109, and a control gate 110 made of low-resistance polysilicon are sequentially formed thereon.
[0028]
FIG. 3 is a connection diagram of the memory cell 100 of FIG. In FIG. 3, reference numeral 111 denotes a word line, and the other symbols correspond to those in FIG.
[0029]
The high voltage generation circuit 57 in FIG. 1 generates voltages to be applied to the bit line 105, the source line 106, and the word line 111 of the memory cell 100 in FIG. The row decoder 53 selects the word line 111 of the memory cell array 51 in accordance with the address input inputted via the address buffer 55 and applies the voltage from the high voltage generation circuit 57 to the selected word line 111. The column decoder 52 selects the bit line 105 of the memory cell array 51 according to the address input input via the address buffer 55 and applies the voltage from the high voltage generation circuit 57 to the selected bit line 105. A voltage is also applied from the high voltage generation circuit 57 to the source line 106 of each memory cell 100. The read circuit 56 reads the data stored in the selected memory cell 100 in the memory cell array 51 and outputs it to the outside in the read mode. The program control circuit 58 controls the high voltage generation circuit 57 in the rewrite mode to generate voltages to be applied to the bit line 105, the source line 106, and the word line 111 of the selected memory cell 100, respectively. The high voltage generation circuit 57 generates the above-described voltage based on the control of the program control circuit 58 and supplies it to the column decoder 52, the row decoder 53, and the bit line 105 of the memory cell array 51.
[0030]
Note that the row decoder 53 also grounds the selected word line 111 according to the output signal of the high voltage generation circuit 57. In addition, the column decoder 52 opens the selected bit line 105 according to the output signal of the high voltage generation circuit 57. Further, the high voltage generation circuit 57 opens the source line 106 of each memory cell 100 based on the control of the program control circuit 58.
[0031]
Next, a method of writing quaternary data “00” to “11” in the memory cell 100 shown in FIG. 2 and a method of reading quaternary data stored in the memory cell 100 will be described.
[0032]
For example, when data “11” is written to the memory cell 100, a signal corresponding to the write data “11” is input to the program control circuit 58 from the outside. The program control circuit 58 controls the high voltage generation circuit 57 to ground the bit line 105 and open the source line 106 of the memory cell 100, and to the control gate 110 of the memory cell 100 via the word line 111. A pulse voltage of about 15V is applied. As a result, a potential is induced in the floating gate 108 of the memory cell 100, and the floating gate 108 is generated from the silicon substrate 101 near the drain 102 by Fowler-Nordheim (FN) tunneling according to the potential difference between the floating gate 108 and the drain 102. A predetermined amount of charge is injected into the. As a result, the threshold voltage of the memory cell 100 rises to about 7 V, for example, and data “11” is written into the memory cell 100.
[0033]
On the other hand, when data “10” is written in the memory cell 100, the program control circuit 58 controls the high voltage generation circuit 57 to apply a voltage of 1 V to the bit line 105 of the memory cell 100. The source line 106 is opened, and a pulse voltage of about 10 to 15 V is applied to the control gate 110 of the memory cell 100 via the word line 111. As a result, the threshold voltage of the memory cell 100 becomes 5 V, for example, and data “10” is written into the memory cell 100.
[0034]
When writing data “01” to the memory cell 100, the program control circuit 58 controls the high voltage generation circuit 57 to apply a voltage of 2V to the bit line 105 of the memory cell 100. The source line 106 is opened, and a pulse voltage of about 10 to 15 V is applied to the control gate 110 of the memory cell 100 via the word line 111. As a result, the threshold voltage of the memory cell 100 becomes 3 V, for example, and data “01” is written into the memory cell 100.
[0035]
Further, when data “00” is written in the memory cell 100, the program control circuit 58 controls the high voltage generation circuit 57 to apply a voltage of 3V to the bit line 105 of the memory cell 100. The source line 106 is opened, and a pulse voltage of about 10 to 15 V is applied to the control gate 110 of the memory cell 100 via the word line 111. As a result, the threshold voltage of the memory cell 100 becomes 1 V, for example, and data “00” is written into the memory cell 100.
[0036]
When reading the data stored in the memory cell 100 as described above, the program control circuit 58 controls the high voltage generation circuit 57 to apply a voltage of 1 V to the bit line 105 of the memory cell 100, The source line 106 of the memory cell 100 is grounded, and voltages of 2V, 4V, and 6V are sequentially applied to the control gate 110 of the memory cell 100 via the word line 111. When a voltage of 2V is applied to the control gate 110 and a current flows between the source 103 and the drain 102, the read circuit 56 determines that the threshold voltage of the memory cell 100 at this time is 1V. , “00” data is output. Further, no current flows between the source 103 and the drain 102 when a voltage of 2 V is applied to the control gate 110, but no current flows between the source 103 and the drain 102 when a voltage of 4 V is applied to the control gate 110. In this case, the read circuit 56 determines that the threshold voltage of the memory cell 100 at this time is 3 V, and outputs data “01”. Further, no current flows between the source 103 and the drain 102 when the voltages of 2V and 4V are applied to the control gate 110, but between the source 103 and the drain 102 when a voltage of 6V is applied to the control gate 110. When a current flows through the read circuit 56, the read circuit 56 determines that the threshold voltage of the memory cell 100 at this time is 5 V, and outputs data of “10”. Further, if a current does not flow between the source 103 and the drain 102 even when a voltage of 6 V is applied to the control gate 110, the read circuit 56 sets the threshold voltage of the memory cell 100 at this time to 7 V. And “11” data is output.
[0037]
Next, a method for erasing data stored in the memory cell 100 will be described.
[0038]
When erasing the data stored in the memory cell 100, the program control circuit 58 controls the high voltage generation circuit 57 to release the bit line 105 of the memory cell 100 and the source line 106 of the memory cell 100. A high voltage (12 V) pulse voltage is applied to the memory cell 100 and the control gate 110 of the memory cell 100 is grounded via the word line 111. As a result, charges are extracted from the floating gate 108 of the memory cell 100 by FN tunneling, and the memory cell 100 is stored in the memory cell 100 by being brought to the electrical erasure level (memory state of data “00”). Data is erased. This erase operation is completed in substantially the same time regardless of the data storage state of the memory cell 100.
[0039]
The subsequent writing of the data “00” is performed by the above-described erasing operation (the above-described writing operation of the data “00” is normally performed from the ultraviolet erasing level at the time of product shipment or after ultraviolet erasing. It is executed when the memory state is set to.)
[0040]
Next, a method for rewriting data stored in the memory cell 100 will be described with reference to a flowchart shown in FIG.
[0041]
As an example, a case where data “10” stored in the memory cell 100 is rewritten to data “11” will be described. When write data “11” is input to the program control circuit 58 (step S11), program control is performed. The circuit 58 once erases the data “10” stored in the memory cell 100 by the above-described erasing method (step S12). Thereafter, the program control circuit 58 controls the high voltage generation circuit 57 to select a combination of voltages corresponding to the write data “11” (step S13). That is, the bit line 105 is grounded, the source line 106 of the memory cell 100 is opened, and a pulse voltage of about 10 to 15 V is applied to the control gate 110 of the memory cell 100 via the word line 111. As a result, as described in the write operation, data “11” is written into the memory cell 100 (step S14).
[0042]
As described above, in this embodiment, the data stored in the memory cell 100 is rewritten by erasing the data stored in the memory cell 100 and then writing the write data into the memory cell 100. As an example, FIG. 5 shows a sequence for rewriting data stored in the memory cell 100 in the order of “10” → “11” → “01” → “00” → “11” → “10”.
[0043]
Note that the above description is a case where four-value (that is, two bits) data is stored in one memory cell. However, even in the case where four-value or more data is stored, data is rewritten in the same manner. Can do.
[0044]
FIG. 6 shows a block diagram of the main part of the floating gate type flash memory according to the second embodiment of the present invention.
[0045]
As shown in the figure, the floating gate type flash memory of this embodiment includes a memory cell array 1, a column decoder 2, a row decoder 3, an address buffer 5, a read circuit 6 (detection means), a program control circuit 8, and a high voltage generation circuit 7. Including.
[0046]
The memory cell array 1 has memory cells 100 shown in FIG. 2 arranged in a matrix. The high voltage generation circuit 57 generates voltages to be applied to the bit line 105, the source line 106, and the word line 111 of the memory cell 100 of FIG. The row decoder 53 selects the word line 111 of the memory cell array 51 in accordance with the address input inputted via the address buffer 55 and applies the voltage from the high voltage generation circuit 57 to the selected word line 111. The column decoder 52 selects the bit line 105 of the memory cell array 51 according to the address input input via the address buffer 55 and applies the voltage from the high voltage generation circuit 57 to the selected bit line 105. A voltage is also applied from the high voltage generation circuit 57 to the source line 106 of each memory cell 100.
[0047]
The read circuit 6 reads the storage data of the selected memory cell 100 in the memory cell array 1, outputs the read storage data to the outside as a read output in the read mode, and programs the read storage data in the rewrite mode. This is supplied to the control circuit 8.
[0048]
In the rewrite mode, the program control circuit 8 compares the storage data supplied from the read circuit 6 with the write data supplied from the outside, controls the high voltage generation circuit 7 according to the comparison result, and is selected. Voltages to be applied to the bit line 105, the source line 106, and the word line 111 of the memory cell 100 are generated.
[0049]
The high voltage generation circuit 7 generates the voltage described above under the control of the program control circuit 8 and supplies it to the column decoder 2, the row decoder 3 and the bit line 105 of the memory cell array 1.
[0050]
Note that the row decoder 3 also grounds the selected word line 111 according to the output signal of the high voltage generation circuit 7. In addition, the column decoder 2 opens the selected bit line 105 according to the output signal of the high voltage generation circuit 7. Further, the high voltage generation circuit 7 opens the source line 106 of each memory cell 100 under the control of the program control circuit 8.
[0051]
Next, the rewriting operation of the flash memory of this embodiment will be described with reference to the flowchart shown in FIG. Each memory cell 100 is assumed to store four-value (2 bits) data “00” to “11”.
[0052]
When write data is externally input to the program control circuit 8 (step S1), the program control circuit 8 determines whether the write data is “00” (step S2). When the write data is “00”, the erase operation of the data stored in the memory cell 100 is performed regardless of the content of the data stored in the memory cell 100 where the data is rewritten ( Step S3). This erase operation is performed in the same manner as in the first embodiment described above. That is, the program control circuit 8 controls the high voltage generation circuit 7 to ground the word line 111 (control gate 110) of the memory cell 100 for rewriting data through the row decoder 3, and to connect the bit line 105 to the column. It is opened via the decoder 2 and a high voltage (12 V) pulse is applied to the source line 106. As a result, charges are extracted from the floating gate 108 of the memory cell 100 to which data is rewritten by FN tunneling, and the memory cell 100 is brought to the electrical erasure level (“00”).
[0053]
In step S2, when the write data is other than “00”, the storage data stored in the memory cell 100 to which data is rewritten is read by the read circuit 6 (step S4). The read storage data is sent from the read circuit 6 to the program control circuit 8, and then compared with the write data by the program control circuit 8 (step S5). As a result of this comparison, when the stored data and the write data are the same (that is, when the memory state before and after rewriting of the memory cell 100 to which data is rewritten is the same), there is no need to perform a write operation. Is terminated (step S6).
[0054]
On the other hand, as a result of the comparison in step S5, when the stored data and the write data are different (that is, when the memory state before and after rewriting of the memory cell 100 to which data is rewritten is different), the program control circuit 8 performs the comparison. Based on the result, a combination of voltages (including ground and open) applied to the source (source line 106), drain (bit line 105), and control gate 110 (word line 111) of the memory cell 100 to which data is rewritten. Determine (step S7). This combination of voltages is a combination of storage states “00” → “01”, “00” → “10”, “00” → “11”, “01” → “01” There are 9 types corresponding to “10”, “01” → “11”, “10” → “01”, “10” → “11”, “11” → “01” and “11” → “10”. .
[0055]
Of these nine combinations of voltages, when the write data is larger than the storage data, that is, the combination of storage states “00” → “01”, “00” before and after the rewrite of the memory cell 100 to which data is rewritten. → In the case of 6 types corresponding to “10”, “00” → “11”, “01” → “10”, “01” → “11” and “10” → “11”, the data is rewritten. A rewrite operation is performed in which a charge corresponding to each of these six patterns is injected into the floating gate 108 of the memory cell 100 to be performed, and the threshold voltage of the memory cell 100 is increased by a predetermined amount (step S8). ).
[0056]
In this rewriting operation, the source line 106 of the memory cell 100 for rewriting data is opened by the high voltage generation circuit 7, and a voltage of about 10 to 15 V is applied to the word line 111 connected to the control gate 110 of the memory cell 100. Then, a pulse voltage having a pulse width of 10 to 100 msec is applied by the high voltage generation circuit 7, and the voltage shown in the following [Table 1] is generated on the bit line 105 connected to the drain 102 of the memory cell 100. This is performed by applying the voltage by the circuit 7.
[0057]
[Table 1]

[0058]
Note that the voltage applied to the bit line 105 shown in [Table 1] is determined from the charge amount of the difference between the charge amount accumulated before the data rewrite by the floating gate 108 and the charge amount to be accumulated after the data rewrite. Voltage.
[0059]
As another example, in the above-described rewrite operation, the source line 106 of the memory cell 100 for rewriting data is opened by the high voltage generation circuit 7 and the bit line 105 connected to the drain 102 of the memory cell 100 is used. A voltage of 0 V is applied to the word line 111 connected to the control gate 110 of the memory cell 100 and a pulse voltage having a voltage value shown in the following [Table 2] and a pulse width of 10 msec is applied to the high voltage generating circuit 7. Alternatively, the high voltage generation circuit 7 may apply the voltage.
[0060]
[Table 2]

[0061]
Furthermore, as another example, the above-described rewrite operation is performed by opening the source line 106 of the memory cell 100 for rewriting data by the high voltage generation circuit 7 and connecting the bit line 105 connected to the drain 102 of the memory cell 100. A high voltage generation circuit 7 applies a voltage of 0V, and a voltage value of 12V is applied to the word line 111 connected to the control gate 110 of the memory cell 100 and a pulse voltage having the pulse width shown in Table 3 below. Alternatively, the high voltage generation circuit 7 may apply the voltage.
[0062]
[Table 3]

[0063]
On the other hand, among the above-described nine combinations, when the write data is smaller than the storage data, that is, combinations of storage states “10” → “01”, “11” before and after rewriting of the memory cell 100 that performs data rewriting. In the three cases corresponding to “→“ 01 ”and“ 11 ”→“ 10 ”, the charge corresponding to each of these three types is extracted from the floating gate 108 of the memory cell 100 to which data is rewritten. Then, a rewrite operation is performed to lower the threshold voltage of the memory cell 100 by a predetermined amount (step S8).
[0064]
This rewriting operation is a modification of the erasing operation, and the bit line 105 connected to the drain 102 of the memory cell 100 to which data is rewritten is opened by the high voltage generation circuit 7, and the control gate 110 of the memory cell 100 is connected. The voltage shown in the following [Table 4] is applied to the connected word line 111 by the high voltage generation circuit 7, and a high voltage of 12 V and a pulse width of 100 msec is applied to the source line 106 of the memory cell 100. This is done by applying a pulse by the high voltage generation circuit 7.
[0065]
[Table 4]

[0066]
The program control circuit 8 selects a corresponding one from the above-mentioned 6 types + 3 types = 9 types of voltage combinations, and controls the high voltage generation circuit 7 to generate a necessary voltage. Then, using the voltage, the memory cell writing process as described above is performed. The above-mentioned nine types of voltage combination data are stored as a table in a relatively simple memory (not shown) such as a mask ROM formed in the same chip.
[0067]
FIG. 8 shows the same rewrite sequence of “10” → “11” → “01” → “00” → “11” → “10” according to this embodiment as described in FIG. , Except for rewriting to “00”, erasure to “00” is not performed, and the previous data is directly rewritten to the next data. Therefore, in the method shown in FIG. 5, the current passes through the tunnel insulating film 107 of the memory cell 100 shown in FIG. 2 both when the previous data is erased to “00” and when the next data is written. As a result, while the amount of current passing through the tunnel insulating film 107 increases, in the method of the present embodiment, only a current necessary for rewriting from the previous data to the next data passes through the tunnel insulating film 107. For this reason, in the system of this embodiment, the deterioration of the tunnel insulating film 107 can be remarkably reduced, and as a result, the number of rewrites can be greatly improved.
[0068]
Although the present invention has been described according to the preferred embodiments, the present invention is not limited to the above-described embodiments. For example, in each of the embodiments described above, 4-level (2-bit) data is stored in each memory cell. However, the present invention is also applied to the case where 3-level or 5-level or higher data is stored in each memory cell. Is possible.
[0069]
In each of the above-described embodiments, the case where the charge storage layer of each memory cell 100 is the floating gate 108 has been described. However, as shown in FIG. 9, the charge storage layer includes the silicon oxide film 304, the silicon nitride film 305, The present invention can also be applied to a multi-level nonvolatile semiconductor memory device having a memory cell 300 of MNOS structure which is the interface of the above. As shown in FIG. 9, a memory cell 300 having an MNOS structure includes a p-type silicon substrate 301, an n-type impurity diffusion layer 302 (source) and an n-type impurity diffusion layer formed in the p-type silicon substrate 301, respectively. 303 (drain), a silicon oxide film 304 formed on the surface of the p-type silicon substrate 301 in the channel region between the n-type impurity diffusion layer 302 and the n-type impurity diffusion layer 303, and the silicon oxide film 304 And a control gate 306 formed on the silicon nitride film 305.
[0070]
【The invention's effect】
In the nonvolatile semiconductor memory device and the rewriting method thereof according to the present invention, the storage data stored in the memory cell to be rewritten is detected, the detected storage data is compared with the write data to the memory cell, and the comparison result is obtained. Based on this, the voltages applied to the source, drain and control gate of the memory cell are determined, and the memory cell is rewritten using these voltages, thereby eliminating the need to erase the stored data in the memory cell each time the memory cell is rewritten. . As a result, the amount of current passing through the tunnel insulating film or the like can be minimized, and deterioration of the tunnel insulating film or the like can be suppressed, so that the number of rewrites can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a floating gate type flash memory according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view showing a structure of a memory cell of the floating gate type flash memory according to the first embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram showing a connection state of memory cells of the floating gate type flash memory according to the first embodiment of the invention.
FIG. 4 is a flowchart showing a data rewrite processing procedure of the floating gate type flash memory according to the first embodiment of the present invention;
FIG. 5 is a graph showing an example of a data rewrite sequence of the floating gate flash memory according to the first embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a floating gate type flash memory according to a second embodiment of the present invention.
FIG. 7 is a flowchart showing a data rewrite processing procedure of the floating gate type flash memory according to the second embodiment of the present invention;
FIG. 8 is a graph showing an example of a data rewrite sequence of the floating gate flash memory according to the second embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view showing a memory cell having an MNOS structure.
[Explanation of symbols]
1, 51 Memory cell array
2,52 column decoder
3, 53 line decoder
5, 55 Address buffer
6, 56 readout circuit
7, 57 High voltage generator
8, 58 Program control circuit
100 memory cells
101 p-type silicon substrate
102 drain
103 sources
104 channel region
105 bit line
106 Source line
107 Tunnel insulating film
108 floating gate
109 Interlayer insulation film
110 Control gate
111 word lines

Claims

制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、
前記メモリセルの記憶データを検出する検出手段と、
前記検出手段により検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較手段と、
前記比較手段により得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々所定の電圧を印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有することを特徴とする不揮発性半導体記憶装置。A charge storage layer provided between the control gate and the semiconductor substrate, and a source and a drain formed in the semiconductor substrate, and stores an amount of charge corresponding to a data value in the charge storage layer. A non-volatile semiconductor memory device comprising a memory cell for storing data of three values or more,
Detecting means for detecting data stored in the memory cell;
Comparison means for comparing the storage data detected by the detection means with write data to the memory cell to obtain a difference between the storage data and the write data;
Data rewriting means for rewriting data in the memory cell by applying predetermined voltages to the source, drain and control gate of the memory cell according to the difference obtained by the comparing means. A non-volatile semiconductor memory device.

制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置であって、
前記メモリセルに記憶されている記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルのデータを書き換える場合に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルが格納されたテーブル格納手段と、
前記メモリセルの記憶データを検出する検出手段と、
前記テーブル格納手段に格納された前記テーブルを参照して、前記検出手段により検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択し、選択した前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換えるデータ書き換え手段とを有することを特徴とする不揮発性半導体記憶装置。A charge storage layer provided between the control gate and the semiconductor substrate, and a source and a drain formed in the semiconductor substrate, and stores an amount of charge corresponding to a data value in the charge storage layer. A non-volatile semiconductor memory device comprising a memory cell for storing data of three values or more,
Voltage applied to each of the source, drain, and control gate of the memory cell when data in the memory cell is rewritten for each combination of storage data stored in the memory cell and write data to be written to the memory cell A table storage means for storing a table indicating a combination of
Detecting means for detecting data stored in the memory cell;
With reference to the table stored in the table storage means, a combination of voltages corresponding to the stored data and the write data detected by the detection means is selected, and the selected voltage is selected as the source, the drain And a data rewriting means for rewriting the data of the memory cell by applying each to the control gate.

前記電荷蓄積層が酸化膜窒化膜界面であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, wherein the charge storage layer is an oxide film nitride film interface.

前記データ書き換え手段が、前記電圧の印加時間を変更する変更手段を備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 3. The nonvolatile semiconductor memory device according to claim 1, wherein the data rewriting unit includes a changing unit that changes the application time of the voltage.

前記変更手段が、前記制御ゲートに印加する電圧の印加時間を変更することを特徴とする請求項４に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 4, wherein the changing unit changes a voltage application time applied to the control gate.

前記検出手段が、前記電荷蓄積層に蓄積されている電荷量を測定する手段を備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, wherein the detection unit includes a unit that measures the amount of charge accumulated in the charge accumulation layer.

３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。 3. The voltage applied to the control gate electrode is the same in order to increase one step of the data step when three or more values of data are arranged in a staircase pattern, according to claim 1 or 2. Nonvolatile semiconductor memory device.

制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、
前記メモリセルの記憶データを検出する検出ステップと、
前記検出ステップにおいて検出された前記記憶データを、前記メモリセルへの書き込みデータと比較して、前記記憶データと前記書き込みデータとの差を得る比較ステップと、
前記比較ステップにおいて得られた前記差に応じて、前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧を決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有することを特徴とする不揮発性半導体記憶装置の書き換え方法。A charge storage layer provided between the control gate and the semiconductor substrate, and a source and a drain formed in the semiconductor substrate, and stores an amount of charge corresponding to a data value in the charge storage layer. A method for rewriting a nonvolatile semiconductor memory device including a memory cell that stores data of three values or more,
A detection step of detecting storage data of the memory cell;
A comparison step of comparing the storage data detected in the detection step with write data to the memory cell to obtain a difference between the storage data and the write data;
According to the difference obtained in the comparison step, voltages to be applied to the source, the drain, and the control gate of the memory cell are determined, respectively, and the determined voltage is used as the source, the drain, and the control gate. And a rewriting step of rewriting the data of the memory cell by applying each of the data to the non-volatile semiconductor memory device.

制御ゲートと半導体基板との間に設けられた電荷蓄積層と、前記半導体基板内に形成されたソース及びドレインとを有し、データの値に応じた量の電荷を前記電荷蓄積層に蓄積することにより３値以上のデータを記憶するメモリセルを備えた不揮発性半導体記憶装置の書き換え方法であって、
前記メモリセルの記憶データを検出する検出ステップと、
前記メモリセルの記憶データと前記メモリセルへ書き込む書き込みデータとの組み合わせ毎に前記メモリセルの前記ソース、前記ドレイン及び前記制御ゲートに夫々印加する電圧の組み合わせを示すテーブルを参照して、前記検出ステップにおいて検出された前記記憶データと前記書き込みデータとに応じた電圧の組み合わせを選択決定し、決定された前記電圧を前記ソース、前記ドレイン及び前記制御ゲートに夫々印加することにより、前記メモリセルのデータを書き換える書き換えステップとを有することを特徴とする不揮発性半導体記憶装置の書き換え方法。A charge storage layer provided between the control gate and the semiconductor substrate, and a source and a drain formed in the semiconductor substrate, and stores an amount of charge corresponding to a data value in the charge storage layer. A method for rewriting a nonvolatile semiconductor memory device including a memory cell that stores data of three values or more,
A detection step of detecting storage data of the memory cell;
Referring to a table showing combinations of voltages applied to the source, drain and control gate of the memory cell for each combination of data stored in the memory cell and write data written to the memory cell, the detecting step The memory cell data is selected by determining a combination of voltages according to the storage data and the write data detected in step, and applying the determined voltages to the source, the drain, and the control gate, respectively. And a rewriting step of rewriting the nonvolatile semiconductor memory device.

前記電荷蓄積層が酸化膜窒化膜界面であることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。 10. The method of rewriting a nonvolatile semiconductor memory device according to claim 8, wherein the charge storage layer is an oxide film nitride film interface.

前記書き換えステップが、決定された前記電圧の印加時間を変更する変更ステップを備えることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。 10. The method of rewriting a nonvolatile semiconductor memory device according to claim 8, wherein the rewriting step includes a changing step of changing the determined application time of the voltage.

前記変更ステップが、前記制御ゲートに印加する前記電圧の印加時間を変更するものであることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の書き換え方法。 12. The method of rewriting a nonvolatile semiconductor memory device according to claim 11, wherein the changing step changes a time for applying the voltage applied to the control gate.

前記検出ステップが、前記電荷蓄積層に蓄積されている電荷量を測定する測定ステップを備えることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。 10. The method of rewriting a nonvolatile semiconductor memory device according to claim 8, wherein the detecting step includes a measuring step of measuring the amount of charge accumulated in the charge accumulation layer.

３値以上のデータを階段状に並べた時にそのデータステップの一段分を上昇させるために前記制御ゲート電極に印加する電圧の値が同一であることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の書き換え方法。 10. The voltage applied to the control gate electrode is the same in order to raise one step of the data step when data of three values or more are arranged in a staircase shape, according to claim 8 or 9. A method for rewriting a nonvolatile semiconductor memory device.