JPH0435937B2 - - Google Patents
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- JPH0435937B2 JPH0435937B2 JP57061039A JP6103982A JPH0435937B2 JP H0435937 B2 JPH0435937 B2 JP H0435937B2 JP 57061039 A JP57061039 A JP 57061039A JP 6103982 A JP6103982 A JP 6103982A JP H0435937 B2 JPH0435937 B2 JP H0435937B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
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Description
【発明の詳細な説明】
本発明は、デイジタル通信システム等における
クロツクおよびフレーム信号の伝送方式に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transmission system for clock and frame signals in digital communication systems and the like.
デイジタル通信システム等の同期型システムに
おいては、システム内でのスリツプの防止、高精
度位相同期発振器の集中配置等の理由により、第
1図に示す如き、従属同期方式が取られる事が一
般的である。すなわち、第1図に示すように、ク
ロツク、フレーム供給装置1により位相管理され
たクロツクおよびフレーム信号2は、各周辺装置
3〜5へ供給され、各周辺装置3〜5は、そのク
ロツクおよびフレーム信号に従い同期動作する方
式がとられる。 In synchronous systems such as digital communication systems, a dependent synchronization method as shown in Figure 1 is generally used for reasons such as preventing slips within the system and centralizing high-precision phase-locked oscillators. be. That is, as shown in FIG. 1, clock and frame signals 2 whose phases are controlled by a clock and frame supply device 1 are supplied to each peripheral device 3 to 5, and each peripheral device 3 to 5 receives its clock and frame signal. A method is adopted in which synchronous operation is performed according to signals.
かかる第1図に示すようなシステム内のクロツ
ク分配系においては、符号誤り率が十分低いと考
えられることおよび回路構成が比較的簡単となる
こと等の理由により、第2図に示す如くフレーム
信号11を、伝送符号則のバイオレーシヨン14
によつて、クロツク信号12に重畳し、伝送符号
13を作成して伝送することが一般的に行なわれ
ている。なお、第2図においては、1例として7
ビツト毎のフレーム信号11を、バイポーラ符号
のバイオレーシヨン14によつて、伝送する場合
を示している。このように、フレーム信号をバイ
オレーシヨンによつて伝送する方式は、前記した
いくつかの利点はあるものの、従来技術によれ
ば、伝送出来るフレーム信号の種類は、一種類に
限られていた。そのため、周波数比が、整数とな
らない複数種類のフレーム信号を伝送する場合に
は、第3図に示すように、物理的に複数本の伝送
路によつて伝送する必要があつた。すなわち、第
3図に示す如く、7ビツト毎のフレーム信号11
と3ビツト毎のフレーム信号15を伝送符号則の
バイオレーシヨンによつてクロツク信号12に重
畳して伝送する場合、各フレーム信号11,15
に対応するバイオレーシヨン14,17によつて
伝送符号13,16を作成してそれらが混合しな
いように別伝送路により伝送しなければならなか
つた。 In the clock distribution system in the system as shown in FIG. 1, the frame signal as shown in FIG. 2 is used because the bit error rate is considered to be sufficiently low and the circuit configuration is relatively simple. 11, transmission code rule violation 14
Generally, the transmission code 13 is superimposed on the clock signal 12 to create and transmit the transmission code 13. In addition, in Fig. 2, as an example, 7
A case is shown in which a frame signal 11 for each bit is transmitted by violation 14 of a bipolar code. As described above, although the method of transmitting a frame signal by violation has several advantages as described above, according to the prior art, the type of frame signal that can be transmitted is limited to one type. Therefore, when transmitting a plurality of types of frame signals whose frequency ratios are not integers, it is necessary to physically transmit them through a plurality of transmission paths, as shown in FIG. That is, as shown in FIG. 3, the frame signal 11 of every 7 bits is
When transmitting the frame signal 15 of every 3 bits by superimposing it on the clock signal 12 by violation of the transmission code rule, each frame signal 11, 15
It was necessary to create transmission codes 13 and 16 based on violations 14 and 17 corresponding to the above, and to transmit them through separate transmission paths so that they would not be mixed.
従つて、この様な別伝送路による方式の場合に
は、伝送路が物理的に複数本必要である。その上
異なる伝送路による遅延バラツキのため、伝送可
能領域制限が生じる等のシステム構成上の不利を
招くことになる。 Therefore, in the case of such a system using separate transmission lines, a plurality of physical transmission lines are required. Furthermore, delay variations due to different transmission paths lead to disadvantages in system configuration, such as limitations on the transmission area.
本発明の目的は、前述した従来方式の欠点をな
くし、例えば、ISDN交換機において、時分割ス
イツチの基本周波数である
8KHzフレームとTCM(Time Compression
Multiplexing)方式の加入者線デイジタル伝送
に用いる別の周波数のフレームを分配する様な、
複数種フレームの分配が必要となる場合において
も物理的に一本の伝送路で、複数種類のフレーム
信号を伝送することにより、クロツクフレーム信
号分配系な簡易化および実装の融通性をはかるこ
とのできるフレーム信号伝送方式を提供するにあ
る。 It is an object of the present invention to eliminate the drawbacks of the conventional system described above, and to use, for example, an 8KHz frame, which is the basic frequency of a time division switch, and TCM (Time Compression) in an ISDN switch.
Multiplexing system, such as distributing frames of different frequencies used for subscriber line digital transmission.
Even when it is necessary to distribute multiple types of frames, by transmitting multiple types of frame signals through a single physical transmission line, the clock frame signal distribution system can be simplified and the implementation can be more flexible. The objective is to provide a frame signal transmission method that allows for
本発明の要旨は、送信側で複数種類のフレーム
信号の論理和信号を作成し、その論理和信号を伝
送符号則のバイオレーシヨンによつて伝送し、受
信側において伝送符号則のバイオレーシヨンを検
出し、その検出信号とクロツク信号に基づいて複
数種類のフレーム信号の各周波数を識別して対応
するフレーム信号を再生することにある。 The gist of the present invention is to create a logical sum signal of a plurality of types of frame signals on the transmitting side, transmit the logical sum signal by violation of the transmission code rule, and perform violation of the transmission code rule on the receiving side. The purpose of this method is to detect each frequency of a plurality of types of frame signals based on the detected signal and a clock signal, and reproduce the corresponding frame signals.
以下図に従つて本発明を詳細に説明する。 The present invention will be explained in detail below with reference to the drawings.
まず、本発明によるフレーム信号伝送方式の1
実施例について第4図に示すタイムチヤートを用
いて説明する。本実施例においては、第1のフレ
ーム信号11は7ビツト毎にくり返す信号であ
り、第2のフレーム信号15は、3ビツト毎にく
り返す信号である。送出側では、これら2本のフ
レーム信号11,15の論理和をとつた信号18
を作成し、この信号18をクロツク信号12に重
畳して伝送符号にバイオレーシヨン20を施した
符号19を伝送路に送出する。受信側では、この
伝送符号19からバイオレーシヨンを検出し、バ
イオレーシヨン検出出力21を得て、後述のフレ
ーム信号検出回路により、第1および第2のフレ
ーム信号22,23を再生する。なおここで、送
出側における論理和信号18を作成する方法、バ
イオレーシヨンによつて、伝送符号19を作成す
る方法、及び伝送符号19からバイオレーシヨン
検出出力21を得る方法は容易に成し得るところ
であるので、以下バイオレーシヨン検出出力21
に基いてフレーム信号を再生する回路構成につい
て第5図を用いて説明する。 First, one of the frame signal transmission methods according to the present invention
An example will be explained using a time chart shown in FIG. In this embodiment, the first frame signal 11 is a signal that repeats every 7 bits, and the second frame signal 15 is a signal that repeats every 3 bits. On the sending side, a signal 18 which is the logical sum of these two frame signals 11 and 15 is generated.
is generated, this signal 18 is superimposed on the clock signal 12, and a code 19 obtained by applying a violation 20 to the transmission code is sent to the transmission path. On the receiving side, a violation is detected from this transmission code 19, a violation detection output 21 is obtained, and a frame signal detection circuit, which will be described later, reproduces first and second frame signals 22 and 23. Here, the method of creating the OR signal 18 on the sending side, the method of creating the transmission code 19 by violation, and the method of obtaining the violation detection output 21 from the transmission code 19 can be easily accomplished. The following is the violation detection output 21.
A circuit configuration for reproducing a frame signal based on the following will be explained with reference to FIG.
第5図は前述したフレーム信号検出回路の実施
例を示すもので、第2のフレーム信号(3ビツト
毎のフレーム信号、第4図の15)検出回路30
と、第1のフレーム信号(7ビツト毎のフレーム
信号、第4図の11)検出回路40の2つのブロ
ツクより成る。また12は、前述のクロツク信号
で、21は同様に受信側におけるバイオレーシヨ
ン検出信号である。各ブロツク30,40は、フ
レームの間隔をカウントするフレームカウンタ3
1,41,エラー時にバイオレーシヨン検出信号
21によりフレームカウンタ31,41をリセツ
トするバイオレーシヨン引き込み用アンドゲート
33,43フレームカウンタ31,41で定めら
れた周期(3ビツト,7ビツト)毎にバイオレー
シヨン検出信号21がない事を検出するフレーム
異常検出用アンドゲート34,44,フレーム異
常の回数をカウントするエラーカウンタ32,4
2,エラーカウンタ32,42のカウントイネー
ブル条件を作るエラーカウントイネーブル用アン
ドゲート35,45エラーカウンタ32,42の
リセツト条件を作成するエラーカウンタリセツト
条件作成用オアゲート36,46,バイオレーシ
ヨン検出信号21とリセツト条件(ゲート36,
46の出力信号)により、エラーカウンタ33,
42をリセツトするエラーカウンタリセツト用ア
ンドゲート37,47により構成される。また、
第2のフレーム信号検出回路30は、フレームカ
ウンタ31で定められた周期(3ビツト)毎にバ
イオレーシヨン検出信号21があることを検出す
るフレーム正常検出用アンゲート38を有する。 FIG. 5 shows an embodiment of the frame signal detection circuit described above, in which the second frame signal (frame signal every 3 bits, 15 in FIG. 4) detection circuit 30
and a first frame signal (frame signal every 7 bits, 11 in FIG. 4) detection circuit 40. Further, 12 is the aforementioned clock signal, and 21 is a violation detection signal on the receiving side. Each block 30, 40 has a frame counter 3 that counts the interval between frames.
1, 41, AND gates 33, 43 for resetting the frame counters 31, 41 using the violation detection signal 21 in the event of an error; AND gates 34, 44 for frame abnormality detection to detect the absence of the violation detection signal 21; error counters 32, 4 to count the number of frame abnormalities;
2. AND gates 35, 45 for error count enable to create count enable conditions for error counters 32, 42; OR gates 36, 46 for creating error counter reset conditions to create reset conditions for error counters 32, 42; violation detection signal 21; and reset conditions (gate 36,
46 output signal), the error counter 33,
42, and consists of AND gates 37 and 47 for resetting error counters. Also,
The second frame signal detection circuit 30 has a frame normality detection ungate 38 that detects the presence of the violation detection signal 21 at every period (3 bits) determined by the frame counter 31.
第5図の回路動作を以下に説明する。始めに第
2のフレーム信号検出回路30の動作について示
す。 The operation of the circuit shown in FIG. 5 will be explained below. First, the operation of the second frame signal detection circuit 30 will be described.
先ず、周期はずれ状態では、エラーカウンタ3
2の出力は“1”であり、バイオレーシヨン検出
信号21が“1”となる時に、ゲート33,3
6,37を介して、フレームカウンタ31、エラ
ーカウンタ32が共にリセツトされる(引込開始
状態)。その後、フレームカウンタ31はクロツ
ク信号12のカウントを開始し、期待されるフレ
ーム間隔(3ビツト)毎に、第2の再生フレーム
信号23を出力すると共に、バイオレーシヨン検
出信号21の有無を、フレーム異常検出用アンド
ゲート34によつて判断する。3ビツト毎の間隔
において、バイオレーシヨン検出信号21が来つ
づける場合は、フレーム異常検出用ゲート34の
出力は“0”に留つている(同期状態)。一方、
期待される間隔(3ビツト)で、バイオレーシヨ
ン検出信号21がない(“0”)ときは、フレーム
異常検出用ゲート34の出力は“1”に変化し、
エラーカウンタイネーブル用ゲート35のイネー
ブル条件により、エラーカウンタ32はカウント
アツプされる。但し、第5図の例では、前方3段
の保護をとつているため、第2の再生フレーム信
号23は以前と同じ周期で出力され続ける(前方
保護状態)。もし、3フレームにわたつて、フレ
ーム異常検出用ゲート34の出力が“1”となつ
た場合には、エラーカウンタ32の出力は“1”
となり(同期はずれ状態)、次にバイオレーシヨ
ン検出信号21が“1”となるときに、ゲート3
3,36,37を介してフレームカウンタ31、
エラーカウンタ32が共にリセツトする(再引込
開始状態)。 First, when the period is off, the error counter 3
2 is "1", and when the violation detection signal 21 becomes "1", the gates 33, 3
6 and 37, both the frame counter 31 and error counter 32 are reset (draw-in start state). Thereafter, the frame counter 31 starts counting the clock signal 12, outputs the second reproduced frame signal 23 at every expected frame interval (3 bits), and detects the presence or absence of the violation detection signal 21 in each frame. Judgment is made by the abnormality detection AND gate 34. If the violation detection signal 21 continues to arrive at intervals of every three bits, the output of the frame abnormality detection gate 34 remains at "0" (synchronized state). on the other hand,
When there is no violation detection signal 21 (“0”) at the expected interval (3 bits), the output of the frame abnormality detection gate 34 changes to “1”.
The error counter 32 is incremented by the enabling condition of the error counter enable gate 35. However, in the example of FIG. 5, since the front three stages are protected, the second reproduction frame signal 23 continues to be output at the same cycle as before (forward protection state). If the output of the frame abnormality detection gate 34 is "1" for three frames, the output of the error counter 32 is "1".
(out-of-synchronization state), and the next time the violation detection signal 21 becomes “1”, the gate 3
frame counter 31 via 3, 36, 37;
Both error counters 32 are reset (re-retraction start state).
第1のフレーム信号検出回路40の動作も、上
記第2のフレーム信号検出回路30の動作と同様
であり、第1の再生フレーム信号22が出力され
る。但し、第1のフレーム信号検出回路40の検
出すべきフレーム周期は7ビツト毎であり、第2
のフレーム信号検出回路30のそれより長いの
で、第1のフレーム信号検出回路40にとつて無
効なバイオレーシヨン検出信号21を引き込むこ
とによる同期引込時間の増大を防ぐため、第2の
フレーム信号検出回路30内のフレーム正常検出
用ゲート38の出力をバイオレーシヨン引き込み
用ゲート43に入力することによつて、無効なバ
イオレーシヨン検出信号21を抑圧している。 The operation of the first frame signal detection circuit 40 is also similar to the operation of the second frame signal detection circuit 30, and the first reproduced frame signal 22 is output. However, the frame period to be detected by the first frame signal detection circuit 40 is every 7 bits, and the second
Since the second frame signal detection circuit 30 is longer than that of the frame signal detection circuit 30, the second frame signal detection circuit By inputting the output of the frame normality detection gate 38 in the circuit 30 to the violation pull-in gate 43, the invalid violation detection signal 21 is suppressed.
以上のフレーム検出回路の動作により、第1,
第2のフレーム信号11,15の論理和であるバ
イオレーシヨン検出信号から、第1,第2各々の
フレーム信号を分離再生が可能となる。 By the above operation of the frame detection circuit, the first,
From the violation detection signal which is the logical sum of the second frame signals 11 and 15, it is possible to separate and reproduce each of the first and second frame signals.
尚、本実施例では、フレーム信号周期が3ビツ
トと7ビツト、フレーム信号種別2本、また伝送
路符号がバイポーラ符号の場合について示した
が、一般に、互いに他の整数倍でない周波数を有
する複数本のフレーム信号に対して、或いは
CMI(コード・マーク・インバージヨン)等の他
の符号則によつても、本発明が適用可能である事
は明らかである。 In this embodiment, the frame signal period is 3 bits and 7 bits, the frame signal type is 2 lines, and the transmission path code is a bipolar code. for the frame signal, or
It is clear that the present invention is also applicable to other code rules such as CMI (Code Mark Inversion).
また、本実施例では、伝送する信号はクロツク
とフレーム信号に限つたが、クロツク、フレーム
信号、データの3種類の信号を1本の伝送路で、
伝送するシステムにおいて、複数種類のフレーム
信号を伝送する場合にも本発明が適用可能である
事は言うまでもない。 In addition, in this embodiment, the signals to be transmitted are limited to clock and frame signals, but three types of signals, clock, frame signal, and data, can be transmitted through one transmission path.
It goes without saying that the present invention is applicable to a transmission system in which multiple types of frame signals are transmitted.
以上説明したように本発明によれば、クロツク
および複数本のフレーム信号を物理的に一本の伝
送路で分配する事が可能となり、クロツクフレー
ム信号分配用伝送路の削減が可能となるのみなら
ず、複数伝送路を用いた場合に生じる伝送路間の
遅延バラツキによる、実装的拘束を拝する事が可
能となり、システム構成の融通性が期待出来る。 As explained above, according to the present invention, it is possible to physically distribute a clock and multiple frame signals through one transmission line, and it is only possible to reduce the number of transmission lines for distributing clock frame signals. Instead, it becomes possible to avoid implementation constraints due to delay variations between transmission lines that occur when multiple transmission lines are used, and flexibility in system configuration can be expected.
第1図は、時分割交換機等の同期型システムに
おけるクロツク、フレーム信号の分配系を示す
図、第2図は、フレーム信号をバイオレーシヨン
によりクロツクに重畳して伝送する方式を示すタ
イムチヤート、第3図は、2種類のフレーム信号
を、別伝送路によつて、バイオレーシヨンにより
クロツクに重畳して伝送する従来方式を示すタイ
ムチヤート、第4図は、2種類のフレーム信号を
1本の伝送路によつて、バイオレーシヨンにより
クロツクに重畳して伝送する本発明の方式の1例
を示すタイムチヤート、第5図は、本発明におけ
るフレーム信号検出回路の一実施例を示すブロツ
ク図である。
11:第1のフレーム信号、15:第2のフレ
ーム信号、12:クロツク信号、18:第1と第
2のフレーム信号の論理和信号、13,16,1
9:伝送符号、14,17,20:バイオレーシ
ヨン、21:バイオレーシヨン検出信号、22,
23:第1,第2の再生フレーム信号、30,4
0:フレーム信号検出回路、31,41:フレー
ムカウンタ、32,42:エラーカウンタ、38
〜38,43〜47:ゲート。
FIG. 1 is a diagram showing a clock and frame signal distribution system in a synchronous system such as a time division switch, and FIG. 2 is a time chart showing a method of transmitting a frame signal by superimposing it on a clock by violation. Figure 3 is a time chart showing a conventional method in which two types of frame signals are transmitted via separate transmission paths by being superimposed on the clock due to violation. Figure 4 is a time chart showing two types of frame signals being transmitted through one 5 is a time chart showing an example of the method of the present invention in which a frame signal is transmitted superimposed on a clock due to a violation through a transmission path. FIG. 5 is a block diagram showing an embodiment of a frame signal detection circuit in the present invention. It is. 11: First frame signal, 15: Second frame signal, 12: Clock signal, 18: OR signal of first and second frame signals, 13, 16, 1
9: Transmission code, 14, 17, 20: Violation, 21: Violation detection signal, 22,
23: first and second reproduction frame signals, 30, 4
0: Frame signal detection circuit, 31, 41: Frame counter, 32, 42: Error counter, 38
~38, 43-47: Gate.
Claims (1)
1、第2のフレーム信号を生成出力する送信側装
置と上記クロツク信号及び上記第1、第2のフレ
ーム信号を受ける受信側装置とを具え、上記送信
側装置にて上記第1、第2のフレーム信号を伝送
符号則のバイオレーシヨンによつて上記クロツク
信号に重畳して伝送符号を作成し、該伝送符号を
上記受信側装置に伝送するフレーム信号伝送方式
において、 上記送信側装置と上記受信側装置とを1条の伝
送路によつて接続する接続手段を設け、 上記受信側装置は、上記伝送符号のバイオレー
シヨンを検出する手段と、上記第1、第2のフレ
ーム信号をそれぞれ再生するフレーム信号再生手
段とを有し、 該フレーム信号再生手段は、第1、第2のフレ
ーム信号検出部からなり、 該各フレーム信号検出部は、それぞれ上記バイ
オレーシヨンの検出時に上記クロツク信号のカウ
ントを開始して上記フレーム信号のフレーム周期
毎に再生フレーム信号を出力するフレームカウン
タと、該再生フレーム信号に一致した上記バイオ
レーシヨン検出信号がなく、この状態が所定数の
フレームにわたつて続いた時、上記フレームカウ
ンタのカウント値をリセツトするカウンタリセツ
ト手段と、上記フレームカウンタのカウント値の
リセツト後、上記バイオレーシヨンの検出と上記
クロツク信号のカウント動作をそれぞれ繰り返す
手段を含んでいる、 ことを特徴とするフレーム信号伝送方式。[Scope of Claims] 1. A transmitting side device that generates and outputs a clock signal and first and second frame signals having different frame intervals, and a receiving side device that receives the clock signal and the first and second frame signals. The transmission side device superimposes the first and second frame signals on the clock signal according to a violation of the transmission code rule to create a transmission code, and the transmission code is sent to the reception side device. In the frame signal transmission method to be transmitted, a connection means is provided for connecting the transmitting side device and the receiving side device through a single transmission path, and the receiving side device detects a violation of the transmission code. and frame signal reproducing means for reproducing the first and second frame signals, respectively, the frame signal reproducing means comprising first and second frame signal detecting sections, and detecting each of the frame signals. The unit includes a frame counter that starts counting the clock signal when the violation is detected and outputs a reproduced frame signal every frame period of the frame signal, and a frame counter that detects the violation that matches the reproduced frame signal. a counter reset means for resetting the count value of the frame counter when there is no signal and this state continues for a predetermined number of frames; A frame signal transmission system characterized in that it includes means for repeating each counting operation of a clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57061039A JPS58178652A (en) | 1982-04-14 | 1982-04-14 | Frame signal transmitting system |
Applications Claiming Priority (1)
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JP57061039A JPS58178652A (en) | 1982-04-14 | 1982-04-14 | Frame signal transmitting system |
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JPS58178652A JPS58178652A (en) | 1983-10-19 |
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Family Applications (1)
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Families Citing this family (3)
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---|---|---|---|---|
JPH01143435A (en) * | 1987-11-30 | 1989-06-06 | Nec Corp | Data transmission equipment |
JPH01144832A (en) * | 1987-12-01 | 1989-06-07 | Nec Corp | Timing information optical parallel-transmission system |
JPH02112342A (en) * | 1988-10-21 | 1990-04-25 | Nec Corp | Frame superimposing clock distributor |
-
1982
- 1982-04-14 JP JP57061039A patent/JPS58178652A/en active Granted
Also Published As
Publication number | Publication date |
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JPS58178652A (en) | 1983-10-19 |
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