JPH04356929A - 半導体装置 - Google Patents
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- JPH04356929A JPH04356929A JP3130977A JP13097791A JPH04356929A JP H04356929 A JPH04356929 A JP H04356929A JP 3130977 A JP3130977 A JP 3130977A JP 13097791 A JP13097791 A JP 13097791A JP H04356929 A JPH04356929 A JP H04356929A
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- transistor
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- single crystal
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000000605 extraction Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 24
- 150000002736 metal compounds Chemical class 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000004891 communication Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造に係
り、特に微細で高速動作に適しソフトエラーを生じにく
いバイポーラトランジスタの構造に関する。
り、特に微細で高速動作に適しソフトエラーを生じにく
いバイポーラトランジスタの構造に関する。
【０００２】
【従来の技術】従来の半導体装置の一例が特開平２−９
０５３５号に記載されている。ここに開示されているバ
イポーラトランジスタは、ＳＯＩ構造（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）によるラテラルトランジ
スタで、図２に示すような断面構造をしている。すなわ
ち、絶縁性基板１００上にｎ形エミッタ領域３１１，ｐ
形ベース領域３１２，ｎ形コレクタ領域３１３，高濃度
ｎ形コレクタ引き出し領域３１４を設けて、寄生容量を
低減し高速化を図っている。このトランジスタ構造では
領域３１１，３１２，３１３，３１４からなる島を形成
し、これらの島を絶縁性基板上に互いに離間させて配置
することにより、素子間の分離が容易に実現できる。
０５３５号に記載されている。ここに開示されているバ
イポーラトランジスタは、ＳＯＩ構造（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）によるラテラルトランジ
スタで、図２に示すような断面構造をしている。すなわ
ち、絶縁性基板１００上にｎ形エミッタ領域３１１，ｐ
形ベース領域３１２，ｎ形コレクタ領域３１３，高濃度
ｎ形コレクタ引き出し領域３１４を設けて、寄生容量を
低減し高速化を図っている。このトランジスタ構造では
領域３１１，３１２，３１３，３１４からなる島を形成
し、これらの島を絶縁性基板上に互いに離間させて配置
することにより、素子間の分離が容易に実現できる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、エミッタ電極３０１，ベース電極３０２，
コレクタ電極３０３を、それぞれｎ形エミッタ領域３１
１，ｐ形ベース領域３１２，高濃度ｎ形コレクタ引き出
し領域３１４の上に設けたシリコン酸化膜１５０の開孔
部を被うように形成する。それ故、各領域と開孔部との
マスク合わせ余裕および開孔部と電極とのマスク合わせ
余裕を必要とし、さらに電極加工寸法（線幅と間隔）の
影響を受け、これらの制約を越えて上記の電極パターン
（３０１，３０２，３０３）等を微細化することはでき
なかった。従ってトランジスタの微細化が困難であった
。また、同様の理由によりｎ形エミッタ領域３１１，ｎ
形コレクタ領域３１３ならびに高濃度ｎ形コレクタ引き
出し領域３１４の幅の縮小が困難で高速動作の妨げとな
っていた。
来技術では、エミッタ電極３０１，ベース電極３０２，
コレクタ電極３０３を、それぞれｎ形エミッタ領域３１
１，ｐ形ベース領域３１２，高濃度ｎ形コレクタ引き出
し領域３１４の上に設けたシリコン酸化膜１５０の開孔
部を被うように形成する。それ故、各領域と開孔部との
マスク合わせ余裕および開孔部と電極とのマスク合わせ
余裕を必要とし、さらに電極加工寸法（線幅と間隔）の
影響を受け、これらの制約を越えて上記の電極パターン
（３０１，３０２，３０３）等を微細化することはでき
なかった。従ってトランジスタの微細化が困難であった
。また、同様の理由によりｎ形エミッタ領域３１１，ｎ
形コレクタ領域３１３ならびに高濃度ｎ形コレクタ引き
出し領域３１４の幅の縮小が困難で高速動作の妨げとな
っていた。
【０００４】本発明の目的は、従来の半導体装置の上述
の問題点を改善し、微細で、高速かつソフトエラーを生
じにくいバイポーラトランジスタを提供することにある
。
の問題点を改善し、微細で、高速かつソフトエラーを生
じにくいバイポーラトランジスタを提供することにある
。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の手段は、絶縁性基板（１００）と、該基板（
１００）の表面上に設けられた第１導電形の単結晶半導
体層からなる第１領域（３１０）と、上記基板表面上に
設けられ、かつ上記第１領域（３１０）の側面に接して
設けられた、第１導電形と反対導電形の第２導電形の単
結晶半導体層からなる第２領域（２２０，２１０）と、
上記基板表面上に設けられ、かつ上記第２領域（２２０
，２１０）の側面に接して設けられた第１導電形の単結
晶半導体層からなる第３領域（１０）と、上記基板表面
上に設けられ、かつ上記第３領域（１０）の側面に接し
て設けられた第１導電形の単結晶半導体層からなる第４
領域（５０）とを有する半導体装置において、上記第２
領域（２２０，２１０）に接続する単結晶半導体層もし
くは多結晶半導体層からなる第１の電極引き出し領域（
２０２，２００，２０１）を有し、該第１の電極引き出
し領域（２０２，２００，２０１）の主要部分が絶縁体
層（１０２）を介して上記第４領域（５０）上に延在し
て設けられてなることを特徴とする半導体装置とするこ
とである。
の本発明の手段は、絶縁性基板（１００）と、該基板（
１００）の表面上に設けられた第１導電形の単結晶半導
体層からなる第１領域（３１０）と、上記基板表面上に
設けられ、かつ上記第１領域（３１０）の側面に接して
設けられた、第１導電形と反対導電形の第２導電形の単
結晶半導体層からなる第２領域（２２０，２１０）と、
上記基板表面上に設けられ、かつ上記第２領域（２２０
，２１０）の側面に接して設けられた第１導電形の単結
晶半導体層からなる第３領域（１０）と、上記基板表面
上に設けられ、かつ上記第３領域（１０）の側面に接し
て設けられた第１導電形の単結晶半導体層からなる第４
領域（５０）とを有する半導体装置において、上記第２
領域（２２０，２１０）に接続する単結晶半導体層もし
くは多結晶半導体層からなる第１の電極引き出し領域（
２０２，２００，２０１）を有し、該第１の電極引き出
し領域（２０２，２００，２０１）の主要部分が絶縁体
層（１０２）を介して上記第４領域（５０）上に延在し
て設けられてなることを特徴とする半導体装置とするこ
とである。
【０００６】換言すれば、第３領域（１０）および第４
領域（５０）上に設けた絶縁体層（１０２）の上に設け
た第１の電極引き出し領域（２０２，２００，２０１）
によって、第２領域（２２０，２１０）の電極を引き出
す構造をとることである。
領域（５０）上に設けた絶縁体層（１０２）の上に設け
た第１の電極引き出し領域（２０２，２００，２０１）
によって、第２領域（２２０，２１０）の電極を引き出
す構造をとることである。
【０００７】
【作用】上記の手段によれば第２領域に接続した第１の
電極引き出し領域は、主に第３領域および第４領域の上
に延在して形成される。従って該第１の電極引き出し領
域の寸法は、第３領域および第４領域の寸法や形状に制
約されず、自在な寸法の電極引き出し領域として設ける
ことができる。このためトランジスタを微細化できる。 また、第１領域、第２領域、および第３領域の幅を小さ
く設定できることによってトランジスタの高速化が図れ
る。またこの幅を大きく設定できることによってトラン
ジスタの高耐圧化が図れる。さらにこの幅を自由に設定
できることによって、集積回路中での必要に応じた特性
の異なる種々のトランジスタが、容易に同一チップ上に
混在させて形成可能である。
電極引き出し領域は、主に第３領域および第４領域の上
に延在して形成される。従って該第１の電極引き出し領
域の寸法は、第３領域および第４領域の寸法や形状に制
約されず、自在な寸法の電極引き出し領域として設ける
ことができる。このためトランジスタを微細化できる。 また、第１領域、第２領域、および第３領域の幅を小さ
く設定できることによってトランジスタの高速化が図れ
る。またこの幅を大きく設定できることによってトラン
ジスタの高耐圧化が図れる。さらにこの幅を自由に設定
できることによって、集積回路中での必要に応じた特性
の異なる種々のトランジスタが、容易に同一チップ上に
混在させて形成可能である。
【０００８】
【実施例】以下に、本発明の実施例を参照して詳細に説
明する。
明する。
【０００９】図１に本発明の実施例１による断面図と平
面図を示す。本実施例はバイポーラトランジスタの例を
示す。絶縁膜１００上に単結晶半導体層３１０，２２０
，１０，５０および予め不純物を添加した多結晶半導体
層２０２から拡散される高濃度のｐ形領域２１０を設け
る。高濃度のｐ形領域２１０を介して多結晶半導体層２
０２，２００，２０１によりｐ形の単結晶半導体層２２
０の電極を引き出している。また、高濃度のｎ形単結晶
半導体層５０はｎ形単結晶半導体層１０に接した部分が
高濃度のコレクタ領域として動作する。多結晶半導体層
２０１の下側部およびそれより左方の高濃度のｎ形単結
晶半導体層５０は、コレクタ領域の引き出し領域となっ
ている。さらに、高濃度のｎ形単結晶半導体層３１０の
側面に多結晶半導体層３００が接続され、３１０の引き
出し領域となっている。
面図を示す。本実施例はバイポーラトランジスタの例を
示す。絶縁膜１００上に単結晶半導体層３１０，２２０
，１０，５０および予め不純物を添加した多結晶半導体
層２０２から拡散される高濃度のｐ形領域２１０を設け
る。高濃度のｐ形領域２１０を介して多結晶半導体層２
０２，２００，２０１によりｐ形の単結晶半導体層２２
０の電極を引き出している。また、高濃度のｎ形単結晶
半導体層５０はｎ形単結晶半導体層１０に接した部分が
高濃度のコレクタ領域として動作する。多結晶半導体層
２０１の下側部およびそれより左方の高濃度のｎ形単結
晶半導体層５０は、コレクタ領域の引き出し領域となっ
ている。さらに、高濃度のｎ形単結晶半導体層３１０の
側面に多結晶半導体層３００が接続され、３１０の引き
出し領域となっている。
【００１０】本実施例においては多結晶半導体層２０２
，２００，２０１の主要部分は、単結晶半導体層１０，
５０の上に延在して設けられている。従って単結晶半導
体層２２０の幅を小さく形成しても、２２０の電極引き
出し上の制約にならない。また多結晶半導体層３００が
高濃度のｎ形単結晶半導体層３１０の側面に接続されて
いる。従って単結晶半導体層３１０の幅を小さく形成し
ても、３１０の電極引き出し上の制約にならない。
，２００，２０１の主要部分は、単結晶半導体層１０，
５０の上に延在して設けられている。従って単結晶半導
体層２２０の幅を小さく形成しても、２２０の電極引き
出し上の制約にならない。また多結晶半導体層３００が
高濃度のｎ形単結晶半導体層３１０の側面に接続されて
いる。従って単結晶半導体層３１０の幅を小さく形成し
ても、３１０の電極引き出し上の制約にならない。
【００１１】それ故、トランジスタの活性領域である単
結晶半導体層３１０，２２０，２１０，１０以外の領域
は全て配線領域となり、実効的なトランジスタ面積を微
細化できる効果がある。一例としてエミッタ領域３１０
の幅，真性ベース領域２２０の幅，低濃度コレクタ領域
１０の幅、および最低限必要な高濃度コレクタ領域５０
の幅がそれぞれ、０．０５μｍ，０．０５μｍ，０．１
μｍ，０．１μｍであるとすると、実効的なトランジス
タ領域の幅は０．３μｍ に微細化できる。このときト
ランジスタの奥行き方向の長さを３μｍ程度とすると、
実効的なトランジスタ面積は約１μｍ２ に微細化でき
る。
結晶半導体層３１０，２２０，２１０，１０以外の領域
は全て配線領域となり、実効的なトランジスタ面積を微
細化できる効果がある。一例としてエミッタ領域３１０
の幅，真性ベース領域２２０の幅，低濃度コレクタ領域
１０の幅、および最低限必要な高濃度コレクタ領域５０
の幅がそれぞれ、０．０５μｍ，０．０５μｍ，０．１
μｍ，０．１μｍであるとすると、実効的なトランジス
タ領域の幅は０．３μｍ に微細化できる。このときト
ランジスタの奥行き方向の長さを３μｍ程度とすると、
実効的なトランジスタ面積は約１μｍ２ に微細化でき
る。
【００１２】また本発明では後述するように、低濃度の
コレクタ領域１０の幅を平面パタン寸法によってトラン
ジスタごとに自由に設定できる。このため１０の幅を大
きくすれば容易に高耐圧トランジスタを形成できる効果
がある。従って集積回路中での必要に応じ、高速で耐圧
の低いトランジスタや中速で耐圧の高いトランジスタな
ど、従来技術では特殊な工程を用いなければ共存化でき
なかった種々のトランジスタを容易に共存形成できる効
果がある。さらに、トランジスタの活性領域が微細化さ
れたことによって、α線などの放射線が照射された時に
収集される雑音電荷量が少なく、ソフトエラーを生じに
くいバイポーラトランジスタを実現できる効果がある。
コレクタ領域１０の幅を平面パタン寸法によってトラン
ジスタごとに自由に設定できる。このため１０の幅を大
きくすれば容易に高耐圧トランジスタを形成できる効果
がある。従って集積回路中での必要に応じ、高速で耐圧
の低いトランジスタや中速で耐圧の高いトランジスタな
ど、従来技術では特殊な工程を用いなければ共存化でき
なかった種々のトランジスタを容易に共存形成できる効
果がある。さらに、トランジスタの活性領域が微細化さ
れたことによって、α線などの放射線が照射された時に
収集される雑音電荷量が少なく、ソフトエラーを生じに
くいバイポーラトランジスタを実現できる効果がある。
【００１３】図３〜図５は、図１に示した実施例１の製
造工程を示す断面図である。以下製造工程を図番に従っ
て説明する。
造工程を示す断面図である。以下製造工程を図番に従っ
て説明する。
【００１４】図３：表面にシリコン酸化膜１００を形成
したｎ形Ｓｉ基板１０を、シリコン酸化膜１００の表面
がＳｉ支持基板１の表面と接するように張り合わせる。 その後、ｎ形Ｓｉ基板１０を研磨して所望の厚さにまで
薄層化する。次いで、熱酸化しパターンニングしてシリ
コン酸化膜１０１を形成した後、再度熱酸化してシリコ
ン酸化膜１０２を形成する。その後、多結晶シリコン層
２００を堆積してｐ形不純物を添加し、シリコン酸化膜
１１０を堆積しパターンニングしてトランジスタの活性
領域に２層１１０，２００を残す。次いで、ホトレジス
トと２層膜１１０，２００をマスクにｎ形不純物を添加
して高濃度のｎ形領域５０を形成する。
したｎ形Ｓｉ基板１０を、シリコン酸化膜１００の表面
がＳｉ支持基板１の表面と接するように張り合わせる。 その後、ｎ形Ｓｉ基板１０を研磨して所望の厚さにまで
薄層化する。次いで、熱酸化しパターンニングしてシリ
コン酸化膜１０１を形成した後、再度熱酸化してシリコ
ン酸化膜１０２を形成する。その後、多結晶シリコン層
２００を堆積してｐ形不純物を添加し、シリコン酸化膜
１１０を堆積しパターンニングしてトランジスタの活性
領域に２層１１０，２００を残す。次いで、ホトレジス
トと２層膜１１０，２００をマスクにｎ形不純物を添加
して高濃度のｎ形領域５０を形成する。
【００１５】図４：ホトレジストと２層膜１１０，２０
０をマスクに、２層膜１１０，２００下部以外のシリコ
ン酸化膜１０１を除去する。全面に多結晶シリコン層を
堆積し、ｐ形不純物を添加した後、ホト工程と異方性の
エッチングによりパターンニングして多結晶シリコン層
２０１，２０２を形成する。ここで多結晶シリコン層２
０２は、側面で多結晶シリコン層２００に接続し、また
下部でｎ形単結晶シリコン層１０に接続する。多結晶シ
リコン層２０２とｎ形単結晶シリコン層１０との接続領
域の幅は堆積した多結晶シリコン層２０２の膜厚で決ま
る。多結晶シリコン層２０１は同様に多結晶シリコン層
２００に接続している。
０をマスクに、２層膜１１０，２００下部以外のシリコ
ン酸化膜１０１を除去する。全面に多結晶シリコン層を
堆積し、ｐ形不純物を添加した後、ホト工程と異方性の
エッチングによりパターンニングして多結晶シリコン層
２０１，２０２を形成する。ここで多結晶シリコン層２
０２は、側面で多結晶シリコン層２００に接続し、また
下部でｎ形単結晶シリコン層１０に接続する。多結晶シ
リコン層２０２とｎ形単結晶シリコン層１０との接続領
域の幅は堆積した多結晶シリコン層２０２の膜厚で決ま
る。多結晶シリコン層２０１は同様に多結晶シリコン層
２００に接続している。
【００１６】図５：熱酸化して多結晶シリコン層２０１
，２０２を被うようにシリコン酸化膜１１２，１１１を
形成する。次いで、前記熱酸化工程で形成されたｎ形単
結晶シリコン層１０上の露出した薄いシリコン酸化膜を
選択的に除去して、その後シリコン酸化膜をマスクに不
要なｎ形単結晶シリコン層をエッチング除去する。この
工程によって、ベース領域の引き出し電極である多結晶
シリコン層２０２とｎ形単結晶シリコン層の端面との距
離はシリコン酸化膜１１１の膜厚で決まる。次いで、開
孔されたｎ形単結晶シリコン層の側面から拡散によりｐ
形真性ベース領域２２０を形成する。この結果、低濃度
コレクタ領域となるｎ形単結晶シリコン層１０の幅は、
図３で示したパターンニングして形成した２層１１０，
２００の幅に、多結晶シリコン層２０２の膜厚とシリコ
ン酸化膜１１１の膜厚を加えて、高濃度のｎ形領域５０
の横方向拡散長，ｐ形真性ベース領域２２０の横方向拡
散長、および熱酸化による多結晶シリコン層２０２膜厚
の減少分を差し引くことによって与えられる。すなわち
、低濃度コレクタ領域となるｎ形単結晶シリコン層１０
の幅は、２層１１０，２００のパターンニングによる幅
で決まり、そのため自在に設定できる。ｐ形外部ベース
領域２１０は予めｐ形不純物を添加した多結晶シリコン
層２０２からの拡散で形成され、ｐ形真性ベース領域２
２０はこのｐ形外部ベース領域２１０を介して、多結晶
シリコン層２０２，２００，２０１で引き出される。
，２０２を被うようにシリコン酸化膜１１２，１１１を
形成する。次いで、前記熱酸化工程で形成されたｎ形単
結晶シリコン層１０上の露出した薄いシリコン酸化膜を
選択的に除去して、その後シリコン酸化膜をマスクに不
要なｎ形単結晶シリコン層をエッチング除去する。この
工程によって、ベース領域の引き出し電極である多結晶
シリコン層２０２とｎ形単結晶シリコン層の端面との距
離はシリコン酸化膜１１１の膜厚で決まる。次いで、開
孔されたｎ形単結晶シリコン層の側面から拡散によりｐ
形真性ベース領域２２０を形成する。この結果、低濃度
コレクタ領域となるｎ形単結晶シリコン層１０の幅は、
図３で示したパターンニングして形成した２層１１０，
２００の幅に、多結晶シリコン層２０２の膜厚とシリコ
ン酸化膜１１１の膜厚を加えて、高濃度のｎ形領域５０
の横方向拡散長，ｐ形真性ベース領域２２０の横方向拡
散長、および熱酸化による多結晶シリコン層２０２膜厚
の減少分を差し引くことによって与えられる。すなわち
、低濃度コレクタ領域となるｎ形単結晶シリコン層１０
の幅は、２層１１０，２００のパターンニングによる幅
で決まり、そのため自在に設定できる。ｐ形外部ベース
領域２１０は予めｐ形不純物を添加した多結晶シリコン
層２０２からの拡散で形成され、ｐ形真性ベース領域２
２０はこのｐ形外部ベース領域２１０を介して、多結晶
シリコン層２０２，２００，２０１で引き出される。
【００１７】その後、全面に多結晶シリコン層を堆積し
て、ｎ形不純物を添加してパターンニングしてエミッタ
領域の引き出し電極となる多結晶シリコン層３００を形
成し、添加されたｎ形不純物の拡散により高濃度のｎ形
エミッタ領域３１０を形成して、多結晶シリコン層３０
０をパターンニングして図１に示したトランジスタが形
成できる。
て、ｎ形不純物を添加してパターンニングしてエミッタ
領域の引き出し電極となる多結晶シリコン層３００を形
成し、添加されたｎ形不純物の拡散により高濃度のｎ形
エミッタ領域３１０を形成して、多結晶シリコン層３０
０をパターンニングして図１に示したトランジスタが形
成できる。
【００１８】以上が本発明の実施例１とその製造方法で
あるが、かかる製法によれば、１度のホト工程によりト
ランジスタの活性領域の全てが自己整合的に形成でき、
さらに配線領域も自己整合的にトランジスタの活性領域
と接続でき、トランジスタを微細化できる。
あるが、かかる製法によれば、１度のホト工程によりト
ランジスタの活性領域の全てが自己整合的に形成でき、
さらに配線領域も自己整合的にトランジスタの活性領域
と接続でき、トランジスタを微細化できる。
【００１９】図６に本発明の実施例２による断面図を示
す。高濃度のｎ形領域５０、ｐ形多結晶シリコン層２０
０，２０１、ならびにｎ形多結晶シリコン層３００のそ
れぞれの表面に金属化合物（ＷＳｉ２，ＴｉＳｉ２等）
５５，２０５，２０６，３０５を設けている。これによ
って各々の引き出し抵抗を低減でき、引き出し距離を長
くでき、さらに直列抵抗に起因する時定数を短くできる
。 その結果、素子レイアウトの自由度が向上し、高速化が
実現できる。さらに、本発明によれば本図に示したよう
にコレクタ，ベース，エミッタの各引き出し配線層を積
層化でき、配線設置の自由度も高く、効率良く配線を設
けることができる。なお、本実施例では高濃度のｎ形領
域５０，ｐ形多結晶シリコン層２００，２０２、ならび
にｎ形多結晶シリコン層３００の表面のみに金属化合物
を設けているが、それらのすべての部分を金属化合物な
いしは金属に置換しても良い。
す。高濃度のｎ形領域５０、ｐ形多結晶シリコン層２０
０，２０１、ならびにｎ形多結晶シリコン層３００のそ
れぞれの表面に金属化合物（ＷＳｉ２，ＴｉＳｉ２等）
５５，２０５，２０６，３０５を設けている。これによ
って各々の引き出し抵抗を低減でき、引き出し距離を長
くでき、さらに直列抵抗に起因する時定数を短くできる
。 その結果、素子レイアウトの自由度が向上し、高速化が
実現できる。さらに、本発明によれば本図に示したよう
にコレクタ，ベース，エミッタの各引き出し配線層を積
層化でき、配線設置の自由度も高く、効率良く配線を設
けることができる。なお、本実施例では高濃度のｎ形領
域５０，ｐ形多結晶シリコン層２００，２０２、ならび
にｎ形多結晶シリコン層３００の表面のみに金属化合物
を設けているが、それらのすべての部分を金属化合物な
いしは金属に置換しても良い。
【００２０】図７に本発明の実施例３による断面図を示
す。トランジスタＡのエミッタ引き出し配線であるｎ形
多結晶シリコン層３００，金属化合物層３０５と、隣接
するトランジスタＢのコレクタ引き出し配線である高濃
度のｎ形領域５０，金属化合物層５５とを接続して、ト
ランジスタＡのエミッタとトランジスタＢのコレクタを
直接接続している。この構造をとることによって従来技
術で必要であったコンタクト孔とアルミ電極配線層を削
除でき、高集積化を図ることができる。
す。トランジスタＡのエミッタ引き出し配線であるｎ形
多結晶シリコン層３００，金属化合物層３０５と、隣接
するトランジスタＢのコレクタ引き出し配線である高濃
度のｎ形領域５０，金属化合物層５５とを接続して、ト
ランジスタＡのエミッタとトランジスタＢのコレクタを
直接接続している。この構造をとることによって従来技
術で必要であったコンタクト孔とアルミ電極配線層を削
除でき、高集積化を図ることができる。
【００２１】図８に本発明の実施例４による断面図を示
す。トランジスタＡのコレクタ引き出し配線である高濃
度のｎ形領域５０，金属化合物層５５と、隣接するトラ
ンジスタＢのベース引き出し配線であるｐ形多結晶シリ
コン層２０１，金属化合物層２０６とを接続して、トラ
ンジスタＡのコレクタとトランジスタＢのベースを直接
接続している。この構造をとることによって、実施例３
同様に、従来技術で必要であったコンタクト孔とアルミ
電極配線層を削減でき、高集積化を図ることができる。
す。トランジスタＡのコレクタ引き出し配線である高濃
度のｎ形領域５０，金属化合物層５５と、隣接するトラ
ンジスタＢのベース引き出し配線であるｐ形多結晶シリ
コン層２０１，金属化合物層２０６とを接続して、トラ
ンジスタＡのコレクタとトランジスタＢのベースを直接
接続している。この構造をとることによって、実施例３
同様に、従来技術で必要であったコンタクト孔とアルミ
電極配線層を削減でき、高集積化を図ることができる。
【００２２】図９に本発明の実施例５による断面図を示
す。トランジスタＡのエミッタ引き出し配線であるｎ形
多結晶シリコン層３００，金属化合物層３０５と、隣接
するトランジスタＢのｐ形多結晶シリコン層２０１，金
属化合物層２０６とを接続して、トランジスタＡのエミ
ッタとトランジスタＢのベースを直接接続している。こ
の構造をとることによって、実施例３，４同様に、従来
技術で必要であったコンタクト孔とアルミ電極配線層を
削除でき、高集積化を図ることができる。また、本実施
例ではトランジスタＡのコレクタ引き出し配線である金
属化合物層５５を途中で切断して、表面に金属化合物層
５５の無い高濃度のｎ形領域５０をトランジスタＡのコ
レクタに接続した抵抗領域としている。これによって、
独立した抵抗領域を設ける必要が無く、さらに接続のた
めのコンタクト孔とアルミ電極配線層を削除でき、高集
積化を図ることができる。なお、ここでは、コレクタ領
域への抵抗の直接接続のみを示しているが、ベース領域
ならびにエミッタ領域についても同様の方法により抵抗
の直接接続が可能で、高集積化を図ることができる。
す。トランジスタＡのエミッタ引き出し配線であるｎ形
多結晶シリコン層３００，金属化合物層３０５と、隣接
するトランジスタＢのｐ形多結晶シリコン層２０１，金
属化合物層２０６とを接続して、トランジスタＡのエミ
ッタとトランジスタＢのベースを直接接続している。こ
の構造をとることによって、実施例３，４同様に、従来
技術で必要であったコンタクト孔とアルミ電極配線層を
削除でき、高集積化を図ることができる。また、本実施
例ではトランジスタＡのコレクタ引き出し配線である金
属化合物層５５を途中で切断して、表面に金属化合物層
５５の無い高濃度のｎ形領域５０をトランジスタＡのコ
レクタに接続した抵抗領域としている。これによって、
独立した抵抗領域を設ける必要が無く、さらに接続のた
めのコンタクト孔とアルミ電極配線層を削除でき、高集
積化を図ることができる。なお、ここでは、コレクタ領
域への抵抗の直接接続のみを示しているが、ベース領域
ならびにエミッタ領域についても同様の方法により抵抗
の直接接続が可能で、高集積化を図ることができる。
【００２３】図１０に本発明の実施例６による断面図を
示す。本実施例では、コレクタ領域の高濃度のｎ形単結
晶半導体層５０を金属ないしは金属化合物４１０でトラ
ンジスタ領域の下方から引き出している。この構造では
、平面的に見てコレクタ引き出し配線領域がトランジス
タ領域と重複するため微細化が可能である。さらに、コ
レクタ引き出し配線領域を支持基板側に設けることによ
ってシリコン酸化膜４０１を厚くしてコレクタ引き出し
配線部の寄生容量を低減でき、高速化が可能である。 なお、この場合の貼合せ面は多結晶シリコン層４５０と
シリコン酸化膜１００の界面であり、予めシリコン酸化
膜４０１，４０２、金属ないしは金属化合物４１０、お
よび表面を平坦化した多結晶シリコン層４５０を形成し
たウエハを、表面にシリコン酸化膜１００を設けた支持
基板１に張り合わせることによって形成できる。
示す。本実施例では、コレクタ領域の高濃度のｎ形単結
晶半導体層５０を金属ないしは金属化合物４１０でトラ
ンジスタ領域の下方から引き出している。この構造では
、平面的に見てコレクタ引き出し配線領域がトランジス
タ領域と重複するため微細化が可能である。さらに、コ
レクタ引き出し配線領域を支持基板側に設けることによ
ってシリコン酸化膜４０１を厚くしてコレクタ引き出し
配線部の寄生容量を低減でき、高速化が可能である。 なお、この場合の貼合せ面は多結晶シリコン層４５０と
シリコン酸化膜１００の界面であり、予めシリコン酸化
膜４０１，４０２、金属ないしは金属化合物４１０、お
よび表面を平坦化した多結晶シリコン層４５０を形成し
たウエハを、表面にシリコン酸化膜１００を設けた支持
基板１に張り合わせることによって形成できる。
【００２４】図１１に本発明の実施例７による平面図を
示す。本実施例では、トランジスタを円形に形成してお
り、このような平面構造をとることによってエミッタ領
域３１０からベース領域２２０に注入された電子密度が
急速に低下することによって加速され、ベース領域の走
行時間が短縮され、トランジスタの高速化が可能である
。さらに、トランジスタで蓄積される容量を同一にした
場合、円形にすることによって直線的に照射される放射
線の軌跡の長さを短くでき、それによって発生した電荷
の収集量が減少し、ソフトエラーの発生を防止できる。
示す。本実施例では、トランジスタを円形に形成してお
り、このような平面構造をとることによってエミッタ領
域３１０からベース領域２２０に注入された電子密度が
急速に低下することによって加速され、ベース領域の走
行時間が短縮され、トランジスタの高速化が可能である
。さらに、トランジスタで蓄積される容量を同一にした
場合、円形にすることによって直線的に照射される放射
線の軌跡の長さを短くでき、それによって発生した電荷
の収集量が減少し、ソフトエラーの発生を防止できる。
【００２５】図１２に本発明の実施例８による平面図を
示す。本実施例では、１／４円弧状のトランジスタ１０
０１，１００２，１００３，１００４を同心円状に配置
し、中央にトランジスタ１０１０を配置している。トラ
ンジスタ１００１，１００２，１００３，１００４のエ
ミッタはトランジスタ１０１０のコレクタに実施例３に
示した方法で配線層無しで直接接続されている。これに
よって、例えばトランジスタ１００１、１００２、１０
０３を入力トランジスタとし、トランジスタ１００４を
参照トランジスタとし、トランジスタ１０１０を電流源
トランジスタとするＥＣＬ回路が高集積に形成できる。 なお、本実施例では、回路の動作速度や信頼性を決定す
るトランジスタ１００１，１００２，１００３は実施例
７で述べたように高速でかつソフトエラーを生じにくい
構造となっている。
示す。本実施例では、１／４円弧状のトランジスタ１０
０１，１００２，１００３，１００４を同心円状に配置
し、中央にトランジスタ１０１０を配置している。トラ
ンジスタ１００１，１００２，１００３，１００４のエ
ミッタはトランジスタ１０１０のコレクタに実施例３に
示した方法で配線層無しで直接接続されている。これに
よって、例えばトランジスタ１００１、１００２、１０
０３を入力トランジスタとし、トランジスタ１００４を
参照トランジスタとし、トランジスタ１０１０を電流源
トランジスタとするＥＣＬ回路が高集積に形成できる。 なお、本実施例では、回路の動作速度や信頼性を決定す
るトランジスタ１００１，１００２，１００３は実施例
７で述べたように高速でかつソフトエラーを生じにくい
構造となっている。
【００２６】図１３に本発明の実施例９による断面図と
平面図を示す。本実施例では、バイポーラトランジスタ
ａとＭＯＳトランジスタｂを共存している。ＭＯＳトラ
ンジスタはｎチャネルＭＯＳトランジスタで、ソース／
ドレイン領域は高濃度のｎ形領域３６０で形成されてい
る。加工寸法の縮小によってＭＯＳトランジスタは微細
化が可能で、それによって高集積密度を実現できる。さ
らに、本実施例に示したｎチャネルＭＯＳトランジスタ
と同様の構造で、ソース／ドレイン領域にｐ形拡散を行
なってｐチャネルＭＯＳトランジスタを設け、ＣＭＯＳ
回路を用いることによって低消費電力の集積回路が可能
である。それ故、本発明により微細化されたバイポーラ
トランジスタとＭＯＳトランジスタを共存することによ
って、高速で高集積、かつ低電力の集積回路を実現でき
る。なお、この例では、ＭＯＳトランジスタのソース／
ドレイン領域となる高濃度のｎ形領域３６０、ならびに
ゲート電極となる多結晶シリコン層３８０のそれぞれの
表面に金属化合物３６５，３８５を設けているが、これ
は本発明の本質ではなく、ＭＯＳトランジスタの構造は
必要とする性能が得られるものであれば特になんら制限
するものではない。また、実施例６に示したように支持
基板側にゲート電極となる多結晶シリコン層と金属化合
物を設けても良い。
平面図を示す。本実施例では、バイポーラトランジスタ
ａとＭＯＳトランジスタｂを共存している。ＭＯＳトラ
ンジスタはｎチャネルＭＯＳトランジスタで、ソース／
ドレイン領域は高濃度のｎ形領域３６０で形成されてい
る。加工寸法の縮小によってＭＯＳトランジスタは微細
化が可能で、それによって高集積密度を実現できる。さ
らに、本実施例に示したｎチャネルＭＯＳトランジスタ
と同様の構造で、ソース／ドレイン領域にｐ形拡散を行
なってｐチャネルＭＯＳトランジスタを設け、ＣＭＯＳ
回路を用いることによって低消費電力の集積回路が可能
である。それ故、本発明により微細化されたバイポーラ
トランジスタとＭＯＳトランジスタを共存することによ
って、高速で高集積、かつ低電力の集積回路を実現でき
る。なお、この例では、ＭＯＳトランジスタのソース／
ドレイン領域となる高濃度のｎ形領域３６０、ならびに
ゲート電極となる多結晶シリコン層３８０のそれぞれの
表面に金属化合物３６５，３８５を設けているが、これ
は本発明の本質ではなく、ＭＯＳトランジスタの構造は
必要とする性能が得られるものであれば特になんら制限
するものではない。また、実施例６に示したように支持
基板側にゲート電極となる多結晶シリコン層と金属化合
物を設けても良い。
【００２７】次に、実施例１０を図１４の計算機構成図
で説明する。本実施例は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ５０
０が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ５００や記憶制御装置５０１や主記
憶装置５０２などを、１辺が約１０〜３０ｍｍのシリコ
ン半導体チップで構成出来る。これら命令や演算を処理
するプロセッサ５００と記憶制御装置５０１と化合物半
導体集積回路よりなるデータ通信インタフェース５０３
を、同一セラミック基板５０６に実装している。また、
データ通信インタフェース５０３とデータ通信制御装置
５０４を、同一セラミック基板５０７に実装する。これ
らセラミック基板５０６並びに５０７と主記憶装置５０
２を実装したセラミック基板を、大きさが１辺約５０ｃ
ｍ程度あるいはそれ以下の基板に実装し、大型計算機の
中央処理ユニット５０８を形成する。この中央処理ユニ
ット５０８内のデータ通信や、複数の中央処理ユニット
間のデータ通信、あるいはデータ通信インタフェース５
０３と入出力プロセッサ５０５を実装した基板５０９と
の間のデータの通信は、図中の両端矢印線で示される光
ファイバ５１０を介して行なわれる。この計算機では、
命令や演算を処理するプロセッサ５００や記憶制御装置
５０１や主記憶装置５０２などのシリコン半導体集積回
路が並列に高速で動作し、またデータの通信を光を媒体
に行なうため、１秒間当りの命令処理回数を大幅に増加
することができる。
で説明する。本実施例は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ５０
０が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ５００や記憶制御装置５０１や主記
憶装置５０２などを、１辺が約１０〜３０ｍｍのシリコ
ン半導体チップで構成出来る。これら命令や演算を処理
するプロセッサ５００と記憶制御装置５０１と化合物半
導体集積回路よりなるデータ通信インタフェース５０３
を、同一セラミック基板５０６に実装している。また、
データ通信インタフェース５０３とデータ通信制御装置
５０４を、同一セラミック基板５０７に実装する。これ
らセラミック基板５０６並びに５０７と主記憶装置５０
２を実装したセラミック基板を、大きさが１辺約５０ｃ
ｍ程度あるいはそれ以下の基板に実装し、大型計算機の
中央処理ユニット５０８を形成する。この中央処理ユニ
ット５０８内のデータ通信や、複数の中央処理ユニット
間のデータ通信、あるいはデータ通信インタフェース５
０３と入出力プロセッサ５０５を実装した基板５０９と
の間のデータの通信は、図中の両端矢印線で示される光
ファイバ５１０を介して行なわれる。この計算機では、
命令や演算を処理するプロセッサ５００や記憶制御装置
５０１や主記憶装置５０２などのシリコン半導体集積回
路が並列に高速で動作し、またデータの通信を光を媒体
に行なうため、１秒間当りの命令処理回数を大幅に増加
することができる。
【００２８】以上の各実施例１〜１０において、その任
意のいくつか、あるいは全ての組合せを用いることがで
きる。また、各実施例でのｐ形，ｎ形の導電型を逆に用
いることができるのは勿論である。
意のいくつか、あるいは全ての組合せを用いることがで
きる。また、各実施例でのｐ形，ｎ形の導電型を逆に用
いることができるのは勿論である。
【００２９】
【発明の効果】本発明によれば、トランジスタの電極の
パタン寸法の制限に制約されることなく、トランジスタ
の活性領域を微細化できる効果がある。このため高速で
ソフトエラーを生じにくいトランジスタを形成できる。 また低濃度コレクタ領域のパタンを大きく設定すること
により、高耐圧のトランジスタを容易に構成できる。
パタン寸法の制限に制約されることなく、トランジスタ
の活性領域を微細化できる効果がある。このため高速で
ソフトエラーを生じにくいトランジスタを形成できる。 また低濃度コレクタ領域のパタンを大きく設定すること
により、高耐圧のトランジスタを容易に構成できる。
【００３０】以上により高集積，高速動作で、ソフトエ
ラーを生じにくいバイポーラトランジスタ，高耐圧のト
ランジスタおよびこれらを混在した集積回路を容易に提
供できる効果を有する。
ラーを生じにくいバイポーラトランジスタ，高耐圧のト
ランジスタおよびこれらを混在した集積回路を容易に提
供できる効果を有する。
【図１】本発明の実施例１による断面図と平面図である
。
。
【図２】従来例を示す断面図である。
【図３】実施例１の製造工程を示す断面図である。
【図４】実施例１の製造工程を示す断面図である。
【図５】実施例１の製造工程を示す断面図である。
【図６】本発明の実施例２による断面図である。
【図７】本発明の実施例３による断面図である。
【図８】本発明の実施例４による断面図である。
【図９】本発明の実施例５による断面図である。
【図１０】本発明の実施例６による断面図である。
【図１１】本発明の実施例７による平面図である。
【図１２】本発明の実施例８による平面図である。
【図１３】本発明の実施例９による断面図と平面図であ
る。
る。
【図１４】実施例１０を説明する計算機構成図である。
１…Ｓｉ基板、１０，３１３，３５０…ｎ形Ｓｉ層、１
１，１００，１０１，１０２，１１０，１１１，１１２
，１５０，３７０，３９０，３９５，４０１，４０２…
Ｓｉ酸化膜、５０，３１０，３１１，３１４，３６０…
高濃度のｎ形Ｓｉ層、５５，２０５，２０６，３０５，
３６５，３８５，４１０…金属ないしはＳｉ金属化合物
、２１０…高濃度のｐ形Ｓｉ層、２２０，３１２…ｐ形
Ｓｉ層、３０１，３０２，３０３…電極、２００，２０
１，２０２，３００，３８０，４５０…多結晶シリコン
層、５００…シリコン半導体集積回路よりなる命令や演
算を処理するプロセッサ、５０１…シリコン半導体集積
回路よりなる記憶制御装置、５０２…シリコン半導体集
積回路よりなる主記憶装置、５０３…化合物半導体集積
回路よりなるデータ通信インタフェース、５０４…デー
タ通信制御装置、５０５…入出力プロセッサ、５０６…
セラミック基板、５０７…セラミック基板、５０８…中
央処理ユニット、５０９…入出力プロセッサ実装基板、
５１０…データ通信用光ファイバ、１００１，１００２
，１００３，１００４，１０１０…トランジスタ。
１，１００，１０１，１０２，１１０，１１１，１１２
，１５０，３７０，３９０，３９５，４０１，４０２…
Ｓｉ酸化膜、５０，３１０，３１１，３１４，３６０…
高濃度のｎ形Ｓｉ層、５５，２０５，２０６，３０５，
３６５，３８５，４１０…金属ないしはＳｉ金属化合物
、２１０…高濃度のｐ形Ｓｉ層、２２０，３１２…ｐ形
Ｓｉ層、３０１，３０２，３０３…電極、２００，２０
１，２０２，３００，３８０，４５０…多結晶シリコン
層、５００…シリコン半導体集積回路よりなる命令や演
算を処理するプロセッサ、５０１…シリコン半導体集積
回路よりなる記憶制御装置、５０２…シリコン半導体集
積回路よりなる主記憶装置、５０３…化合物半導体集積
回路よりなるデータ通信インタフェース、５０４…デー
タ通信制御装置、５０５…入出力プロセッサ、５０６…
セラミック基板、５０７…セラミック基板、５０８…中
央処理ユニット、５０９…入出力プロセッサ実装基板、
５１０…データ通信用光ファイバ、１００１，１００２
，１００３，１００４，１０１０…トランジスタ。
Claims (6)
- 【請求項１】絶縁性基板と、該基板の表面上に設けられ
た第１導電形の単結晶半導体層からなる第１領域と、上
記基板表面上に設けられ、かつ上記第１領域の側面に接
して設けられた、第１導電形と反対導電形の第２導電形
の単結晶半導体層からなる第２領域と、上記基板表面上
に設けられ、かつ上記第２領域の側面に接して設けられ
た第１導電形の単結晶半導体層からなる第３領域と、上
記基板表面上に設けられ、かつ上記第３領域の側面に接
して設けられた第１導電形の単結晶半導体層からなる第
４領域とを有する半導体装置において、上記第２領域に
接続する単結晶半導体層もしくは多結晶半導体層からな
る第１の電極引き出し領域を有し、該第１の電極引き出
し領域の主要部分が絶縁体層を介して上記第４領域上に
延在して設けられてなることを特徴とする半導体装置。 - 【請求項２】上記第１領域に接続する、第１導電形の単
結晶半導体層もしくは多結晶半導体層からなる第２の電
極引き出し領域を有し、該第２の電極引き出し領域は上
記第１領域の側面において上記第１領域に接続されてな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】上記第１領域，上記第２領域，上記第３領
域、および上記第４領域のそれぞれの上面が、略同一平
面を形成してなることを特徴とする請求項１もしくは請
求項２記載の半導体装置。 - 【請求項４】上記第１の電極引き出し領域に接続される
、第２導電形の単結晶半導体層からなる第５領域が、上
記基板表面上に設けられてなることを特徴とする請求項
１ないし請求項３記載の半導体装置。 - 【請求項５】上記第１の電極引き出し領域，上記第２の
電極引き出し領域，上記第４領域および上記第５領域の
少なくとも一部に金属ないしは金属化合物を設けたこと
を特徴とする請求項１ないし請求項４記載の半導体装置
。 - 【請求項６】上記第１領域をエミッタ領域とし、上記第
２領域をベース領域とし、上記第３および第４領域をコ
レクタ領域とし、上記第１の電極引き出し領域をベース
引き出し電極とするバイポーラトランジスタを構成して
なることを特徴とする請求項１ないし請求項５記載の半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130977A JPH04356929A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
| KR1019920009386A KR100268634B1 (ko) | 1991-06-03 | 1992-05-30 | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 |
| US07/890,787 US5424575A (en) | 1991-06-03 | 1992-06-01 | Semiconductor device for SOI structure having lead conductor suitable for fine patterning |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130977A JPH04356929A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04356929A true JPH04356929A (ja) | 1992-12-10 |
Family
ID=15047028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130977A Pending JPH04356929A (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424575A (ja) |
| JP (1) | JPH04356929A (ja) |
| KR (1) | KR100268634B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523602A (en) * | 1993-09-06 | 1996-06-04 | Hitachi, Ltd. | Multi-layered structure having single crystalline semiconductor film formed on insulator |
| US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| JP2008158424A (ja) * | 2006-12-26 | 2008-07-10 | Seiko Epson Corp | 接続構造、電気光学装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| JP3258123B2 (ja) * | 1993-03-15 | 2002-02-18 | 株式会社東芝 | 半導体装置 |
| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3598664A (en) * | 1964-12-29 | 1971-08-10 | Texas Instruments Inc | High frequency transistor and process for fabricating same |
| US4404658A (en) * | 1980-03-12 | 1983-09-13 | Harris Corporation | Mesa bipolar memory cell and method of fabrication |
| US4897698A (en) * | 1984-10-31 | 1990-01-30 | Texas Instruments Incorporated | Horizontal structure thin film transistor |
| US5298786A (en) * | 1990-12-06 | 1994-03-29 | International Business Machines Corp. | SOI lateral bipolar transistor with edge-strapped base contact and method of fabricating same |
-
1991
- 1991-06-03 JP JP3130977A patent/JPH04356929A/ja active Pending
-
1992
- 1992-05-30 KR KR1019920009386A patent/KR100268634B1/ko not_active IP Right Cessation
- 1992-06-01 US US07/890,787 patent/US5424575A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523602A (en) * | 1993-09-06 | 1996-06-04 | Hitachi, Ltd. | Multi-layered structure having single crystalline semiconductor film formed on insulator |
| US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| US6313012B1 (en) | 1993-09-06 | 2001-11-06 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
| JP2008158424A (ja) * | 2006-12-26 | 2008-07-10 | Seiko Epson Corp | 接続構造、電気光学装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100268634B1 (ko) | 2000-10-16 |
| US5424575A (en) | 1995-06-13 |
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