JPH04356929A - 半導体装置 - Google Patents
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- JPH04356929A JPH04356929A JP3130977A JP13097791A JPH04356929A JP H04356929 A JPH04356929 A JP H04356929A JP 3130977 A JP3130977 A JP 3130977A JP 13097791 A JP13097791 A JP 13097791A JP H04356929 A JPH04356929 A JP H04356929A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の構造に係
り、特に微細で高速動作に適しソフトエラーを生じにく
いバイポーラトランジスタの構造に関する。
り、特に微細で高速動作に適しソフトエラーを生じにく
いバイポーラトランジスタの構造に関する。
【0002】
【従来の技術】従来の半導体装置の一例が特開平2−9
0535号に記載されている。ここに開示されているバ
イポーラトランジスタは、SOI構造(Silicon
On Insulator)によるラテラルトランジ
スタで、図2に示すような断面構造をしている。すなわ
ち、絶縁性基板100上にn形エミッタ領域311,p
形ベース領域312,n形コレクタ領域313,高濃度
n形コレクタ引き出し領域314を設けて、寄生容量を
低減し高速化を図っている。このトランジスタ構造では
領域311,312,313,314からなる島を形成
し、これらの島を絶縁性基板上に互いに離間させて配置
することにより、素子間の分離が容易に実現できる。
0535号に記載されている。ここに開示されているバ
イポーラトランジスタは、SOI構造(Silicon
On Insulator)によるラテラルトランジ
スタで、図2に示すような断面構造をしている。すなわ
ち、絶縁性基板100上にn形エミッタ領域311,p
形ベース領域312,n形コレクタ領域313,高濃度
n形コレクタ引き出し領域314を設けて、寄生容量を
低減し高速化を図っている。このトランジスタ構造では
領域311,312,313,314からなる島を形成
し、これらの島を絶縁性基板上に互いに離間させて配置
することにより、素子間の分離が容易に実現できる。
【0003】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、エミッタ電極301,ベース電極302,
コレクタ電極303を、それぞれn形エミッタ領域31
1,p形ベース領域312,高濃度n形コレクタ引き出
し領域314の上に設けたシリコン酸化膜150の開孔
部を被うように形成する。それ故、各領域と開孔部との
マスク合わせ余裕および開孔部と電極とのマスク合わせ
余裕を必要とし、さらに電極加工寸法(線幅と間隔)の
影響を受け、これらの制約を越えて上記の電極パターン
(301,302,303)等を微細化することはでき
なかった。従ってトランジスタの微細化が困難であった
。また、同様の理由によりn形エミッタ領域311,n
形コレクタ領域313ならびに高濃度n形コレクタ引き
出し領域314の幅の縮小が困難で高速動作の妨げとな
っていた。
来技術では、エミッタ電極301,ベース電極302,
コレクタ電極303を、それぞれn形エミッタ領域31
1,p形ベース領域312,高濃度n形コレクタ引き出
し領域314の上に設けたシリコン酸化膜150の開孔
部を被うように形成する。それ故、各領域と開孔部との
マスク合わせ余裕および開孔部と電極とのマスク合わせ
余裕を必要とし、さらに電極加工寸法(線幅と間隔)の
影響を受け、これらの制約を越えて上記の電極パターン
(301,302,303)等を微細化することはでき
なかった。従ってトランジスタの微細化が困難であった
。また、同様の理由によりn形エミッタ領域311,n
形コレクタ領域313ならびに高濃度n形コレクタ引き
出し領域314の幅の縮小が困難で高速動作の妨げとな
っていた。
【0004】本発明の目的は、従来の半導体装置の上述
の問題点を改善し、微細で、高速かつソフトエラーを生
じにくいバイポーラトランジスタを提供することにある
。
の問題点を改善し、微細で、高速かつソフトエラーを生
じにくいバイポーラトランジスタを提供することにある
。
【0005】
【課題を解決するための手段】上記目的を達成するため
の本発明の手段は、絶縁性基板(100)と、該基板(
100)の表面上に設けられた第1導電形の単結晶半導
体層からなる第1領域(310)と、上記基板表面上に
設けられ、かつ上記第1領域(310)の側面に接して
設けられた、第1導電形と反対導電形の第2導電形の単
結晶半導体層からなる第2領域(220,210)と、
上記基板表面上に設けられ、かつ上記第2領域(220
,210)の側面に接して設けられた第1導電形の単結
晶半導体層からなる第3領域(10)と、上記基板表面
上に設けられ、かつ上記第3領域(10)の側面に接し
て設けられた第1導電形の単結晶半導体層からなる第4
領域(50)とを有する半導体装置において、上記第2
領域(220,210)に接続する単結晶半導体層もし
くは多結晶半導体層からなる第1の電極引き出し領域(
202,200,201)を有し、該第1の電極引き出
し領域(202,200,201)の主要部分が絶縁体
層(102)を介して上記第4領域(50)上に延在し
て設けられてなることを特徴とする半導体装置とするこ
とである。
の本発明の手段は、絶縁性基板(100)と、該基板(
100)の表面上に設けられた第1導電形の単結晶半導
体層からなる第1領域(310)と、上記基板表面上に
設けられ、かつ上記第1領域(310)の側面に接して
設けられた、第1導電形と反対導電形の第2導電形の単
結晶半導体層からなる第2領域(220,210)と、
上記基板表面上に設けられ、かつ上記第2領域(220
,210)の側面に接して設けられた第1導電形の単結
晶半導体層からなる第3領域(10)と、上記基板表面
上に設けられ、かつ上記第3領域(10)の側面に接し
て設けられた第1導電形の単結晶半導体層からなる第4
領域(50)とを有する半導体装置において、上記第2
領域(220,210)に接続する単結晶半導体層もし
くは多結晶半導体層からなる第1の電極引き出し領域(
202,200,201)を有し、該第1の電極引き出
し領域(202,200,201)の主要部分が絶縁体
層(102)を介して上記第4領域(50)上に延在し
て設けられてなることを特徴とする半導体装置とするこ
とである。
【0006】換言すれば、第3領域(10)および第4
領域(50)上に設けた絶縁体層(102)の上に設け
た第1の電極引き出し領域(202,200,201)
によって、第2領域(220,210)の電極を引き出
す構造をとることである。
領域(50)上に設けた絶縁体層(102)の上に設け
た第1の電極引き出し領域(202,200,201)
によって、第2領域(220,210)の電極を引き出
す構造をとることである。
【0007】
【作用】上記の手段によれば第2領域に接続した第1の
電極引き出し領域は、主に第3領域および第4領域の上
に延在して形成される。従って該第1の電極引き出し領
域の寸法は、第3領域および第4領域の寸法や形状に制
約されず、自在な寸法の電極引き出し領域として設ける
ことができる。このためトランジスタを微細化できる。 また、第1領域、第2領域、および第3領域の幅を小さ
く設定できることによってトランジスタの高速化が図れ
る。またこの幅を大きく設定できることによってトラン
ジスタの高耐圧化が図れる。さらにこの幅を自由に設定
できることによって、集積回路中での必要に応じた特性
の異なる種々のトランジスタが、容易に同一チップ上に
混在させて形成可能である。
電極引き出し領域は、主に第3領域および第4領域の上
に延在して形成される。従って該第1の電極引き出し領
域の寸法は、第3領域および第4領域の寸法や形状に制
約されず、自在な寸法の電極引き出し領域として設ける
ことができる。このためトランジスタを微細化できる。 また、第1領域、第2領域、および第3領域の幅を小さ
く設定できることによってトランジスタの高速化が図れ
る。またこの幅を大きく設定できることによってトラン
ジスタの高耐圧化が図れる。さらにこの幅を自由に設定
できることによって、集積回路中での必要に応じた特性
の異なる種々のトランジスタが、容易に同一チップ上に
混在させて形成可能である。
【0008】
【実施例】以下に、本発明の実施例を参照して詳細に説
明する。
明する。
【0009】図1に本発明の実施例1による断面図と平
面図を示す。本実施例はバイポーラトランジスタの例を
示す。絶縁膜100上に単結晶半導体層310,220
,10,50および予め不純物を添加した多結晶半導体
層202から拡散される高濃度のp形領域210を設け
る。高濃度のp形領域210を介して多結晶半導体層2
02,200,201によりp形の単結晶半導体層22
0の電極を引き出している。また、高濃度のn形単結晶
半導体層50はn形単結晶半導体層10に接した部分が
高濃度のコレクタ領域として動作する。多結晶半導体層
201の下側部およびそれより左方の高濃度のn形単結
晶半導体層50は、コレクタ領域の引き出し領域となっ
ている。さらに、高濃度のn形単結晶半導体層310の
側面に多結晶半導体層300が接続され、310の引き
出し領域となっている。
面図を示す。本実施例はバイポーラトランジスタの例を
示す。絶縁膜100上に単結晶半導体層310,220
,10,50および予め不純物を添加した多結晶半導体
層202から拡散される高濃度のp形領域210を設け
る。高濃度のp形領域210を介して多結晶半導体層2
02,200,201によりp形の単結晶半導体層22
0の電極を引き出している。また、高濃度のn形単結晶
半導体層50はn形単結晶半導体層10に接した部分が
高濃度のコレクタ領域として動作する。多結晶半導体層
201の下側部およびそれより左方の高濃度のn形単結
晶半導体層50は、コレクタ領域の引き出し領域となっ
ている。さらに、高濃度のn形単結晶半導体層310の
側面に多結晶半導体層300が接続され、310の引き
出し領域となっている。
【0010】本実施例においては多結晶半導体層202
,200,201の主要部分は、単結晶半導体層10,
50の上に延在して設けられている。従って単結晶半導
体層220の幅を小さく形成しても、220の電極引き
出し上の制約にならない。また多結晶半導体層300が
高濃度のn形単結晶半導体層310の側面に接続されて
いる。従って単結晶半導体層310の幅を小さく形成し
ても、310の電極引き出し上の制約にならない。
,200,201の主要部分は、単結晶半導体層10,
50の上に延在して設けられている。従って単結晶半導
体層220の幅を小さく形成しても、220の電極引き
出し上の制約にならない。また多結晶半導体層300が
高濃度のn形単結晶半導体層310の側面に接続されて
いる。従って単結晶半導体層310の幅を小さく形成し
ても、310の電極引き出し上の制約にならない。
【0011】それ故、トランジスタの活性領域である単
結晶半導体層310,220,210,10以外の領域
は全て配線領域となり、実効的なトランジスタ面積を微
細化できる効果がある。一例としてエミッタ領域310
の幅,真性ベース領域220の幅,低濃度コレクタ領域
10の幅、および最低限必要な高濃度コレクタ領域50
の幅がそれぞれ、0.05μm,0.05μm,0.1
μm,0.1μmであるとすると、実効的なトランジス
タ領域の幅は0.3μm に微細化できる。このときト
ランジスタの奥行き方向の長さを3μm程度とすると、
実効的なトランジスタ面積は約1μm2 に微細化でき
る。
結晶半導体層310,220,210,10以外の領域
は全て配線領域となり、実効的なトランジスタ面積を微
細化できる効果がある。一例としてエミッタ領域310
の幅,真性ベース領域220の幅,低濃度コレクタ領域
10の幅、および最低限必要な高濃度コレクタ領域50
の幅がそれぞれ、0.05μm,0.05μm,0.1
μm,0.1μmであるとすると、実効的なトランジス
タ領域の幅は0.3μm に微細化できる。このときト
ランジスタの奥行き方向の長さを3μm程度とすると、
実効的なトランジスタ面積は約1μm2 に微細化でき
る。
【0012】また本発明では後述するように、低濃度の
コレクタ領域10の幅を平面パタン寸法によってトラン
ジスタごとに自由に設定できる。このため10の幅を大
きくすれば容易に高耐圧トランジスタを形成できる効果
がある。従って集積回路中での必要に応じ、高速で耐圧
の低いトランジスタや中速で耐圧の高いトランジスタな
ど、従来技術では特殊な工程を用いなければ共存化でき
なかった種々のトランジスタを容易に共存形成できる効
果がある。さらに、トランジスタの活性領域が微細化さ
れたことによって、α線などの放射線が照射された時に
収集される雑音電荷量が少なく、ソフトエラーを生じに
くいバイポーラトランジスタを実現できる効果がある。
コレクタ領域10の幅を平面パタン寸法によってトラン
ジスタごとに自由に設定できる。このため10の幅を大
きくすれば容易に高耐圧トランジスタを形成できる効果
がある。従って集積回路中での必要に応じ、高速で耐圧
の低いトランジスタや中速で耐圧の高いトランジスタな
ど、従来技術では特殊な工程を用いなければ共存化でき
なかった種々のトランジスタを容易に共存形成できる効
果がある。さらに、トランジスタの活性領域が微細化さ
れたことによって、α線などの放射線が照射された時に
収集される雑音電荷量が少なく、ソフトエラーを生じに
くいバイポーラトランジスタを実現できる効果がある。
【0013】図3〜図5は、図1に示した実施例1の製
造工程を示す断面図である。以下製造工程を図番に従っ
て説明する。
造工程を示す断面図である。以下製造工程を図番に従っ
て説明する。
【0014】図3:表面にシリコン酸化膜100を形成
したn形Si基板10を、シリコン酸化膜100の表面
がSi支持基板1の表面と接するように張り合わせる。 その後、n形Si基板10を研磨して所望の厚さにまで
薄層化する。次いで、熱酸化しパターンニングしてシリ
コン酸化膜101を形成した後、再度熱酸化してシリコ
ン酸化膜102を形成する。その後、多結晶シリコン層
200を堆積してp形不純物を添加し、シリコン酸化膜
110を堆積しパターンニングしてトランジスタの活性
領域に2層110,200を残す。次いで、ホトレジス
トと2層膜110,200をマスクにn形不純物を添加
して高濃度のn形領域50を形成する。
したn形Si基板10を、シリコン酸化膜100の表面
がSi支持基板1の表面と接するように張り合わせる。 その後、n形Si基板10を研磨して所望の厚さにまで
薄層化する。次いで、熱酸化しパターンニングしてシリ
コン酸化膜101を形成した後、再度熱酸化してシリコ
ン酸化膜102を形成する。その後、多結晶シリコン層
200を堆積してp形不純物を添加し、シリコン酸化膜
110を堆積しパターンニングしてトランジスタの活性
領域に2層110,200を残す。次いで、ホトレジス
トと2層膜110,200をマスクにn形不純物を添加
して高濃度のn形領域50を形成する。
【0015】図4:ホトレジストと2層膜110,20
0をマスクに、2層膜110,200下部以外のシリコ
ン酸化膜101を除去する。全面に多結晶シリコン層を
堆積し、p形不純物を添加した後、ホト工程と異方性の
エッチングによりパターンニングして多結晶シリコン層
201,202を形成する。ここで多結晶シリコン層2
02は、側面で多結晶シリコン層200に接続し、また
下部でn形単結晶シリコン層10に接続する。多結晶シ
リコン層202とn形単結晶シリコン層10との接続領
域の幅は堆積した多結晶シリコン層202の膜厚で決ま
る。多結晶シリコン層201は同様に多結晶シリコン層
200に接続している。
0をマスクに、2層膜110,200下部以外のシリコ
ン酸化膜101を除去する。全面に多結晶シリコン層を
堆積し、p形不純物を添加した後、ホト工程と異方性の
エッチングによりパターンニングして多結晶シリコン層
201,202を形成する。ここで多結晶シリコン層2
02は、側面で多結晶シリコン層200に接続し、また
下部でn形単結晶シリコン層10に接続する。多結晶シ
リコン層202とn形単結晶シリコン層10との接続領
域の幅は堆積した多結晶シリコン層202の膜厚で決ま
る。多結晶シリコン層201は同様に多結晶シリコン層
200に接続している。
【0016】図5:熱酸化して多結晶シリコン層201
,202を被うようにシリコン酸化膜112,111を
形成する。次いで、前記熱酸化工程で形成されたn形単
結晶シリコン層10上の露出した薄いシリコン酸化膜を
選択的に除去して、その後シリコン酸化膜をマスクに不
要なn形単結晶シリコン層をエッチング除去する。この
工程によって、ベース領域の引き出し電極である多結晶
シリコン層202とn形単結晶シリコン層の端面との距
離はシリコン酸化膜111の膜厚で決まる。次いで、開
孔されたn形単結晶シリコン層の側面から拡散によりp
形真性ベース領域220を形成する。この結果、低濃度
コレクタ領域となるn形単結晶シリコン層10の幅は、
図3で示したパターンニングして形成した2層110,
200の幅に、多結晶シリコン層202の膜厚とシリコ
ン酸化膜111の膜厚を加えて、高濃度のn形領域50
の横方向拡散長,p形真性ベース領域220の横方向拡
散長、および熱酸化による多結晶シリコン層202膜厚
の減少分を差し引くことによって与えられる。すなわち
、低濃度コレクタ領域となるn形単結晶シリコン層10
の幅は、2層110,200のパターンニングによる幅
で決まり、そのため自在に設定できる。p形外部ベース
領域210は予めp形不純物を添加した多結晶シリコン
層202からの拡散で形成され、p形真性ベース領域2
20はこのp形外部ベース領域210を介して、多結晶
シリコン層202,200,201で引き出される。
,202を被うようにシリコン酸化膜112,111を
形成する。次いで、前記熱酸化工程で形成されたn形単
結晶シリコン層10上の露出した薄いシリコン酸化膜を
選択的に除去して、その後シリコン酸化膜をマスクに不
要なn形単結晶シリコン層をエッチング除去する。この
工程によって、ベース領域の引き出し電極である多結晶
シリコン層202とn形単結晶シリコン層の端面との距
離はシリコン酸化膜111の膜厚で決まる。次いで、開
孔されたn形単結晶シリコン層の側面から拡散によりp
形真性ベース領域220を形成する。この結果、低濃度
コレクタ領域となるn形単結晶シリコン層10の幅は、
図3で示したパターンニングして形成した2層110,
200の幅に、多結晶シリコン層202の膜厚とシリコ
ン酸化膜111の膜厚を加えて、高濃度のn形領域50
の横方向拡散長,p形真性ベース領域220の横方向拡
散長、および熱酸化による多結晶シリコン層202膜厚
の減少分を差し引くことによって与えられる。すなわち
、低濃度コレクタ領域となるn形単結晶シリコン層10
の幅は、2層110,200のパターンニングによる幅
で決まり、そのため自在に設定できる。p形外部ベース
領域210は予めp形不純物を添加した多結晶シリコン
層202からの拡散で形成され、p形真性ベース領域2
20はこのp形外部ベース領域210を介して、多結晶
シリコン層202,200,201で引き出される。
【0017】その後、全面に多結晶シリコン層を堆積し
て、n形不純物を添加してパターンニングしてエミッタ
領域の引き出し電極となる多結晶シリコン層300を形
成し、添加されたn形不純物の拡散により高濃度のn形
エミッタ領域310を形成して、多結晶シリコン層30
0をパターンニングして図1に示したトランジスタが形
成できる。
て、n形不純物を添加してパターンニングしてエミッタ
領域の引き出し電極となる多結晶シリコン層300を形
成し、添加されたn形不純物の拡散により高濃度のn形
エミッタ領域310を形成して、多結晶シリコン層30
0をパターンニングして図1に示したトランジスタが形
成できる。
【0018】以上が本発明の実施例1とその製造方法で
あるが、かかる製法によれば、1度のホト工程によりト
ランジスタの活性領域の全てが自己整合的に形成でき、
さらに配線領域も自己整合的にトランジスタの活性領域
と接続でき、トランジスタを微細化できる。
あるが、かかる製法によれば、1度のホト工程によりト
ランジスタの活性領域の全てが自己整合的に形成でき、
さらに配線領域も自己整合的にトランジスタの活性領域
と接続でき、トランジスタを微細化できる。
【0019】図6に本発明の実施例2による断面図を示
す。高濃度のn形領域50、p形多結晶シリコン層20
0,201、ならびにn形多結晶シリコン層300のそ
れぞれの表面に金属化合物(WSi2,TiSi2等)
55,205,206,305を設けている。これによ
って各々の引き出し抵抗を低減でき、引き出し距離を長
くでき、さらに直列抵抗に起因する時定数を短くできる
。 その結果、素子レイアウトの自由度が向上し、高速化が
実現できる。さらに、本発明によれば本図に示したよう
にコレクタ,ベース,エミッタの各引き出し配線層を積
層化でき、配線設置の自由度も高く、効率良く配線を設
けることができる。なお、本実施例では高濃度のn形領
域50,p形多結晶シリコン層200,202、ならび
にn形多結晶シリコン層300の表面のみに金属化合物
を設けているが、それらのすべての部分を金属化合物な
いしは金属に置換しても良い。
す。高濃度のn形領域50、p形多結晶シリコン層20
0,201、ならびにn形多結晶シリコン層300のそ
れぞれの表面に金属化合物(WSi2,TiSi2等)
55,205,206,305を設けている。これによ
って各々の引き出し抵抗を低減でき、引き出し距離を長
くでき、さらに直列抵抗に起因する時定数を短くできる
。 その結果、素子レイアウトの自由度が向上し、高速化が
実現できる。さらに、本発明によれば本図に示したよう
にコレクタ,ベース,エミッタの各引き出し配線層を積
層化でき、配線設置の自由度も高く、効率良く配線を設
けることができる。なお、本実施例では高濃度のn形領
域50,p形多結晶シリコン層200,202、ならび
にn形多結晶シリコン層300の表面のみに金属化合物
を設けているが、それらのすべての部分を金属化合物な
いしは金属に置換しても良い。
【0020】図7に本発明の実施例3による断面図を示
す。トランジスタAのエミッタ引き出し配線であるn形
多結晶シリコン層300,金属化合物層305と、隣接
するトランジスタBのコレクタ引き出し配線である高濃
度のn形領域50,金属化合物層55とを接続して、ト
ランジスタAのエミッタとトランジスタBのコレクタを
直接接続している。この構造をとることによって従来技
術で必要であったコンタクト孔とアルミ電極配線層を削
除でき、高集積化を図ることができる。
す。トランジスタAのエミッタ引き出し配線であるn形
多結晶シリコン層300,金属化合物層305と、隣接
するトランジスタBのコレクタ引き出し配線である高濃
度のn形領域50,金属化合物層55とを接続して、ト
ランジスタAのエミッタとトランジスタBのコレクタを
直接接続している。この構造をとることによって従来技
術で必要であったコンタクト孔とアルミ電極配線層を削
除でき、高集積化を図ることができる。
【0021】図8に本発明の実施例4による断面図を示
す。トランジスタAのコレクタ引き出し配線である高濃
度のn形領域50,金属化合物層55と、隣接するトラ
ンジスタBのベース引き出し配線であるp形多結晶シリ
コン層201,金属化合物層206とを接続して、トラ
ンジスタAのコレクタとトランジスタBのベースを直接
接続している。この構造をとることによって、実施例3
同様に、従来技術で必要であったコンタクト孔とアルミ
電極配線層を削減でき、高集積化を図ることができる。
す。トランジスタAのコレクタ引き出し配線である高濃
度のn形領域50,金属化合物層55と、隣接するトラ
ンジスタBのベース引き出し配線であるp形多結晶シリ
コン層201,金属化合物層206とを接続して、トラ
ンジスタAのコレクタとトランジスタBのベースを直接
接続している。この構造をとることによって、実施例3
同様に、従来技術で必要であったコンタクト孔とアルミ
電極配線層を削減でき、高集積化を図ることができる。
【0022】図9に本発明の実施例5による断面図を示
す。トランジスタAのエミッタ引き出し配線であるn形
多結晶シリコン層300,金属化合物層305と、隣接
するトランジスタBのp形多結晶シリコン層201,金
属化合物層206とを接続して、トランジスタAのエミ
ッタとトランジスタBのベースを直接接続している。こ
の構造をとることによって、実施例3,4同様に、従来
技術で必要であったコンタクト孔とアルミ電極配線層を
削除でき、高集積化を図ることができる。また、本実施
例ではトランジスタAのコレクタ引き出し配線である金
属化合物層55を途中で切断して、表面に金属化合物層
55の無い高濃度のn形領域50をトランジスタAのコ
レクタに接続した抵抗領域としている。これによって、
独立した抵抗領域を設ける必要が無く、さらに接続のた
めのコンタクト孔とアルミ電極配線層を削除でき、高集
積化を図ることができる。なお、ここでは、コレクタ領
域への抵抗の直接接続のみを示しているが、ベース領域
ならびにエミッタ領域についても同様の方法により抵抗
の直接接続が可能で、高集積化を図ることができる。
す。トランジスタAのエミッタ引き出し配線であるn形
多結晶シリコン層300,金属化合物層305と、隣接
するトランジスタBのp形多結晶シリコン層201,金
属化合物層206とを接続して、トランジスタAのエミ
ッタとトランジスタBのベースを直接接続している。こ
の構造をとることによって、実施例3,4同様に、従来
技術で必要であったコンタクト孔とアルミ電極配線層を
削除でき、高集積化を図ることができる。また、本実施
例ではトランジスタAのコレクタ引き出し配線である金
属化合物層55を途中で切断して、表面に金属化合物層
55の無い高濃度のn形領域50をトランジスタAのコ
レクタに接続した抵抗領域としている。これによって、
独立した抵抗領域を設ける必要が無く、さらに接続のた
めのコンタクト孔とアルミ電極配線層を削除でき、高集
積化を図ることができる。なお、ここでは、コレクタ領
域への抵抗の直接接続のみを示しているが、ベース領域
ならびにエミッタ領域についても同様の方法により抵抗
の直接接続が可能で、高集積化を図ることができる。
【0023】図10に本発明の実施例6による断面図を
示す。本実施例では、コレクタ領域の高濃度のn形単結
晶半導体層50を金属ないしは金属化合物410でトラ
ンジスタ領域の下方から引き出している。この構造では
、平面的に見てコレクタ引き出し配線領域がトランジス
タ領域と重複するため微細化が可能である。さらに、コ
レクタ引き出し配線領域を支持基板側に設けることによ
ってシリコン酸化膜401を厚くしてコレクタ引き出し
配線部の寄生容量を低減でき、高速化が可能である。 なお、この場合の貼合せ面は多結晶シリコン層450と
シリコン酸化膜100の界面であり、予めシリコン酸化
膜401,402、金属ないしは金属化合物410、お
よび表面を平坦化した多結晶シリコン層450を形成し
たウエハを、表面にシリコン酸化膜100を設けた支持
基板1に張り合わせることによって形成できる。
示す。本実施例では、コレクタ領域の高濃度のn形単結
晶半導体層50を金属ないしは金属化合物410でトラ
ンジスタ領域の下方から引き出している。この構造では
、平面的に見てコレクタ引き出し配線領域がトランジス
タ領域と重複するため微細化が可能である。さらに、コ
レクタ引き出し配線領域を支持基板側に設けることによ
ってシリコン酸化膜401を厚くしてコレクタ引き出し
配線部の寄生容量を低減でき、高速化が可能である。 なお、この場合の貼合せ面は多結晶シリコン層450と
シリコン酸化膜100の界面であり、予めシリコン酸化
膜401,402、金属ないしは金属化合物410、お
よび表面を平坦化した多結晶シリコン層450を形成し
たウエハを、表面にシリコン酸化膜100を設けた支持
基板1に張り合わせることによって形成できる。
【0024】図11に本発明の実施例7による平面図を
示す。本実施例では、トランジスタを円形に形成してお
り、このような平面構造をとることによってエミッタ領
域310からベース領域220に注入された電子密度が
急速に低下することによって加速され、ベース領域の走
行時間が短縮され、トランジスタの高速化が可能である
。さらに、トランジスタで蓄積される容量を同一にした
場合、円形にすることによって直線的に照射される放射
線の軌跡の長さを短くでき、それによって発生した電荷
の収集量が減少し、ソフトエラーの発生を防止できる。
示す。本実施例では、トランジスタを円形に形成してお
り、このような平面構造をとることによってエミッタ領
域310からベース領域220に注入された電子密度が
急速に低下することによって加速され、ベース領域の走
行時間が短縮され、トランジスタの高速化が可能である
。さらに、トランジスタで蓄積される容量を同一にした
場合、円形にすることによって直線的に照射される放射
線の軌跡の長さを短くでき、それによって発生した電荷
の収集量が減少し、ソフトエラーの発生を防止できる。
【0025】図12に本発明の実施例8による平面図を
示す。本実施例では、1/4円弧状のトランジスタ10
01,1002,1003,1004を同心円状に配置
し、中央にトランジスタ1010を配置している。トラ
ンジスタ1001,1002,1003,1004のエ
ミッタはトランジスタ1010のコレクタに実施例3に
示した方法で配線層無しで直接接続されている。これに
よって、例えばトランジスタ1001、1002、10
03を入力トランジスタとし、トランジスタ1004を
参照トランジスタとし、トランジスタ1010を電流源
トランジスタとするECL回路が高集積に形成できる。 なお、本実施例では、回路の動作速度や信頼性を決定す
るトランジスタ1001,1002,1003は実施例
7で述べたように高速でかつソフトエラーを生じにくい
構造となっている。
示す。本実施例では、1/4円弧状のトランジスタ10
01,1002,1003,1004を同心円状に配置
し、中央にトランジスタ1010を配置している。トラ
ンジスタ1001,1002,1003,1004のエ
ミッタはトランジスタ1010のコレクタに実施例3に
示した方法で配線層無しで直接接続されている。これに
よって、例えばトランジスタ1001、1002、10
03を入力トランジスタとし、トランジスタ1004を
参照トランジスタとし、トランジスタ1010を電流源
トランジスタとするECL回路が高集積に形成できる。 なお、本実施例では、回路の動作速度や信頼性を決定す
るトランジスタ1001,1002,1003は実施例
7で述べたように高速でかつソフトエラーを生じにくい
構造となっている。
【0026】図13に本発明の実施例9による断面図と
平面図を示す。本実施例では、バイポーラトランジスタ
aとMOSトランジスタbを共存している。MOSトラ
ンジスタはnチャネルMOSトランジスタで、ソース/
ドレイン領域は高濃度のn形領域360で形成されてい
る。加工寸法の縮小によってMOSトランジスタは微細
化が可能で、それによって高集積密度を実現できる。さ
らに、本実施例に示したnチャネルMOSトランジスタ
と同様の構造で、ソース/ドレイン領域にp形拡散を行
なってpチャネルMOSトランジスタを設け、CMOS
回路を用いることによって低消費電力の集積回路が可能
である。それ故、本発明により微細化されたバイポーラ
トランジスタとMOSトランジスタを共存することによ
って、高速で高集積、かつ低電力の集積回路を実現でき
る。なお、この例では、MOSトランジスタのソース/
ドレイン領域となる高濃度のn形領域360、ならびに
ゲート電極となる多結晶シリコン層380のそれぞれの
表面に金属化合物365,385を設けているが、これ
は本発明の本質ではなく、MOSトランジスタの構造は
必要とする性能が得られるものであれば特になんら制限
するものではない。また、実施例6に示したように支持
基板側にゲート電極となる多結晶シリコン層と金属化合
物を設けても良い。
平面図を示す。本実施例では、バイポーラトランジスタ
aとMOSトランジスタbを共存している。MOSトラ
ンジスタはnチャネルMOSトランジスタで、ソース/
ドレイン領域は高濃度のn形領域360で形成されてい
る。加工寸法の縮小によってMOSトランジスタは微細
化が可能で、それによって高集積密度を実現できる。さ
らに、本実施例に示したnチャネルMOSトランジスタ
と同様の構造で、ソース/ドレイン領域にp形拡散を行
なってpチャネルMOSトランジスタを設け、CMOS
回路を用いることによって低消費電力の集積回路が可能
である。それ故、本発明により微細化されたバイポーラ
トランジスタとMOSトランジスタを共存することによ
って、高速で高集積、かつ低電力の集積回路を実現でき
る。なお、この例では、MOSトランジスタのソース/
ドレイン領域となる高濃度のn形領域360、ならびに
ゲート電極となる多結晶シリコン層380のそれぞれの
表面に金属化合物365,385を設けているが、これ
は本発明の本質ではなく、MOSトランジスタの構造は
必要とする性能が得られるものであれば特になんら制限
するものではない。また、実施例6に示したように支持
基板側にゲート電極となる多結晶シリコン層と金属化合
物を設けても良い。
【0027】次に、実施例10を図14の計算機構成図
で説明する。本実施例は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ50
0が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ500や記憶制御装置501や主記
憶装置502などを、1辺が約10〜30mmのシリコ
ン半導体チップで構成出来る。これら命令や演算を処理
するプロセッサ500と記憶制御装置501と化合物半
導体集積回路よりなるデータ通信インタフェース503
を、同一セラミック基板506に実装している。また、
データ通信インタフェース503とデータ通信制御装置
504を、同一セラミック基板507に実装する。これ
らセラミック基板506並びに507と主記憶装置50
2を実装したセラミック基板を、大きさが1辺約50c
m程度あるいはそれ以下の基板に実装し、大型計算機の
中央処理ユニット508を形成する。この中央処理ユニ
ット508内のデータ通信や、複数の中央処理ユニット
間のデータ通信、あるいはデータ通信インタフェース5
03と入出力プロセッサ505を実装した基板509と
の間のデータの通信は、図中の両端矢印線で示される光
ファイバ510を介して行なわれる。この計算機では、
命令や演算を処理するプロセッサ500や記憶制御装置
501や主記憶装置502などのシリコン半導体集積回
路が並列に高速で動作し、またデータの通信を光を媒体
に行なうため、1秒間当りの命令処理回数を大幅に増加
することができる。
で説明する。本実施例は、本発明を実施したシリコン半
導体集積回路を、命令や演算を処理するプロセッサ50
0が、複数個並列に接続された高速大型計算機に適用し
た例である。本実施例では、本発明を実施した高速シリ
コン半導体集積回路の集積度が高いため、命令や演算を
処理するプロセッサ500や記憶制御装置501や主記
憶装置502などを、1辺が約10〜30mmのシリコ
ン半導体チップで構成出来る。これら命令や演算を処理
するプロセッサ500と記憶制御装置501と化合物半
導体集積回路よりなるデータ通信インタフェース503
を、同一セラミック基板506に実装している。また、
データ通信インタフェース503とデータ通信制御装置
504を、同一セラミック基板507に実装する。これ
らセラミック基板506並びに507と主記憶装置50
2を実装したセラミック基板を、大きさが1辺約50c
m程度あるいはそれ以下の基板に実装し、大型計算機の
中央処理ユニット508を形成する。この中央処理ユニ
ット508内のデータ通信や、複数の中央処理ユニット
間のデータ通信、あるいはデータ通信インタフェース5
03と入出力プロセッサ505を実装した基板509と
の間のデータの通信は、図中の両端矢印線で示される光
ファイバ510を介して行なわれる。この計算機では、
命令や演算を処理するプロセッサ500や記憶制御装置
501や主記憶装置502などのシリコン半導体集積回
路が並列に高速で動作し、またデータの通信を光を媒体
に行なうため、1秒間当りの命令処理回数を大幅に増加
することができる。
【0028】以上の各実施例1〜10において、その任
意のいくつか、あるいは全ての組合せを用いることがで
きる。また、各実施例でのp形,n形の導電型を逆に用
いることができるのは勿論である。
意のいくつか、あるいは全ての組合せを用いることがで
きる。また、各実施例でのp形,n形の導電型を逆に用
いることができるのは勿論である。
【0029】
【発明の効果】本発明によれば、トランジスタの電極の
パタン寸法の制限に制約されることなく、トランジスタ
の活性領域を微細化できる効果がある。このため高速で
ソフトエラーを生じにくいトランジスタを形成できる。 また低濃度コレクタ領域のパタンを大きく設定すること
により、高耐圧のトランジスタを容易に構成できる。
パタン寸法の制限に制約されることなく、トランジスタ
の活性領域を微細化できる効果がある。このため高速で
ソフトエラーを生じにくいトランジスタを形成できる。 また低濃度コレクタ領域のパタンを大きく設定すること
により、高耐圧のトランジスタを容易に構成できる。
【0030】以上により高集積,高速動作で、ソフトエ
ラーを生じにくいバイポーラトランジスタ,高耐圧のト
ランジスタおよびこれらを混在した集積回路を容易に提
供できる効果を有する。
ラーを生じにくいバイポーラトランジスタ,高耐圧のト
ランジスタおよびこれらを混在した集積回路を容易に提
供できる効果を有する。
【図1】本発明の実施例1による断面図と平面図である
。
。
【図2】従来例を示す断面図である。
【図3】実施例1の製造工程を示す断面図である。
【図4】実施例1の製造工程を示す断面図である。
【図5】実施例1の製造工程を示す断面図である。
【図6】本発明の実施例2による断面図である。
【図7】本発明の実施例3による断面図である。
【図8】本発明の実施例4による断面図である。
【図9】本発明の実施例5による断面図である。
【図10】本発明の実施例6による断面図である。
【図11】本発明の実施例7による平面図である。
【図12】本発明の実施例8による平面図である。
【図13】本発明の実施例9による断面図と平面図であ
る。
る。
【図14】実施例10を説明する計算機構成図である。
1…Si基板、10,313,350…n形Si層、1
1,100,101,102,110,111,112
,150,370,390,395,401,402…
Si酸化膜、50,310,311,314,360…
高濃度のn形Si層、55,205,206,305,
365,385,410…金属ないしはSi金属化合物
、210…高濃度のp形Si層、220,312…p形
Si層、301,302,303…電極、200,20
1,202,300,380,450…多結晶シリコン
層、500…シリコン半導体集積回路よりなる命令や演
算を処理するプロセッサ、501…シリコン半導体集積
回路よりなる記憶制御装置、502…シリコン半導体集
積回路よりなる主記憶装置、503…化合物半導体集積
回路よりなるデータ通信インタフェース、504…デー
タ通信制御装置、505…入出力プロセッサ、506…
セラミック基板、507…セラミック基板、508…中
央処理ユニット、509…入出力プロセッサ実装基板、
510…データ通信用光ファイバ、1001,1002
,1003,1004,1010…トランジスタ。
1,100,101,102,110,111,112
,150,370,390,395,401,402…
Si酸化膜、50,310,311,314,360…
高濃度のn形Si層、55,205,206,305,
365,385,410…金属ないしはSi金属化合物
、210…高濃度のp形Si層、220,312…p形
Si層、301,302,303…電極、200,20
1,202,300,380,450…多結晶シリコン
層、500…シリコン半導体集積回路よりなる命令や演
算を処理するプロセッサ、501…シリコン半導体集積
回路よりなる記憶制御装置、502…シリコン半導体集
積回路よりなる主記憶装置、503…化合物半導体集積
回路よりなるデータ通信インタフェース、504…デー
タ通信制御装置、505…入出力プロセッサ、506…
セラミック基板、507…セラミック基板、508…中
央処理ユニット、509…入出力プロセッサ実装基板、
510…データ通信用光ファイバ、1001,1002
,1003,1004,1010…トランジスタ。
Claims (6)
- 【請求項1】絶縁性基板と、該基板の表面上に設けられ
た第1導電形の単結晶半導体層からなる第1領域と、上
記基板表面上に設けられ、かつ上記第1領域の側面に接
して設けられた、第1導電形と反対導電形の第2導電形
の単結晶半導体層からなる第2領域と、上記基板表面上
に設けられ、かつ上記第2領域の側面に接して設けられ
た第1導電形の単結晶半導体層からなる第3領域と、上
記基板表面上に設けられ、かつ上記第3領域の側面に接
して設けられた第1導電形の単結晶半導体層からなる第
4領域とを有する半導体装置において、上記第2領域に
接続する単結晶半導体層もしくは多結晶半導体層からな
る第1の電極引き出し領域を有し、該第1の電極引き出
し領域の主要部分が絶縁体層を介して上記第4領域上に
延在して設けられてなることを特徴とする半導体装置。 - 【請求項2】上記第1領域に接続する、第1導電形の単
結晶半導体層もしくは多結晶半導体層からなる第2の電
極引き出し領域を有し、該第2の電極引き出し領域は上
記第1領域の側面において上記第1領域に接続されてな
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】上記第1領域,上記第2領域,上記第3領
域、および上記第4領域のそれぞれの上面が、略同一平
面を形成してなることを特徴とする請求項1もしくは請
求項2記載の半導体装置。 - 【請求項4】上記第1の電極引き出し領域に接続される
、第2導電形の単結晶半導体層からなる第5領域が、上
記基板表面上に設けられてなることを特徴とする請求項
1ないし請求項3記載の半導体装置。 - 【請求項5】上記第1の電極引き出し領域,上記第2の
電極引き出し領域,上記第4領域および上記第5領域の
少なくとも一部に金属ないしは金属化合物を設けたこと
を特徴とする請求項1ないし請求項4記載の半導体装置
。 - 【請求項6】上記第1領域をエミッタ領域とし、上記第
2領域をベース領域とし、上記第3および第4領域をコ
レクタ領域とし、上記第1の電極引き出し領域をベース
引き出し電極とするバイポーラトランジスタを構成して
なることを特徴とする請求項1ないし請求項5記載の半
導体装置。
Priority Applications (3)
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US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
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US4897698A (en) * | 1984-10-31 | 1990-01-30 | Texas Instruments Incorporated | Horizontal structure thin film transistor |
US5298786A (en) * | 1990-12-06 | 1994-03-29 | International Business Machines Corp. | SOI lateral bipolar transistor with edge-strapped base contact and method of fabricating same |
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- 1992-06-01 US US07/890,787 patent/US5424575A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523602A (en) * | 1993-09-06 | 1996-06-04 | Hitachi, Ltd. | Multi-layered structure having single crystalline semiconductor film formed on insulator |
US6004865A (en) * | 1993-09-06 | 1999-12-21 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
US6313012B1 (en) | 1993-09-06 | 2001-11-06 | Hitachi, Ltd. | Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator |
JP2008158424A (ja) * | 2006-12-26 | 2008-07-10 | Seiko Epson Corp | 接続構造、電気光学装置及びその製造方法 |
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