JPH04354220A - Start bit detection circuit - Google Patents
Start bit detection circuitInfo
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- JPH04354220A JPH04354220A JP3128118A JP12811891A JPH04354220A JP H04354220 A JPH04354220 A JP H04354220A JP 3128118 A JP3128118 A JP 3128118A JP 12811891 A JP12811891 A JP 12811891A JP H04354220 A JPH04354220 A JP H04354220A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は調歩同期のデータ伝送に
係り、特に伝送データの前に置かれる低レベルＬ の状
態が一定ビット数だけ続くスタートビットを検出して入
力の高速クロックを計数し始めるカウンタのキャリー出
力により、後続データの調歩同期用の新しいクロックを
発生するカウンタのロード信号を出力させるスタートビ
ット検出回路に関する。調歩同期のデータ伝送において
は、前記スタートビットを検出して後続データを正しく
受信する方法が一般に用いられているが、伝送回線の状
況によって低レベルのスタートビットに過渡的な所謂ヒ
ゲが起きた場合でも， カウンタが誤動作せずに新しい
クロックを生成して後続データを正しく取り込むことを
可能にするスタートビット検出回路が望まれている。[Industrial Application Field] The present invention relates to start-stop synchronization data transmission, and in particular detects a start bit in which a low level L state continues for a certain number of bits, which is placed before transmission data, and counts input high-speed clocks. The present invention relates to a start bit detection circuit that outputs a load signal of a counter that generates a new clock for start-stop synchronization of subsequent data based on a carry output of a start counter. In start-stop synchronization data transmission, a method is generally used to detect the start bit and receive subsequent data correctly. However, there is a need for a start bit detection circuit that can generate a new clock and correctly capture subsequent data without causing the counter to malfunction.
【０００２】0002
【従来の技術】図４に調歩同期のデータ伝送の入力デー
タのフォーマットの例を示す。例えば各８ビットの伝送
データＤ７〜Ｄ０，パリティＰ の前に低レベルＬ が
一定ビット数だけ続くスタートビットＳ１と、前記伝送
データの後に高レベルＨ が同じビット数だけ続くスト
ップビットＳ２とが配置されて入力する。従来のスター
トビット検出回路は、図５の原回路の如く、先ず、立ち
下り検出回路１ にて、入力の各８ビットのシリアルデ
ータＤ７， Ｄ６─Ｄ０の前の低レベルＬ が一定ビッ
ト数だけ続くスタートビットＳ１の先頭の立下りエッヂ
を検出し、そのエッヂの検出出力により、入力の高速ク
ロックＣＫを計数するカウンタ２ を始動させ、そのカ
ウンタ２ の計数出力の一定カウント値を所定回数だけ
確認するサンプリングによるか、又は図６の改良型の如
く、スタートビットＳ１の全体と２分周して任意の偶数
ｎに分けてカウンタ２が入力クロックＣＫを計数したカ
ウント値を， その２分周した回数ｎだけ確認するサン
プリングによって、スタートビットＳ１を検出する構成
となっていた。2. Description of the Related Art FIG. 4 shows an example of the format of input data for asynchronous data transmission. For example, each 8-bit transmission data D7 to D0 and parity P are preceded by a start bit S1 in which a low level L continues for a certain number of bits, and a stop bit S2 is arranged in which a high level H continues for the same number of bits after the transmission data. be entered. In the conventional start bit detection circuit, as in the original circuit shown in FIG. 5, first, in the falling detection circuit 1, the low level L before each 8-bit input serial data D7, D6-D0 is detected by a certain number of bits. The first falling edge of the subsequent start bit S1 is detected, and the detection output of that edge starts a counter 2 that counts the input high-speed clock CK, and the constant count value of the count output of the counter 2 is checked a predetermined number of times. Or, as in the improved version of FIG. 6, the entire start bit S1 is divided by 2 and divided into arbitrary even numbers n, and the count value obtained by counter 2 counting the input clock CK is divided by 2. The configuration is such that the start bit S1 is detected by sampling which is checked n times.
【０００３】0003
【発明が解決しようとする課題】従来のスタートビット
検出回路は、上述の図５の原回路では、スタートビット
Ｓ１に対するサンプル回数が固定となっている為に、低
レベルＬ のスタートビットＳ１の間に誤パルスが発生
した場合も同じ数だけ計数し、受信側で多数決を行う構
成となっている場合や、正確なデータを１回だけ取り込
む構成の場合は、前者ではサンプル回数が少ない方が良
い結果となるし、後者ではサンプル回数が多い方が良い
結果となるため、受信側の回路の構成によって良い結果
を得る為にはハード等の変更が必要となる。又、図６の
改良型の如く、サンプル回数を任意に変更できる様にし
た場合でも、スタートビットＳ１の全体をサンプリング
している為に、其のビット長が変更された場合は、後続
データが正常であっても、その前のスタートビットＳ１
を正しく認識出来ずに後続データを正しく取り込むこと
が出来ないといった問題が生じていた。本発明の目的は
、受信側の回路の構成によってハード等の変更が必要と
ならず、スタートビット全体のビット長が変更された場
合でも該スタートビットを誤認識せずに後続データを正
しく取り込めるスタートビット検出回路を提供すること
にある。[Problems to be Solved by the Invention] In the conventional start bit detection circuit, since the number of samples for the start bit S1 is fixed in the original circuit shown in FIG. If the configuration is such that even if an erroneous pulse occurs, the same number of pulses is counted and a majority vote is taken on the receiving side, or if the configuration is configured to capture accurate data only once, it is better to have fewer samples in the former case. In the latter case, the larger the number of samples, the better the result, so it is necessary to change the hardware etc. to obtain a good result depending on the configuration of the circuit on the receiving side. Furthermore, even if the number of samples can be changed arbitrarily as in the improved version shown in Fig. 6, since the entire start bit S1 is sampled, if the bit length is changed, subsequent data may Even if it is normal, the previous start bit S1
There was a problem that the data could not be recognized correctly and subsequent data could not be imported correctly. An object of the present invention is to provide a start that does not require any hardware changes depending on the configuration of the circuit on the receiving side, and that allows subsequent data to be correctly captured without erroneously recognizing the start bit even if the overall bit length of the start bit is changed. An object of the present invention is to provide a bit detection circuit.
【０００４】0004
【課題を解決するための手段】この目的は、伝送データ
の前に置かれる低レベルＬ のスタートビットＳ１をサ
ンプルし計数する箇所を、其のスタートビット全体のビ
ット長の前半とし、その前半を任意回数だけサンプリン
グする様にした本発明によって達成される。即ち、本発
明の基本構成を示す図１の原理図を参照し、入力のシリ
アルデータの立下りエッヂを検出し低レベルＬのスター
トビットＳ１の先頭を検出する立下りエッヂ検出回路１
と、該検出回路１ の検出出力により始動して入力の
高速クロックＣＫを計数するカウンタ２ と、該カウン
タ２ の前記スタートビットＳ１の全ビット分と順次半
分の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ Ａ
〜Ｑ Ｃを外部入力Ｓ１，Ｓ２により任意の数ｎ に分
けた其の１個を選択するセレクタ３ と、該セレクタの
出力と前記カウンタの最上位Ｑ Ｄ のカウント出力と
の論理積をとるゲート４と、該ゲート４の出力により一
定時間幅のパルスを発生するパルス発生器５ と、該パ
ルス発生器の出力と前記立下りエッヂ検出回路１ の出
力との一致／ 不一致を判定する比較器６を具え、該比
較器６の一致出力により前記カウンタ２ のデータサン
プル用の高速クロックＣＫを計数し始めるロード信号と
してスタートビットＳ１の全体の前半分のクロックＣＫ
を １／ｎに分けて計数するようにした本発明によって
達成される。[Means for solving the problem] The purpose is to sample and count the low level L start bit S1 placed before the transmission data as the first half of the entire bit length of the start bit, and This is achieved by the present invention, which performs sampling an arbitrary number of times. That is, referring to the principle diagram of FIG. 1 showing the basic configuration of the present invention, a falling edge detection circuit 1 detects a falling edge of input serial data and detects the beginning of a low level L start bit S1.
, a counter 2 that is started by the detection output of the detection circuit 1 and counts the input high-speed clock CK; and a counter 2 that is started by the detection output of the detection circuit 1 and counts the input high-speed clock CK; Output Q A
~ A selector 3 that divides Q C into an arbitrary number n using external inputs S1 and S2 and selects one of them, and a gate that takes the logical product of the output of the selector and the count output of the topmost Q D of the counter. 4, a pulse generator 5 that generates a pulse with a constant time width based on the output of the gate 4, and a comparator 6 that determines whether the output of the pulse generator matches or does not match the output of the falling edge detection circuit 1. The first half clock CK of the start bit S1 is used as a load signal to start counting the high-speed clock CK for data samples of the counter 2 according to the coincidence output of the comparator 6.
This is achieved by the present invention, which divides the number into 1/n and counts them.
【０００５】[0005]
【作用】本発明では、外部入力Ｓ１，Ｓ２により、カウ
ンタ２ の最上位Ｑ Ｄ を除く下位のカウント出力Ｑ
Ａ 〜Ｑ Ｃ の１つを選択するセレクタ３ を制御
し、スタートビットＳ１の全ビット分と其の半分のカウ
ント出力を任意の数ｎ に分けて其の１個を選択する。
そして、ゲート４ にて前記カウンタの最上位のカウン
ト出力Ｑ Ｄ との論理積をとり、そのゲート４ の出
力でパルス発生器５ を駆動して一定時間幅のパルスを
発生することにより、スタートビットＳ１をサンプルす
る。そして比較器６ で其のサンプル出力と前記立下り
エッヂ検出回路１ の出力との一致を出力する事で、サ
ンプル回数を変えることが出来る。更にゲート４ で該
セレクタ３の出力と前記カウンタの最上位のカウント出
力Ｑ Ｄ との論理積をとる事により，スタートビット
Ｓ１の前半だけをサンプルするため，外部入力Ｓ１，Ｓ
２により、スタートビットＳ１の全体のビット長の変更
や又受け側の回路の構成に対応して任意にサンプル回数
ｎを変えることが出来る。[Operation] In the present invention, external inputs S1 and S2 are used to control the lower count outputs Q of counter 2 except for the top QD.
A selector 3 that selects one of A to Q C is controlled, and the count output of all bits of the start bit S1 and half thereof is divided into an arbitrary number n and one of them is selected. Then, a gate 4 performs an AND with the most significant count output QD of the counter, and the output of the gate 4 drives a pulse generator 5 to generate a pulse of a constant time width, thereby generating a start bit. Sample S1. The number of samples can be changed by outputting a match between the sample output from the comparator 6 and the output from the falling edge detection circuit 1. Furthermore, gate 4 performs an AND operation between the output of selector 3 and the most significant count output Q D of the counter to sample only the first half of start bit S1.
2, it is possible to arbitrarily change the number of samples n according to the change in the overall bit length of the start bit S1 or the configuration of the circuit on the receiving side.
【０００６】[0006]
【実施例】図２は本発明の実施例のスタートビット検出
回路の構成を示すブロック図であり、図３はその動作を
説明するためのタイムチャートであって、其のスタート
ビットの数が１６ビットの場合の例である。図２と図３
を用いて本実施例の動作を説明する。Embodiment FIG. 2 is a block diagram showing the configuration of a start bit detection circuit according to an embodiment of the present invention, and FIG. 3 is a time chart for explaining its operation, in which the number of start bits is 16. This is an example of a bit. Figures 2 and 3
The operation of this embodiment will be explained using the following.
【０００７】図２において、立下りエッヂ検出回路１
は、先に説明した図４のフォーマットをもつ入力シリア
ルデータＤｉｎを， 別入力の高速クロックＣＫにより
， 順に保持する２段縦続の Ｄフリップフロップ１１
，１２ と、其の各 Ｑ出力（Ａ），（Ｂ） のオアを
取るオア回路１３と、其のオア出力（Ｆ）を一時保持し
出力（Ｃ） をＱ 端から出力する Ｄフリップフロッ
プ１４と、その Ｑ出力（Ｃ） と後述の比較器６ の
出力（Ｄ） とのオアを取り出力（Ｈ） を出力するオ
ア回路１５とから構成される。カウンタ２ は、ロード
式の１６進のカウンタで構成され、前記立下りエッヂ検
出回路１ のオア回路１５の出力（Ｈ）の反転出力をロ
ード信号とし，比較器６ の出力（Ｄ）をイネーブル信
号として，入力の高速クロックＣＫを計数する。そして
計数出力（Ｋ）として最下位の出力ＱＡ，２分周した次
の出力Ｑ Ｂ，更に２分周したその次の出力Ｑ Ｃ，最
後に２分周した最上位の出力Ｑ Ｄ と、１６個のクロ
ックＣＫの計数毎に桁上げして出力されるキャリーＣａ
とを出力する。In FIG. 2, a falling edge detection circuit 1
is a two-stage cascaded D flip-flop 11 that sequentially holds the input serial data Din having the format shown in FIG. 4 described above using another input high-speed clock CK.
, 12, and an OR circuit 13 which takes the OR of each Q output (A), (B), and a D flip-flop 14 which temporarily holds the OR output (F) and outputs the output (C) from the Q end. and an OR circuit 15 which takes the OR between the Q output (C) and the output (D) of a comparator 6, which will be described later, and outputs an output (H). The counter 2 is composed of a load type hexadecimal counter, uses the inverted output (H) of the output (H) of the OR circuit 15 of the falling edge detection circuit 1 as a load signal, and uses the output (D) of the comparator 6 as an enable signal. , the input high-speed clock CK is counted. Then, as the counting output (K), the lowest output QA, the next output Q B divided by 2, the next output Q C further divided by 2, and finally the highest output Q D divided by 2, and 16 Carry Ca is carried and output every time clock CK is counted.
Outputs .
【０００８】セレクタ３ は、３個並列のオア回路３１
，３２，３３と其の各オア出力のアンドを取るアンド回
路３４とから構成され、其のオア回路３１が前記カウン
タ２ の計数出力（Ｋ）の最下位の出力Ｑ Ａ と外部
入力Ｓ１，Ｓ２とのオアを取り、オア回路３２が前記カ
ウンタ２ の計数出力（Ｋ）の最下位から次の出力ＱＢ
と外部入力Ｓ１，Ｓ２とのオアを取り、オア回路３３
が前記カウンタ２ の計数出力（Ｋ）の次の出力Ｑ Ｃ
と外部入力Ｓ１，Ｓ２とのオアを取る。そしてアンド
回路３４が、３個のオア回路３１，３２，３３の各オア
出力のアンドを取り、セレクタ３ の出力（Ｌ）−■，
（Ｌ）−■， （Ｌ）−■とする。ゲート４ はアン
ドゲート４１であり、前記セレクタ３ のアンド回路３
４の出力と前記カウンタ２の計数出力（Ｋ）の最下位の
出力Ｑ Ａ とのアンドを取り， そのアンド出力（Ｏ
） の■■■により， パルス発生器５ を駆動する。
パルス発生器５ は、Ｄ フリップフロップ５１とアン
ド回路５２から成るワンショットマルチであり、其の
Ｄフリップフロップ５１が、前記ゲート４ のアンドゲ
ート４１の出力を Ｄ端に入力し， 入力クロックＣＫ
で Ｑ端から出力（Ｅ） を出力してアンド回路５２に
入力する。そのアンド回路５２は、前記 Ｄフリップフ
ロップ５１の出力（Ｅ）と前記アンドゲート４１の出力
（Ｏ） の■■■とを入力してアンドを取り、そのアン
ド出力（Ｎ）を比較器６ へ入力する。比較器６は、ア
ンド回路６１， ノア回路６２， オア回路６３， Ｊ
−Ｋフリップフロップ６４とから構成され、そのアンド
回路６１が、前記ワンショットマルチのアンド回路５２
の出力（Ｎ）と前記立下りエッヂ検出回路１ の Ｄフ
リップフロップ１２の Ｑ出力（Ｂ）とのアンドを取り
、其のアンド出力（Ｉ）を、ノア回路６２とオア回路６
３とに入力する。The selector 3 has three OR circuits 31 in parallel.
, 32, 33 and an AND circuit 34 which takes the AND of their OR outputs, and the OR circuit 31 outputs the lowest output Q A of the count output (K) of the counter 2 and the external inputs S1, S2. The OR circuit 32 calculates the next output QB from the lowest count output (K) of the counter 2.
and external inputs S1 and S2, and OR circuit 33
is the next output Q C of the count output (K) of the counter 2
and external inputs S1 and S2. Then, the AND circuit 34 takes the AND of the respective OR outputs of the three OR circuits 31, 32, and 33, and outputs the output (L) of the selector 3 -■,
(L)-■, (L)-■. Gate 4 is an AND gate 41, and the AND circuit 3 of the selector 3
4 and the lowest output Q A of the count output (K) of the counter 2, and the AND output (O
) drives the pulse generator 5. The pulse generator 5 is a one-shot multi-chip consisting of a D flip-flop 51 and an AND circuit 52, and its
The D flip-flop 51 inputs the output of the AND gate 41 of the gate 4 to the D terminal, and inputs the input clock CK.
The output (E) is outputted from the Q terminal and inputted to the AND circuit 52. The AND circuit 52 inputs the output (E) of the D flip-flop 51 and the output (O) of the AND gate 41, performs an AND operation, and sends the AND output (N) to the comparator 6. input. The comparator 6 includes an AND circuit 61, a NOR circuit 62, an OR circuit 63, and a J
-K flip-flop 64, whose AND circuit 61 is connected to the one-shot multi-AND circuit 52.
The output (N) of the falling edge detection circuit 1 is ANDed with the Q output (B) of the D flip-flop 12 of the falling edge detection circuit 1, and the AND output (I) is applied to the NOR circuit 62 and the OR circuit 6.
Enter 3.
【０００９】ノア回路６２は、其のアンド回路６１の出
力（Ｉ）と前記立下りエッヂ検出回路１ のＤフリップ
フロップ１４の出力（Ｃ） と後記のクロック生成用Ｌ
ＯＡＤ信号発生器７ の Ｊ−Ｋフリップフロップ７３
の出力（Ｍ） との ＯＲ を取り反転したその出力（
Ｊ）を、Ｊ−Ｋフリップフロップ６４の Ｊ入力とする
。そしてオア回路６３が、アンド回路６１の出力（Ｉ）
と前記クロック生成用ＬＯＡＤ信号発生器７ の Ｊ
−Ｋフリップフロップ７３の出力（Ｍ） との ＯＲを
取り， その出力（Ｇ） を、Ｊ−Ｋフリップフロップ
６４のＫ入力とする。前記クロック生成用ＬＯＡＤ信号
発生器７ の Ｊ−Ｋフリップフロップ７３は、オア回
路７１で， 前記カウンタ２ の桁上げのキャリー出力
Ｃａと外部入力のビットカウント出力との ＯＲ を取
った出力を Ｊ入力とし， ノア回路７２で，前記キャ
リー出力Ｃａと外部入力のビットカウント出力との Ｎ
ＯＲを取った出力を Ｋ入力として， 入力クロックＣ
Ｋで Ｊ−Ｋ処理し、その処理出力（Ｍ） を、前記の
如く、比較記６ のアンド回路６１へ入力するが、同時
に、スタートビット検出回路の出力として次段へ出力す
る出力ゲート８ のオアゲート８１に入力され、前記立
下りエッヂ検出回路１ のオア回路１５の出力（Ｈ）と
のオアを取り， そのオア出力が、次段の調歩同期用ク
ロック発生回路１００ へ其のＬＯＡＤ信号として送出
される。The NOR circuit 62 outputs the output (I) of the AND circuit 61, the output (C) of the D flip-flop 14 of the falling edge detection circuit 1, and the L signal for clock generation described later.
J-K flip-flop 73 of OAD signal generator 7
The output (M) is ORed with the output (M) and its inverted output (
J) is the J input of the JK flip-flop 64. Then, the OR circuit 63 outputs the output (I) of the AND circuit 61.
and J of the clock generation LOAD signal generator 7
-OR with the output (M) of the K flip-flop 73 and use the output (G) as the K input of the J-K flip-flop 64. The J-K flip-flop 73 of the clock generation LOAD signal generator 7 receives the output obtained by ORing the carry output Ca of the counter 2 with the bit count output of the external input in the OR circuit 71. Then, in the NOR circuit 72, the carry output Ca and the external input bit count output are N
Using the ORed output as K input, input clock C
J-K processing is performed at K, and the processed output (M) is inputted to the AND circuit 61 of Comparison 6 as described above, but at the same time, the output gate 8 is outputted to the next stage as the output of the start bit detection circuit. It is input to the OR gate 81 and ORed with the output (H) of the OR circuit 15 of the falling edge detection circuit 1, and the OR output is sent to the next stage asynchronous clock generation circuit 100 as its LOAD signal. be done.
【００１０】0010
【発明の効果】以上説明した如く、本発明によれば、デ
ータ伝送の受け側のシステムを意識せずに， 回線状況
によりデータの調歩同期用の生成クロックの精度を変え
る事が出来るので、データの調歩同期伝送の伝送品質を
向上する効果が得られる。[Effects of the Invention] As explained above, according to the present invention, it is possible to change the accuracy of the generated clock for start-stop synchronization of data depending on the line condition without being aware of the system on the receiving side of data transmission. The effect of improving the transmission quality of start-stop synchronization transmission can be obtained.
【図１】 本発明のスタートビット検出回路の基本構
成を示す原理図[Figure 1] Principle diagram showing the basic configuration of the start bit detection circuit of the present invention
【図２】 本発明の実施例のスタートビット検出回路
のブロック図[Fig. 2] Block diagram of a start bit detection circuit according to an embodiment of the present invention
【図３】 本発明の実施例の動作を説明するためのタ
イムチャート[Fig. 3] Time chart for explaining the operation of the embodiment of the present invention
【図４】 本発明のスタートビット検出回路の入力デ
ータのフォーマット例[Figure 4] Example of format of input data of the start bit detection circuit of the present invention
【図５】 従来のスタートビット検出回路（原回路）
のブロック図[Figure 5] Conventional start bit detection circuit (original circuit)
Block diagram of
【図６】 従来のスタートビット検出回路（改良型）
のブロック図[Figure 6] Conventional start bit detection circuit (improved type)
Block diagram of
１は立下りエッヂ検出回路、２はカウンタ、３はセレク
タ、４はゲート、５はパルス発生器でワンショットマル
チ、６は比較器である。1 is a falling edge detection circuit, 2 is a counter, 3 is a selector, 4 is a gate, 5 is a pulse generator for one-shot multi, and 6 is a comparator.
Claims (1)
ットを検出して高速クロックを計数し後続データの調歩
同期用の新しいクロックを発生するカウンタを駆動する
ロード信号を出力するスタートビット検出回路であって
、入力のシリアルデータの立下りエッヂを検出し伝送デ
ータの前の低レベルＬ のスタートビット（Ｓ）の先頭
位置を検出する立下りエッヂ検出回路（１）と、該検出
回路の検出出力により始動して入力の高速クロック（Ｃ
Ｋ）を計数するカウンタ（２）と、該カウンタの出力の
前記スタートビット全体と其の半分の下位のカウント出
力（ＱＡ 〜ＱＣ ）を外部入力（Ｓ１，Ｓ２）により
任意の数（ｎ）に分けた其の１個を選択するセレクタ（
３）と、該セレクタの出力と前記カウンタの最上位のカ
ウント出力（ＱＤ ） との論理和をとるゲート（４）
と、該ゲートの出力により一定時間幅のパルスを発生す
るパルス発生器（５） と、該パルス発生器の出力と前
記立下りエッヂ検出回路（１）の出力との一致／ 不一
致を判定する比較器（６） を具え、該比較器の一致出
力により前記立下りエッヂ検出回路（１）の出力を該カ
ウンタのロード信号として前記スタートビット全体の前
半分のクロック（ＣＫ）を任意の数（ｎ）に分けて計数
させることを特徴としたスタートビット検出回路。1. A start bit detection circuit that detects a start bit placed before transmission data, counts high-speed clocks, and outputs a load signal that drives a counter that generates a new clock for start-stop synchronization of subsequent data. A falling edge detection circuit (1) detects the falling edge of the input serial data and detects the leading position of the low level L start bit (S) before the transmission data, and the detection output of the detection circuit Start and input high speed clock (C
A counter (2) that counts K), and a counter (2) that counts the entire start bit of the output of the counter and its lower half count output (QA to QC) to an arbitrary number (n) by external input (S1, S2). Selector to select one of the divided items (
3), and a gate (4) that takes the logical sum of the output of the selector and the most significant count output (QD) of the counter.
a pulse generator (5) that generates a pulse with a constant time width based on the output of the gate; and a comparison that determines whether the output of the pulse generator and the output of the falling edge detection circuit (1) match or do not match. A clock (CK) of the first half of the entire start bit is set to an arbitrary number (n ) A start bit detection circuit characterized by counting separately.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128118A JPH04354220A (en) | 1991-05-31 | 1991-05-31 | Start bit detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128118A JPH04354220A (en) | 1991-05-31 | 1991-05-31 | Start bit detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354220A true JPH04354220A (en) | 1992-12-08 |
Family
ID=14976826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128118A Withdrawn JPH04354220A (en) | 1991-05-31 | 1991-05-31 | Start bit detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354220A (en) |
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-
1991
- 1991-05-31 JP JP3128118A patent/JPH04354220A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003052679A3 (en) * | 2001-12-14 | 2003-09-18 | Siemens Ag | Method for correcting initial sampling of the serial bit rate of a filter's output signal |
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