JP3538163B2 - Asynchronous pulse signal capture circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明が属する技術分野】本発明は、パルス信号の取り
込み回路に関し、任意のタイミングで入力するパルス信
号を所定の動作クロックに同期して取り込む非同期パル
ス信号取り込み回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse signal capturing circuit, and more particularly to an asynchronous pulse signal capturing circuit that captures a pulse signal input at an arbitrary timing in synchronization with a predetermined operation clock.

【０００２】[0002]

【従来の技術】従来、非同期の入力パルス信号のパルス
幅が、取り込み側の動作クロック周期より狭い場合、動
作クロックでサンプリング可能なパルス幅に整形した後
に取り込むことが必要である。即ち、任意のタイミング
で入力する幅の狭いパルス信号の取り込み回路は、立ち
上がりを検出した際ＦＬＡＧを立て、立ち上がったＦＬ
ＡＧを動作クロックで同期化した段階でＦＬＡＧをクリ
アする構成を採用している（特開２０００−２７８２５
２号公報参照）。2. Description of the Related Art Conventionally, when the pulse width of an asynchronous input pulse signal is narrower than the operation clock cycle of the fetch side, it is necessary to fetch the signal after shaping it into a pulse width that can be sampled by the operation clock. That is, the capture circuit for the pulse signal having a small width input at an arbitrary timing sets the FLAG when detecting the rising edge, and sets the rising FL signal.
The FLAG is cleared when the AG is synchronized with the operation clock (Japanese Patent Laid-Open No. 2000-27825).
No. 2).

【０００３】以下、従来の非同期パルス信号取り込み回
路の構成及び動作を図６、図７を参照して説明する。図
６は、従来の非同期パルス信号取り込み回路の構成を示
す図である。任意のタイミングで入力するパルス信号を
その入力タイミングで取り込む動作を行う取り込みＦＬ
ＡＧ部Ａと、所定の動作クロックの立ち上がり等の時点
でのみ入力信号を取り込む動作を行う信号同期化部Ｂと
から構成されている。Hereinafter, the configuration and operation of a conventional asynchronous pulse signal capturing circuit will be described with reference to FIGS. FIG. 6 is a diagram showing a configuration of a conventional asynchronous pulse signal capturing circuit. Capture FL that captures a pulse signal input at an arbitrary timing at the input timing
It is composed of an AG unit A and a signal synchronization unit B that performs an operation of taking in an input signal only at the time of a rise of a predetermined operation clock or the like.

【０００４】図７は、図６の回路の動作タイムチャート
を示す図である。図７において動作クロックは信号同期
化部Ｂのクロック信号である。また、非同期パルスは、
信号同期化部Ｂの動作クロックの周期又はパルス幅より
時間幅の狭いパルスとして入力する例を示している。回
路動作は以下のとおりである。FIG. 7 is a diagram showing an operation time chart of the circuit of FIG. In FIG. 7, the operation clock is a clock signal of the signal synchronization unit B. Also, the asynchronous pulse is
An example is shown in which the pulse is input as a pulse whose time width is shorter than the period or pulse width of the operation clock of the signal synchronization unit B. The circuit operation is as follows.

【０００５】取り込みＦＬＡＧ部Ａは、非同期パルスの
前縁により該信号を取り込み保持し（ハイレベルとし）
信号同期化部Ｂに出力する。信号同期化部Ｂは、取り込
みＦＬＡＧ部Ａの前記出力（ハイレベル）を動作クロッ
クの立ち上がりタイミングで取り込んで（ハイレベル
を）出力するとともに、その出力の一部をＦＬＡＧクリ
ア信号ＣとしてＦＬＡＧ部Ａに帰還してＦＬＡＧ部Ａを
クリアする（ＦＬＡＧ部Ａの出力をローレベルにす
る）。[0005] The capture FLAG unit A captures and holds the signal at the leading edge of the asynchronous pulse (sets it high).
The signal is output to the signal synchronization unit B. The signal synchronization unit B captures the output (high level) of the capture FLAG unit A at the rising timing of the operation clock and outputs (high level) and outputs a part of the output as a FLAG clear signal C. To clear the FLAG unit A (set the output of the FLAG unit A to low level).

【０００６】信号同期化部Ｂは、次の動作クロックの立
ち上がりタイミングにはＦＬＡＧ部Ａの出力はクリアさ
れ（ローレベルにされ）ているため、同期化出力も前記
非同期パルスの入力前の状態に戻る（ローレベルにな
る）。Since the output of the FLAG unit A is cleared (set to a low level) at the rising timing of the next operation clock, the signal synchronization unit B also changes the synchronization output to the state before the input of the asynchronous pulse. Return (go low).

【０００７】以上の動作により入力された非同期パルス
は、信号同期化部Ｂにより動作クロックの２クロックの
立ち上がりタイミング間（クロック周期）のパルス幅の
同期パルスに整形され、同期化信号として出力される。The asynchronous pulse input by the above operation is shaped into a synchronous pulse having a pulse width between the rising timings of two operation clocks (clock cycle) by the signal synchronizer B, and is output as a synchronous signal. .

【０００８】[0008]

【発明が解決しようとする課題】従来の非同期パルス信
号取り込み回路においては、ＦＬＡＧ部Ａは、非同期パ
ルスを取り込み保持し、その後の動作クロックの立ち上
がりタイミングで信号同期化部Ｂから出力されるＦＬＡ
Ｇクリア信号によりクリアされるというフィードバック
ループ構成を有するものであり、フィードバックのため
のインターフェースが不可欠である。In the conventional asynchronous pulse signal capturing circuit, the FLAG unit A captures and holds the asynchronous pulse, and outputs the FLA output from the signal synchronizing unit B at the subsequent rising edge of the operation clock.
It has a feedback loop configuration that is cleared by the G clear signal, and an interface for feedback is indispensable.

【０００９】そして、このようなフィードバック構成の
非同期パルス信号取り込み回路では、フィードバックに
より回路が初期状態にクリアされるまでは再び非同期パ
ルスが入力されても動作不能である。つまり、取り込み
ＦＬＡＧが立ってから同期化出力が非同期パルスの入力
前の値となるまでの区間は、次の非同期パルスが入力し
ても認識不能な区間となり、高速な非同期パルスの入力
に対しそれぞれの同期化出力を生成することは不可能で
あるという問題がある。The asynchronous pulse signal capturing circuit having such a feedback configuration cannot operate even if an asynchronous pulse is input again until the circuit is cleared to an initial state by feedback. In other words, the section from the time when the capture FLAG rises to the point where the synchronization output becomes the value before the input of the asynchronous pulse is an unrecognizable section even if the next asynchronous pulse is input, and the section for the input of the high-speed asynchronous pulse is The problem is that it is not possible to generate a synchronized output.

【００１０】（目的）本発明の目的は、フィードバック
ループを構成することなく、非同期パルスを動作クロッ
クにより取り込むことが可能な非同期パルス信号取り込
み回路を提供することにある。(Object) It is an object of the present invention to provide an asynchronous pulse signal capturing circuit capable of capturing an asynchronous pulse by an operation clock without forming a feedback loop.

【００１１】本発明の目的は、近接する非同期パルスに
対しても確実に同期パルスを出力することができる非同
期パルス信号取り込み回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an asynchronous pulse signal taking-in circuit capable of reliably outputting a synchronous pulse even to an adjacent asynchronous pulse.

【００１２】[0012]

【課題を解決するための手段】本発明は、パルスを事象
ととらえフィードバック回路を用いた波形整形等の処理
を行うことなく動作クロックで取り込むことを特徴とす
る。The present invention is characterized in that a pulse is taken as an event and is taken in by an operation clock without performing processing such as waveform shaping using a feedback circuit.

【００１３】本発明は、入力する非同期のパルス信号を
検出するとともに、該パルス信号の数に応じて複数状態
のうちの一の状態を保持するパルス検出部と、前記パル
ス検出部が保持する状態を動作クロックにより取り込み
現在値として保持するとともに、当該動作クロックの直
前の動作クロックで取り込んだ状態を過去値として保持
する少なくとも２つの保持手段を備える状態保持部と、
前記状態保持部の現在値及び過去値を入力して比較し両
者の差分を出力する状態比較・変化検出部とからなるこ
とを特徴とする。According to the present invention, an asynchronous pulse signal to be input is detected , and a plurality of states are determined according to the number of the pulse signals.
A pulse detector that holds one of the states, the state held by the pulse detector is captured by an operation clock and held as a current value, and the state captured by the operation clock immediately before the operation clock is defined as a past value. A state holding unit including at least two holding means for holding,
A state comparison / change detection unit that inputs and compares a current value and a past value of the state holding unit and outputs a difference between the current value and the past value.

【００１４】また、前記パルス検出部は、入力するパル
スの数を前記状態として保持する複数の状態保持機能を
有することを特徴とする。また、前記パルス検出部は、
入力するパルス信号を前記動作クロックより高い繰り返
し周波数の異なるクロックにより検出し、特に、ディジ
タル処理装置からのバスクロック及びライトイネーブル
信号を含む信号を入力するレジスタ部であることを特徴
とする。Further, the pulse detector has a plurality of state holding functions for holding the number of input pulses as the state. Further, the pulse detection unit includes:
It is a register unit for detecting a pulse signal to be input by a clock having a different repetition frequency higher than the operation clock, and in particular, a register unit for inputting a signal including a bus clock and a write enable signal from the digital processing device.

【００１５】更に、前記状態比較・変化検出部は、出力
する差分として３以上の多値又は多レベルの信号を出力
することを特徴とする。Further, the state comparison / change detection section outputs three or more multi-valued or multi-level signals as the output difference.

【００１６】（作用）非同期パルスの検出状態を動作ク
ロックにより過去と現在の状態として順次保持し、両者
の比較により同期パルスとして出力する。非同期パルス
の検出、保持の状態数を増やすことにより認識不能期間
の発生を回避する。(Operation) The detection state of the asynchronous pulse is sequentially held as the past state and the present state by the operation clock, and the two are compared to be output as a synchronous pulse. The occurrence of a non-recognizable period is avoided by increasing the number of states for detecting and holding asynchronous pulses.

【００１７】[0017]

【発明の実施の形態】次に、本発明の非同期パルス信号
取り込み回路の一実施の形態を図面を参照して詳細に説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of an asynchronous pulse signal capturing circuit according to the present invention will be described in detail with reference to the drawings.

【００１８】（構成の説明）図１は、本実施の形態の構
成例を示す図である。本実施の形態は、パルス検出部１
と、状態保持部２と、状態比較・変化検出部３とから構
成されている。(Explanation of Configuration) FIG. 1 is a diagram showing a configuration example of the present embodiment. In the present embodiment, the pulse detector 1
, A state holding unit 2 and a state comparison / change detection unit 3.

【００１９】パルス検出部１は、パルス信号を取り込む
後段回路の動作クロックとは非同期で任意の時間に到来
するパルス信号（「非同期信号」ともいう。）を入力
し、その非同期信号の変化点を捕らえ（エッジ等を検出
し）て保持する状態保持回路を有する。また、パルス検
出部１に保持される状態信号のタイミングは、入力と同
様に動作クロックとは非同期である。The pulse detector 1 inputs a pulse signal (also referred to as an "asynchronous signal") arriving at an arbitrary time asynchronously with an operation clock of a subsequent circuit for capturing the pulse signal, and detects a change point of the asynchronous signal. It has a state holding circuit that captures (detects an edge or the like) and holds it. Further, the timing of the state signal held in the pulse detection unit 1 is asynchronous with the operation clock similarly to the input.

【００２０】特に、パルス検出部１の前記状態保持回路
は、例えばカウンタ回路のように複数の状態を保持でき
る回路とすることが可能であり、入力する非同期信号が
複数の場合にパルス数等に応じた複数状態を保持する機
能を有するように構成可能である。In particular, the state holding circuit of the pulse detecting section 1 can be a circuit capable of holding a plurality of states, for example, a counter circuit. It can be configured to have a function of holding a plurality of states corresponding to the states.

【００２１】状態保持部２は、同期化部２１と、現在値
保持部２２と、過去値保持部２３とから構成されてお
り、前記各回路部にはクロック入力端子を有し、入力信
号を同期化させる動作クロックが供給される。The state holding unit 2 includes a synchronization unit 21, a current value holding unit 22, and a past value holding unit 23. Each of the circuit units has a clock input terminal, and receives an input signal. An operation clock to be synchronized is supplied.

【００２２】同期化部２１は、パルス検出部１で検出し
保持した状態を前記動作クロックの立ち上がりタイミン
グで取り込み、現在値保持部２２及び過去値保持部２３
に出力する手段である。また、現在値保持部２２は、現
在の状態値（現在値）を保持する手段であり、過去値保
持部２３は、１動作クロック前の状態（過去値）を保持
する手段である。現在値保持部２１及び過去値保持部２
２もまた共に動作クロックにより動作する。The synchronization section 21 captures the state detected and held by the pulse detection section 1 at the rising timing of the operation clock, and the current value holding section 22 and the past value holding section 23
Output means. The current value holding unit 22 is a unit for holding a current state value (current value), and the past value holding unit 23 is a unit for holding a state (past value) one operation clock before. Current value holding unit 21 and past value holding unit 2
2 also operates with the operation clock.

【００２３】同期化部２１は、前記動作クロックにより
パルス検出部１で検出し保持した状態を動作クロックの
立ち上がりタイミングで取り込み、現在値保持部２２に
保持する。このとき現在値保持部２２に保持していたそ
の直前の状態は過去値保持部２３に移動させて保持す
る。The synchronization section 21 captures the state detected and held by the pulse detection section 1 based on the operation clock at the rising timing of the operation clock, and holds the state in the current value holding section 22. At this time, the state immediately before being held in the current value holding unit 22 is moved to and held in the past value holding unit 23.

【００２４】つまり、状態保持部２の現在値保持部２２
及び過去値保持部２３は、パルス検出部１からの状態
を、同期化部２１により動作クロックに同期した状態信
号として入力し、動作クロックの立ち上がりタイミング
で、現在値保持部２２に保持するとともに、現在値保持
部２２に直前まで保持していた状態は過去値保持部２３
に移す動作を繰り返すことで、それぞれの保持状態の値
を常に更新し、現在時間の状態と過去時間（１動作クロ
ック前）の状態を共に状態比較・変化検出部３に出力す
る。That is, the current value holding unit 22 of the state holding unit 2
The past value holding unit 23 inputs the state from the pulse detection unit 1 as a state signal synchronized with the operation clock by the synchronization unit 21, and holds the state signal in the current value holding unit 22 at the rising timing of the operation clock. The state held immediately before in the current value holding unit 22 is the past value holding unit 23.
, The value of each holding state is constantly updated, and both the state at the current time and the state at the past time (one operation clock before) are output to the state comparison / change detection unit 3.

【００２５】状態比較・変化検出部３は、動作クロック
を入力し、現在値保持部２２及び過去値保持部２３に保
持されたそれぞれの状態（過去値と現在値）を互いに比
較し、常時、状態の変化を検出し、動作クロックの立ち
上がりタイミングで、発生した事象に応じた信号を出力
する機能を有する。つまり、現在値保持部２２及び過去
値保持部２３に保持されたそれぞれ状態の一致、不一致
及びその差分に応じた出力を動作クロックのタイミング
で同期化信号として出力する。比較した結果として不一
致が検出されない場合は通常状態を示す信号を出力し、
不一致が検出された場合は状態の変化があったとして事
象発生の検出信号として変化状態を出力する。The state comparison / change detection unit 3 receives an operation clock, compares the respective states (past value and current value) held in the current value holding unit 22 and the past value holding unit 23 with each other, and It has a function of detecting a change in state and outputting a signal corresponding to the event that has occurred at the rising timing of the operation clock. In other words, outputs corresponding to the coincidence, non-coincidence, and the difference between the states held in the current value holding unit 22 and the past value holding unit 23 are output as synchronization signals at the timing of the operation clock. If no mismatch is detected as a result of the comparison, a signal indicating a normal state is output,
If a mismatch is detected, it is determined that there is a change in the state, and the change state is output as a detection signal of the occurrence of the event.

【００２６】（動作の説明）次に、図１に示す実施の形
態の動作について、信号タイミング図を用いて説明す
る。図２は、本実施の形態の動作タイミングの例を示す
図である。同図の例では、非同期信号は、動作クロック
の周期に比べパルス幅が十分狭いパルスであり、動作ク
ロックの周期内で単一のパルス信号が到来した例を示し
ている。(Description of Operation) Next, the operation of the embodiment shown in FIG. 1 will be described with reference to a signal timing chart. FIG. 2 is a diagram illustrating an example of operation timing according to the present embodiment. In the example shown in the figure, the asynchronous signal is a pulse whose pulse width is sufficiently narrower than the period of the operation clock, and shows an example in which a single pulse signal arrives within the period of the operation clock.

【００２７】まず、回路各部の状態は、既に非同期信号
の状態ａが保持されており、現在値保持部２１及び過去
値保持部２２には、何れも現在値ａ及び過去値ａが保持
されているとする。この状態では、状態比較・変化検出
部３は、動作クロックの立ち上がりから現在値ａ及び過
去値ａにより、同一状態を検出し通常状態を出力してい
る。First, as the state of each section of the circuit, the state a of the asynchronous signal is already held, and the current value holding section 21 and the past value holding section 22 hold the current value a and the past value a, respectively. Suppose you have In this state, the state comparison / change detection unit 3 detects the same state based on the current value a and the past value a from the rise of the operation clock, and outputs the normal state.

【００２８】次に、非同期信号が入力されるとパルス検
出部１は非同期信号の変化点を検出して直ちに状態ｂを
出力し、同期化部２１はその後の最初の動作クロックの
立ち上がりタイミングで状態ｂを出力し、現在値保持部
２１及び過去値保持部２２はそれぞれ状態ｂ及び状態ａ
を保持し出力する。この結果、状態比較・変化検出部３
は、状態ａと状態ｂの不一致又は状態差を検出し、変化
状態を出力する。Next, when an asynchronous signal is input, the pulse detector 1 detects a change point of the asynchronous signal and immediately outputs the state b, and the synchronizer 21 outputs the state b at the subsequent rising timing of the first operation clock. b, and the current value holding unit 21 and the past value holding unit 22 output the state b and the state a, respectively.
And output. As a result, the state comparison / change detection unit 3
Detects a mismatch or a state difference between the state a and the state b and outputs a changed state.

【００２９】引き続き同期化部２１は、後続の動作クロ
ックの立ち上がりタイミングで状態ｂを出力し、現在値
保持部２１及び過去値保持部２２はそれぞれ状態ｂ及び
状態ｂを保持して出力し、この結果、状態比較・変化検
出部３は、現在値保持部２１及び過去値保持部２２の出
力が何れも状態ｂで同一状態であることを検出して通常
状態を出力する。Subsequently, the synchronization unit 21 outputs the state b at the rising timing of the subsequent operation clock, and the current value holding unit 21 and the past value holding unit 22 hold and output the state b and the state b, respectively. As a result, the state comparison / change detection unit 3 detects that the outputs of the current value holding unit 21 and the past value holding unit 22 are the same state in the state b, and outputs the normal state.

【００３０】図３は、本実施の形態の他の動作タイミン
グの例を示す図である。同図の例では非同期信号は図２
に示す例と同様であるが、動作クロックの周期内に複数
のパルス信号が到来した例を示している。FIG. 3 is a diagram showing another example of the operation timing of the present embodiment. In the example shown in FIG.
Is the same as the example shown in FIG. 1, but shows an example in which a plurality of pulse signals arrive within the cycle of the operation clock.

【００３１】本例では、パルス検出部１は非同期信号を
入力し状態検出回路が第１、第２の２つのパルスを検出
し、第１のパルスにより状態ｂ（ａ＋１）を出力し第２
のパルスにより状態ｃ（ａ＋２）を出力する。同期化部
２１では状態ｃ（ａ＋２）を動作クロックの立ち上がり
タイミングで同期化し、現在値保持部２２は状態ｃ（ａ
＋２）を保持して出力し、過去値保持部２２は状態ａを
保持して出力する。In this example, the pulse detector 1 inputs an asynchronous signal, the state detection circuit detects the first and second two pulses, outputs the state b (a + 1) by the first pulse, and outputs the second state.
The state c (a + 2) is output by the pulse of (1). The synchronizer 21 synchronizes the state c (a + 2) at the rising timing of the operation clock, and the current value holder 22 synchronizes the state c (a + 2).
+2) is held and output, and the past value holding unit 22 holds and outputs the state a.

【００３２】この結果、状態比較・変化検出部３は、現
在値保持部２１及び過去値保持部２２の状態ａ及び状態
ｃ（ａ＋２）を比較しその変化分２を例えば多値のパル
ス信号として出力する。そして次の動作クロックの立ち
上がりタイミングでは、現在値保持部２１及び過去値保
持部２２の出力は何れも状態ｃ（ａ＋２）の同一状態と
なるから、状態比較・変化検出部３は、再び通常状態を
出力する。As a result, the state comparison / change detection unit 3 compares the state a and the state c (a + 2) of the current value holding unit 21 and the past value holding unit 22, and uses the change 2 as, for example, a multi-valued pulse signal. Output. Then, at the next rising timing of the operation clock, the outputs of the current value holding unit 21 and the past value holding unit 22 both become the same state of the state c (a + 2), so that the state comparison / change detection unit 3 returns to the normal state. Is output.

【００３３】（他の実施の形態）次に本発明の非同期パ
ルス信号取り込み回路の他の実施の形態について図４及
び図５を参照して説明する。図４は、非同期信号として
同期化する動作クロックとは非同期の高速クロックで動
作する信号を対象とする本発明の他の実施の形態を示す
ブロック図であり、図５はその動作タイミングを示す図
である。本実施の形態では、ディジタル信号処理装置Ｍ
ＰＵ４と、レジスタ部５と、同期回路部６と、現在値及
び過去値を保持する状態保持部７と、状態比較・変化検
出部８とから構成される。(Other Embodiments) Next, another embodiment of the asynchronous pulse signal capturing circuit according to the present invention will be described with reference to FIGS. FIG. 4 is a block diagram showing another embodiment of the present invention for a signal operating with a high-speed clock that is asynchronous with the operation clock synchronized as an asynchronous signal, and FIG. 5 is a diagram showing the operation timing thereof. It is. In the present embodiment, the digital signal processing device M
It comprises a PU 4, a register section 5, a synchronization circuit section 6, a state holding section 7 for holding current values and past values, and a state comparison / change detection section 8.

【００３４】ＭＰＵ４は、同期バス型のディジタル信号
処理装置であり、図５に示すようにＭＰＵからの高速な
バスクロックに同期したアドレス、データ、ライトイネ
ーブル信号を出力する。レジスタ部５は、ＭＰＵ４が前
記信号によりアクセスするＩＯであり、ＭＰＵ４からの
信号の状態保持する保持回路である。The MPU 4 is a digital signal processor of a synchronous bus type, and outputs an address, data and a write enable signal synchronized with a high-speed bus clock from the MPU as shown in FIG. The register unit 5 is an IO accessed by the MPU 4 using the signal, and is a holding circuit that holds a state of a signal from the MPU 4.

【００３５】つまり、レジスタ部５は、同期回路部６以
降の回路に入力される動作クロックの周期より充分小さ
く、該動作クロックとは必ずしも同期していないＭＰＵ
４からのバスクロックにより、アドレスバス、データバ
スのデータ及びこれらと同期するライトイネーブル信号
を保持して出力することから、レジスタ部５の出力のレ
ジスタ値のうちライトイネーブル出力は前記動作クロッ
クに対し非同期信号に相当し、この点で図１に示すパル
ス検出部１に相当する。In other words, the register section 5 has an MPU which is sufficiently smaller than the period of the operation clock input to the circuits subsequent to the synchronization circuit section 6 and is not necessarily synchronized with the operation clock.
4, the data of the address bus and the data bus and the write enable signal synchronized therewith are held and output, so that the write enable output of the register value of the output of the register unit 5 is higher than the operation clock. This corresponds to the asynchronous signal, and in this respect corresponds to the pulse detection unit 1 shown in FIG.

【００３６】同期回路部６は、レジスタ部５から出力さ
れるレジスタ値（ライトイネーブル出力）を前記動作ク
ロックの立ち上がりタイミングで保持することにより同
期化信号とし、後続の状態保持部７における図１と同様
の現在値保持及び過去値保持の機能により、同期化１
（現在値）及び同期化２（過去値）の信号として出力す
る。状態比較・変化検出部８は、前記同期化１及び同期
化２の２つの信号の比較を行い、信号の一致、不一致及
びその差分を検出して変化状態を出力する。図５の例で
は、ライトイネーブルを含む信号がレジスタ部５に書き
込まれた際のみ比較結果の不一致が検出され、レジスタ
部へのアクセスがあったことを検出する信号が動作クロ
ックに同期して生成される。The synchronization circuit section 6 holds the register value (write enable output) output from the register section 5 at the rising timing of the operation clock to generate a synchronization signal. Synchronization 1 by the same function of holding current value and past value
(Current value) and synchronization 2 (past value). The state comparison / change detection unit 8 compares the two signals of the synchronization 1 and the synchronization 2 to detect a match, a mismatch, and a difference between the signals, and outputs a change state. In the example of FIG. 5, the mismatch of the comparison result is detected only when the signal including the write enable is written to the register unit 5, and the signal for detecting that the register unit has been accessed is generated in synchronization with the operation clock. Is done.

【００３７】本実施の形態においても、バスクロックの
繰り返しサイクルがより高速で、同期回路側の動作クロ
ックの周期内で複数のパルス（ライトイネーブル）信号
がレジスタ部に到来する場合には、レジスタ部にカウン
タ回路等のパルス信号数を保持する複数の状態保持機能
を持たせレジスタ値に複数の状態情報（多ビット信号）
を出力することにより、図１の場合と同様に状態比較・
変化検出部８から多ビット（多値）の差分情報により同
期化信号として前記複数のパルスの検出出力を得ること
ができる。Also in this embodiment, when the repetition cycle of the bus clock is faster and a plurality of pulse (write enable) signals arrive at the register within the cycle of the operation clock on the synchronous circuit side, the register is not used. Has a plurality of state holding functions to hold the number of pulse signals of the counter circuit etc., and makes the register value have a plurality of state information (multi-bit signal)
Is output, and the state comparison and
The detection output of the plurality of pulses can be obtained as a synchronization signal from the change detection unit 8 based on multi-bit (multi-value) difference information.

【００３８】なお、図１に示す実施の形態において、入
力側のパルス検出部に図４に示す実施の形態と同様な高
速なクロックにより動作するレジスタ部の機能を有する
構成とすることが可能であり、また、図１に示す実施の
形態において、前記複数のパルスの検出に多値パルスを
使用せず、多ビット信号を使用するように構成すること
が可能であり、図４に示す実施の形態において、多値パ
ルスを使用することが可能であることはいうまでもな
い。In the embodiment shown in FIG. 1, it is possible to adopt a configuration in which the pulse detector on the input side has the function of a register unit operated by a high-speed clock similar to the embodiment shown in FIG. In addition, in the embodiment shown in FIG. 1, it is possible to use a multi-bit signal instead of using a multi-level pulse for detecting the plurality of pulses. It goes without saying that in the embodiment, multi-level pulses can be used.

【００３９】[0039]

【発明の効果】本発明によれば、動作クロック周期より
幅の狭い非同期信号を動作クロックに同期して確実に取
り込むことが可能である。According to the present invention, it is possible to reliably capture an asynchronous signal having a width smaller than the operation clock cycle in synchronization with the operation clock.

【００４０】また、本発明では非同期パルスの検出と同
期化との各回路部が別ブロックであるがフィードバック
構成を採用することなく構成することができ、ブロック
間のインタフェースを簡素化することができるという効
果がある。Further, in the present invention, each circuit for detecting and synchronizing the asynchronous pulse is a separate block, but can be configured without employing a feedback configuration, and the interface between the blocks can be simplified. This has the effect.

【００４１】特に、動作クロックより高速な非同期信号
を同期信号として検出することが可能であるという顕著
な効果を有する。In particular, there is a remarkable effect that an asynchronous signal faster than the operation clock can be detected as a synchronous signal.

【００４２】[0042]

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の第１の実施の形態を示すブロック図
である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】 第１の実施の形態の動作タイミングの例を示
す図である。FIG. 2 is a diagram illustrating an example of operation timing according to the first embodiment;

【図３】 第１の実施の形態の動作タイミングの他の例
を示す図である。FIG. 3 is a diagram illustrating another example of the operation timing according to the first embodiment;

【図４】 本発明の第２の実施の形態を示すブロック図
である。FIG. 4 is a block diagram showing a second embodiment of the present invention.

【図５】 第２の実施の形態の動作タイミングの例を示
す図である。FIG. 5 is a diagram illustrating an example of operation timing according to the second embodiment;

【図６】 従来例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.

【図７】 従来例の動作タイミングを示す図である。FIG. 7 is a diagram showing operation timing of a conventional example.

【符号の説明】[Explanation of symbols]

１ パルス検出部 ２、７ 状態保持部 ２１ 同期化部 ２２ 現在値保持部 ２３ 過去値保持部 ３、８ 状態比較・変化検出部 ４ ディジタル信号処理装置（ＭＰＵ） ５ レジスタ部 ６ 同期回路部 1 pulse detector 2,7 State holding unit 21 Synchronization unit 22 Current value holding unit 23 Past value holding unit 3, 8 State comparison / change detection unit 4 Digital signal processing unit (MPU) 5 Register section 6 Synchronous circuit section

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力する非同期のパルス信号を検出する
とともに、該パルス信号の数に応じて複数状態のうちの
一の状態を保持するパルス検出部と、前記パルス検出部
が保持する状態を動作クロックにより取り込み現在値と
して保持するとともに、当該動作クロックの直前の動作
クロックで取り込んだ状態を過去値として保持する状態
保持部と、前記状態保持部が保持する前記現在値及び前
記過去値を入力して比較し両者の差分を出力する状態比
較・変化検出部とからなることを特徴とする非同期パル
ス信号取り込み回路。1. An input asynchronous pulse signal is detected.
And, among the plurality of states, according to the number of the pulse signals.
A pulse detector for holding one state, and the pulse detector
While holding the state held by the operation clock and holding as a current value, the state held by the operation clock immediately before the operation clock and holding the state as a past value, and the current value held by the state holding unit, An asynchronous pulse signal capturing circuit, comprising: a state comparison / change detection unit that inputs and compares the past values and outputs a difference between the two. 【請求項２】 前記パルス検出部は、入力するパルスの
数を前記状態として保持する複数の状態保持機能を有す
ることを特徴とする請求項１記載の非同期パルス信号取
り込み回路。2. The asynchronous pulse signal capturing circuit according to claim 1, wherein said pulse detector has a plurality of state holding functions for holding the number of input pulses as said state. 【請求項３】 前記パルス検出部は、入力するパルス信
号を前記動作クロックより高い繰り返し周波数の異なる
クロックにより検出することを特徴とする請求項１又は
２記載の非同期パルス信号取り込み回路。3. The asynchronous pulse signal capturing circuit according to claim 1, wherein said pulse detector detects an input pulse signal by using a clock having a different repetition frequency than said operation clock. 【請求項４】 前記パルス検出部は、ディジタル処理装
置からのバスクロック及びライトイネーブル信号を含む
信号を入力するレジスタ部であることを特徴とする請求
項３記載の非同期パルス信号取り込み回路。4. The asynchronous pulse signal capturing circuit according to claim 3, wherein said pulse detector is a register for inputting a signal including a bus clock and a write enable signal from a digital processing device. 【請求項５】 前記状態比較・変化検出部は、出力する
差分として３以上の多値又は多レベルの信号を出力する
ことを特徴とする請求項２、３又は４記載の非同期パル
ス信号取り込み回路。5. The asynchronous pulse signal capturing circuit according to claim 2, wherein the state comparison / change detection unit outputs a multi-level or multi-level signal of three or more as a difference to be output. .