JPH04352058A - Dma high-speed data transfer control system - Google Patents
Dma high-speed data transfer control systemInfo
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- JPH04352058A JPH04352058A JP12571491A JP12571491A JPH04352058A JP H04352058 A JPH04352058 A JP H04352058A JP 12571491 A JP12571491 A JP 12571491A JP 12571491 A JP12571491 A JP 12571491A JP H04352058 A JPH04352058 A JP H04352058A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 6
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 3
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 description 3
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- ATTRMYMZQWIZOR-RRKCRQDMSA-N 4-amino-1-[(2r,4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-6-methyl-1,3,5-triazin-2-one Chemical compound CC1=NC(N)=NC(=O)N1[C@@H]1O[C@H](CO)[C@@H](O)C1 ATTRMYMZQWIZOR-RRKCRQDMSA-N 0.000 description 1
- 101100244969 Arabidopsis thaliana PRL1 gene Proteins 0.000 description 1
- 102100039558 Galectin-3 Human genes 0.000 description 1
- 101100454448 Homo sapiens LGALS3 gene Proteins 0.000 description 1
- 101150051246 MAC2 gene Proteins 0.000 description 1
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- Bus Control (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、マイクロコンピュータ
システムにおけるＤＭＡ（ダイレクト・メモリ・アクセ
ス）転送制御方式に関し、特に、ＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）を用いたメモリと
周辺Ｉ／Ｏ間のデータ転送におけるＤＭＡ高速データ転
送制御方式に関する。[Field of Industrial Application] The present invention relates to a DMA (direct memory access) transfer control system in a microcomputer system, and in particular, to a DMA (direct memory access controller) transfer control method between memory and peripheral I/O using a DMAC (direct memory access controller). The present invention relates to a DMA high-speed data transfer control system in data transfer.
【０００２】0002
【従来の技術】従来、この種のＤＭＡ転送を用いたマイ
クロコンピュータシステムでは、図２に示すようにＣＰ
Ｕ３，メモリ５，周辺Ｉ／Ｏ６，ＤＭＡＣ２等が１つの
システムバス４で接続されている。通常のデータ処理で
はＣＰＵ３がバス・マスタとなりシステムバス４を介し
てメモリ５から命令をフェッチし、命令に従った各種の
データ処理を実行している。しかしながら、ＣＰＵ３が
周辺Ｉ／Ｏ６とメモリ５間のデータ転送をＤＭＡＣ２に
任せるとき、すなわち、システムがＤＭＡ転送機能を利
用するとき、ＣＰＵ３はシステムバス使用権をＤＭＡＣ
２に渡し、自らはホールド（動作休止）状態となり、メ
モリ５からの命令フェッチ動作，データ処理動作は停止
される。ＤＭＡＣ２は、システムバス使用権を獲得する
と、独自のバスサイクルでメモリ５と周辺Ｉ／Ｏ６間の
データ転送を実行する。この間ＣＰＵ３は、ＤＭＡＣ２
がバス使用権を放棄するまでホールド（休止）状態にあ
る。したがって、ＤＭＡ転送機能が使用されるときは、
ＣＰＵの実動作率が低下せざるを得ない。[Prior Art] Conventionally, in a microcomputer system using this type of DMA transfer, as shown in FIG.
U3, memory 5, peripheral I/O 6, DMAC2, etc. are connected by one system bus 4. In normal data processing, the CPU 3 serves as a bus master, fetches instructions from the memory 5 via the system bus 4, and executes various data processes in accordance with the instructions. However, when the CPU 3 entrusts the data transfer between the peripheral I/O 6 and the memory 5 to the DMAC 2, that is, when the system uses the DMA transfer function, the CPU 3 transfers the right to use the system bus to the DMAC 2.
2, it enters a hold (suspended) state, and the instruction fetch operation from the memory 5 and data processing operation are stopped. When the DMAC 2 acquires the right to use the system bus, it executes data transfer between the memory 5 and the peripheral I/O 6 in its own bus cycle. During this time, CPU3 uses DMAC2
is in a hold (dormant) state until it relinquishes the right to use the bus. Therefore, when the DMA transfer function is used,
The actual operating rate of the CPU is forced to decrease.
【０００３】0003
【発明が解決しようとする課題】この従来のＤＭＡデー
タ転送制御方式では、ＤＭＡＣが本来持つデータ転送能
力限界の為に、高速メモリや高機能周辺Ｉ／Ｏの持つ性
能を生かしたデータ転送を実現することが困難であった
。また、ＤＭＡＣがシステムバス使用権を獲得している
間のＣＰＵのホールド（休止）状態を縮める手段がなく
、ＤＭＡＣがシステムバスを使うままにＣＰＵの実動作
率が低下していた。特に、ＤＭＡ転送が煩雑に行われる
ほどＣＰＵ動作率は悪化してゆき、そのマイクロコンピ
ュータシステムの性能に影響をあたえるという問題点が
あった。[Problem to be solved by the invention] This conventional DMA data transfer control method realizes data transfer that takes advantage of the performance of high-speed memory and high-performance peripheral I/O, due to the inherent data transfer capacity limit of DMAC. It was difficult to do so. Furthermore, there is no means to shorten the hold (dormant) state of the CPU while the DMAC acquires the right to use the system bus, and the actual operating rate of the CPU decreases as the DMAC continues to use the system bus. In particular, there is a problem in that the more complicated the DMA transfer is, the worse the CPU operation rate is, which affects the performance of the microcomputer system.
【０００４】本発明の目的は、このような問題点を解決
したＤＭＡ高速データ転送制御方式を提供することにあ
る。An object of the present invention is to provide a DMA high-speed data transfer control system that solves these problems.
【０００５】[0005]
【課題を解決するための手段】本発明は、中央処理制御
装置と、記憶装置と、周辺入出力インターフェイス装置
と、ダイレクト・メモリ・アクセス・コントローラとを
有するＤＭＡ高速データ転送制御方式において、ダイレ
クト・メモリ・アクセス・コントローラと記憶装置，周
辺入出力インターフェイス装置間に、ＤＭＡ高速データ
転送制御回路を有することを特徴とする。SUMMARY OF THE INVENTION The present invention provides a direct DMA high-speed data transfer control system having a central processing control unit, a storage device, a peripheral input/output interface device, and a direct memory access controller. It is characterized by having a DMA high-speed data transfer control circuit between the memory access controller, the storage device, and the peripheral input/output interface device.
【０００６】本発明によれば、前記ＤＭＡ高速データ転
送制御回路は、前記ダイレクト・メモリ・アクセス・コ
ントローラがバスマスタのときに、ダイレクト・メモリ
・アクセス・コントローラが行う１ＤＭＡ転送サイクル
中に、リード転送用のメモリリード信号・Ｉ／Ｏライト
信号、または、ライト転送用のＩ／Ｏリード信号・メモ
リライト信号とＤＭＡ転送アドレスをｎ回（ｎ＝１，２
，３，・・）発生させることを特徴とする。According to the present invention, the DMA high-speed data transfer control circuit performs read transfer during one DMA transfer cycle performed by the direct memory access controller when the direct memory access controller is a bus master. Memory read signal/I/O write signal, or I/O read signal/memory write signal for write transfer and DMA transfer address n times (n = 1, 2
, 3,...).
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【０００８】図１は、本発明の一実施例のＤＭＡ高速デ
ータ転送制御方式の機能ブロック図である。本実施例の
ＤＭＡ高速データ転送制御方式は、マイクロコンピュー
タシステムの主制御をつかさどるＣＰＵ（中央処理装置
）３と、そのＣＰＵが使用する命令コードやデータを蓄
えているメモリ（記憶装置）５と、そのマイクロコンピ
ュータシステムの入出力部である周辺Ｉ／Ｏ（周辺入出
力インターフェイス装置）６と、メモリ，周辺Ｉ／Ｏ間
のデータ転送をＣＰＵ３を介さずダイレクトに行うＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
１と、ＤＭＡＣがバスマスタのときに、ＤＭＡＣが行う
１ＤＭＡ転送サイクル中に、リード転送用のメモリリー
ド信号・Ｉ／Ｏライト信号、または、ライト転送用のＩ
／Ｏリード信号・メモリライト信号とＤＭＡ転送アドレ
スをｎ回（ｎ＝１，２，３，・・）発生させるＤＭＡ高
速データ転送制御回路１とを備えている。FIG. 1 is a functional block diagram of a DMA high-speed data transfer control system according to an embodiment of the present invention. The DMA high-speed data transfer control method of this embodiment includes a CPU (central processing unit) 3 that is in charge of main control of a microcomputer system, a memory (storage device) 5 that stores instruction codes and data used by the CPU, A DM that directly transfers data between the peripheral I/O (peripheral input/output interface device) 6, which is the input/output unit of the microcomputer system, and the memory and peripheral I/O without going through the CPU 3.
AC (Direct Memory Access Controller)
1 and when the DMAC is the bus master, the memory read signal for read transfer, the I/O write signal for write transfer, or the I/O write signal for write transfer during one DMA transfer cycle performed by the DMAC.
The device includes a DMA high-speed data transfer control circuit 1 that generates /O read signal/memory write signal and a DMA transfer address n times (n=1, 2, 3, . . . ).
【０００９】ＤＭＡＣ２は、周辺Ｉ／Ｏ６等からＤＭＡ
リクエストが来ると、ＣＰＵ３に対してシステムバス４
の使用権を獲得するためにホールドリクエスト信号をＣ
ＰＵ３に出力する。ＣＰＵ３は、マシンサイクルの区切
り目でバスをホールドし、システムバス４の使用権を放
棄しホールドアクノリッジ信号をＤＭＡＣ２に返す。Ｄ
ＭＡＣ２は、ホールドアクノリッジ信号を受けとると、
ＤＭＡアクノリッジ，ＤＭＡアドレス，メモリリード／
ＩＯライトまたはＩＯリード／メモリライト信号などを
出力する。ＤＭＡ高速データ転送制御回路１は、ＤＭＡ
Ｃ２から出力された前記の信号から、１ＤＭＡ転送サイ
クルあたりｎ回分のＤＭＡデータ転送制御信号７とｎ回
分のＤＭＡ転送アドレス８を出力する。これらの信号を
メモリ５と周辺Ｉ／Ｏ６に与えることで、ＤＭＡＣ２が
行う１ＤＭＡ転送サイクルでｎ回のＤＭＡ転送が実現で
きる。[0009] DMAC2 is a DMA controller from peripheral I/O6, etc.
When a request comes, system bus 4 is sent to CPU 3.
A hold request signal is sent to obtain the right to use the
Output to PU3. The CPU 3 holds the bus at the machine cycle break, relinquishes the right to use the system bus 4, and returns a hold acknowledge signal to the DMAC 2. D
When MAC2 receives the hold acknowledge signal,
DMA acknowledge, DMA address, memory read/
Outputs IO write or IO read/memory write signals. The DMA high-speed data transfer control circuit 1
From the above-mentioned signals output from C2, n times of DMA data transfer control signal 7 and n times of DMA transfer address 8 are outputted per one DMA transfer cycle. By applying these signals to the memory 5 and the peripheral I/O 6, n DMA transfers can be realized in one DMA transfer cycle performed by the DMAC 2.
【００１０】0010
【発明の効果】以上説明したように本発明は、ＤＭＡ高
速データ転送制御回路を有することにより、ＤＭＡＣが
行う１ＤＭＡサイクルでｎ回分のＤＭＡ転送を可能にし
たので、ＤＭＡＣのデータ転送能力のｎ倍の性能を引き
出せるという効果を有する。さらに、ＤＭＡ転送回数が
１／ｎに減少するので、システムバスの有効利用が可能
になりＣＰＵがバスマスタとして動作する割合が上がり
、マイクロコンピュータシステムの処理能力を高めると
いう効果を有する。As explained above, the present invention has a DMA high-speed data transfer control circuit that enables n DMA transfers in one DMA cycle performed by the DMAC, which is n times the data transfer capacity of the DMAC. It has the effect of bringing out the performance of Furthermore, since the number of DMA transfers is reduced to 1/n, the system bus can be used effectively and the rate at which the CPU operates as a bus master increases, which has the effect of increasing the processing capacity of the microcomputer system.
【図１】本発明の一実施例であるＤＭＡ高速データ転送
制御回路を用いたＤＭＡ高速データ転送制御方式の機能
ブロック図である。FIG. 1 is a functional block diagram of a DMA high-speed data transfer control method using a DMA high-speed data transfer control circuit according to an embodiment of the present invention.
【図２】従来のＤＭＡ高速データ転送制御方式の機能ブ
ロック図である。FIG. 2 is a functional block diagram of a conventional DMA high-speed data transfer control system.
１ ＤＭＡ高速データ転送制御回路 ２ ＤＭＡＣ ３ ＣＰＵ ４ システムバス ５ メモリ ６ 周辺Ｉ／Ｏ ７ ＤＭＡデータ転送制御信号 ８ ＤＭＡ転送アドレス 1 DMA high-speed data transfer control circuit 2 DMAC 3 CPU 4 System bus 5. Memory 6 Peripheral I/O 7 DMA data transfer control signal 8 DMA transfer address
Claims (2)
出力インターフェイス装置と、ダイレクト・メモリ・ア
クセス・コントローラとを有するＤＭＡ高速データ転送
制御方式において、ダイレクト・メモリ・アクセス・コ
ントローラと記憶装置，周辺入出力インターフェイス装
置間に、ＤＭＡ高速データ転送制御回路を有することを
特徴とするＤＭＡ高速データ転送制御方式。1. A DMA high-speed data transfer control system comprising a central processing control unit, a storage device, a peripheral input/output interface device, and a direct memory access controller, the direct memory access controller and the storage device. , a DMA high-speed data transfer control system comprising a DMA high-speed data transfer control circuit between peripheral input/output interface devices.
記ダイレクト・メモリ・アクセス・コントローラがバス
マスタのときに、ダイレクト・メモリ・アクセス・コン
トローラが行う１ＤＭＡ転送サイクル中に、リード転送
用のメモリリード信号・Ｉ／Ｏライト信号、または、ラ
イト転送用のＩ／Ｏリード信号・メモリライト信号とＤ
ＭＡ転送アドレスをｎ回（ｎ＝１，２，３，・・）発生
させることを特徴とするＤＭＡ高速データ転送制御方式
。2. The DMA high-speed data transfer control circuit receives a memory read signal for read transfer during one DMA transfer cycle performed by the direct memory access controller when the direct memory access controller is a bus master.・I/O write signal or I/O read signal for write transfer ・Memory write signal and D
A DMA high-speed data transfer control method characterized by generating an MA transfer address n times (n=1, 2, 3, . . . ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12571491A JPH04352058A (en) | 1991-05-29 | 1991-05-29 | Dma high-speed data transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12571491A JPH04352058A (en) | 1991-05-29 | 1991-05-29 | Dma high-speed data transfer control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352058A true JPH04352058A (en) | 1992-12-07 |
Family
ID=14916934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12571491A Pending JPH04352058A (en) | 1991-05-29 | 1991-05-29 | Dma high-speed data transfer control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352058A (en) |
-
1991
- 1991-05-29 JP JP12571491A patent/JPH04352058A/en active Pending
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