JPH04346467A - Semiconductor device - Google Patents
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- JPH04346467A JPH04346467A JP12014291A JP12014291A JPH04346467A JP H04346467 A JPH04346467 A JP H04346467A JP 12014291 A JP12014291 A JP 12014291A JP 12014291 A JP12014291 A JP 12014291A JP H04346467 A JPH04346467 A JP H04346467A
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Landscapes
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明はショットキー接合の金属
電極を有する半導体素子(FETなど)を含む半導体装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a semiconductor element (such as an FET) having a Schottky junction metal electrode.
【0002】0002
【従来の技術】耐熱ゲート電極を用いたセルフアライン
プロセスによりMESFETなどの半導体素子を作成す
る製造方法が知られている(超高速化合物半導体デバイ
ス、pp.81−83、菅野卓雄監修、大森正道編、培
風館)。
この半導体素子に温度特性に優れた金属薄膜抵抗を付加
し、半導体装置として使用する場合がある。この場合、
半導体素子は一般的にセルフアラインプロセスで作成し
、その後、金属薄膜抵抗を作成していた。[Prior Art] A manufacturing method for manufacturing semiconductor devices such as MESFETs by a self-alignment process using a heat-resistant gate electrode is known (Ultrahigh-speed compound semiconductor devices, pp. 81-83, supervised by Takuo Kanno, edited by Masamichi Omori). , Baifukan). This semiconductor element may be used as a semiconductor device by adding a metal thin film resistor with excellent temperature characteristics. in this case,
Semiconductor devices are generally created using a self-align process, and then metal thin film resistors are created.
【0003】0003
【発明が解決しようとする課題】しかし、半導体素子と
金属薄膜抵抗を有する半導体装置を製造する場合、工程
が煩雑になり、全体的に作業性が悪いという欠点があっ
た。[Problems to be Solved by the Invention] However, when manufacturing a semiconductor device having a semiconductor element and a metal thin film resistor, the process is complicated and the overall workability is poor.
【0004】そこで本発明は、作業性の高い半導体装置
を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor device with high workability.
【0005】[0005]
【課題を解決するための手段】上記課題を達成するため
に、本発明は金属電極を有する半導体素子を含む半導体
装置において、上記金属電極を形成する過程で上記金属
電極を構成する金属を用いて形成された抵抗体をさらに
備えていることを特徴とする。Means for Solving the Problems In order to achieve the above objects, the present invention provides a semiconductor device including a semiconductor element having a metal electrode, in which a metal constituting the metal electrode is used in the process of forming the metal electrode. The invention is characterized in that it further includes a formed resistor.
【0006】[0006]
【作用】本発明に係る半導体装置によると、半導体素子
と抵抗体は共通の金属により構成され、これらの金属は
同一処理により形成される。According to the semiconductor device according to the present invention, the semiconductor element and the resistor are made of a common metal, and these metals are formed by the same process.
【0007】[0007]
【実施例】以下、本発明の一実施例について、添付図面
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図1は本発
明に係る半導体装置の一実施例として、MESFETお
よび金属薄膜抵抗を示す縦断面図、図2は図1に示す半
導体装置を製造する工程を示す工程図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the accompanying drawings. In addition, in the description, the same reference numerals are used for the same elements, and redundant description will be omitted. FIG. 1 is a vertical cross-sectional view showing a MESFET and a metal thin film resistor as an embodiment of the semiconductor device according to the present invention, and FIG. 2 is a process diagram showing the steps for manufacturing the semiconductor device shown in FIG.
【0008】GaAs基板1のFET形成領域にはSi
などのイオンが注入されて動作層1aが形成されており
、その動作層1aの上面に高融点金属でショットキー接
合のゲート電極Eが形成されている。さらに、その両側
には高濃度でイオンが注入されたドレイン領域1dおよ
びソース領域1sが形成されている。金属薄膜抵抗Rは
GaAs基板1上に絶縁膜2を介して高融点金属膜4で
形成されている。本実施例では、これらの高融点金属は
同一工程において金属を被着することにより形成してい
るので、ゲート電極Eおよび金属薄膜抵抗Rを構成する
高融点金属を同一膜厚に設定することができる。[0008] In the FET formation region of the GaAs substrate 1, Si
An active layer 1a is formed by implanting ions such as, and a Schottky junction gate electrode E made of a high melting point metal is formed on the upper surface of the active layer 1a. Further, on both sides thereof, a drain region 1d and a source region 1s into which ions are implanted at a high concentration are formed. The metal thin film resistor R is formed of a high melting point metal film 4 on a GaAs substrate 1 with an insulating film 2 interposed therebetween. In this example, since these high melting point metals are formed by depositing metals in the same process, it is possible to set the high melting point metals forming the gate electrode E and the metal thin film resistor R to the same film thickness. can.
【0009】なお、高融点金属としては、例えば周期表
でIV−A族のTi、Zr、Hf、V−A族のV、Nb
、Ta、VI−A族のCr、Mo、Wなどがある(VL
SIの薄膜技術、pp.149−169、伊藤隆司、石
川元、中村宏昭共著、1986年)。[0009] Examples of high melting point metals include Ti, Zr, and Hf in group IV-A of the periodic table, V and Nb in group V-A.
, Ta, VI-A group Cr, Mo, W, etc. (VL
SI Thin Film Technology, pp. 149-169, co-authored by Takashi Ito, Hajime Ishikawa, and Hiroaki Nakamura, 1986).
【0010】以下、上述した半導体装置の製造方法を説
明する。まず、ショットキーゲート電極が形成されるG
aAs基板1の電極形成領域に、Siイオンを用いた選
択的イオン注入を行い、キャップアニールまたはキャッ
プレスアニールを施すことにより電極形成領域に動作層
1aを形成しておく。次に、SiONなどの絶縁材を表
面に被着し(図2(a))、GaAs基板1の電極形成
領域および抵抗形成領域の上面に絶縁膜2を形成する。
この絶縁膜2は例えば500オングストロームの膜厚で
堆積する。A method of manufacturing the above-mentioned semiconductor device will be explained below. First, G where the Schottky gate electrode is formed.
Selective ion implantation using Si ions is performed in the electrode formation region of the aAs substrate 1, and cap annealing or capless annealing is performed to form the active layer 1a in the electrode formation region. Next, an insulating material such as SiON is deposited on the surface (FIG. 2(a)), and an insulating film 2 is formed on the upper surface of the electrode formation region and the resistance formation region of the GaAs substrate 1. This insulating film 2 is deposited to a thickness of, for example, 500 angstroms.
【0011】次に、スピンコーティングでレジスト材を
表面に塗付し、フォトリソグラフィ技術により、抵抗領
域上に被着された絶縁膜2の上面にレジスト部材3を残
存させる(同図(b))。このレジスト部材3は、不要
な絶縁膜2を除去するためのパターニングに用いる。不
要な絶縁膜2は超音波を加えた緩衝フッ酸の中に1分間
浸すことにより簡単に除去でき、このパターニングによ
り抵抗領域以外に被着された絶縁膜2は取り除かれる。
抵抗領域上のレジスト部材3は、このパターニングの後
に除去される(図2(c))。[0011] Next, a resist material is applied to the surface by spin coating, and a resist member 3 is left on the upper surface of the insulating film 2 deposited on the resistance region by photolithography technology (FIG. 2(b)). . This resist member 3 is used for patterning to remove unnecessary insulating film 2. Unnecessary insulating film 2 can be easily removed by immersing it in buffered hydrofluoric acid to which ultrasonic waves are applied for 1 minute, and by this patterning, insulating film 2 deposited on areas other than the resistance region is removed. The resist member 3 on the resistance region is removed after this patterning (FIG. 2(c)).
【0012】次に、表面に高融点金属を被着し、電極形
成領域および抵抗形成領域を含む全面に高融点金属膜4
を形成する(同図(d))。本実施例ではイオン注入に
より高濃度領域を形成しているので、高融点金属として
はイオン注入領域の活性化の為のアニール温度において
GaAs基板1と反応しない材質(例えばWSi合金)
を選択することが望ましい。また、高融点金属膜4は2
000オングストロームの膜厚でスパッタリング法を用
いて形成することができ、この結果、抵抗形成領域上に
形成された絶縁膜2は高融点金属膜4により覆われる。Next, a high melting point metal is deposited on the surface, and a high melting point metal film 4 is formed on the entire surface including the electrode forming area and the resistance forming area.
((d) in the same figure). In this example, since the high concentration region is formed by ion implantation, the high melting point metal is a material that does not react with the GaAs substrate 1 at the annealing temperature for activating the ion implantation region (for example, WSi alloy).
It is desirable to select Moreover, the high melting point metal film 4 is
It can be formed using a sputtering method to a film thickness of 0,000 angstroms, and as a result, the insulating film 2 formed on the resistor formation region is covered with the high melting point metal film 4.
【0013】次に、高融点金属膜4上にスピンコーティ
ングでレジスト材を塗付し、フォトリソグラフィ技術を
用いたパターニングにより、高融点金属膜4上にマスク
パターンを形成する(同図(e))。このマスクパター
ンには、電極形成領域と抵抗形成領域上にレジスト部材
5が配置されている。このマスクパターンを用いてRI
E(Reactive Ion Etching )
などの異方性エッチングを施し、電極形成領域および抵
抗形成領域以外の領域に被着した不要な高融点金属膜4
を除去する(同図(f))。Next, a resist material is applied on the high melting point metal film 4 by spin coating, and a mask pattern is formed on the high melting point metal film 4 by patterning using photolithography technology (FIG. 2(e)). ). In this mask pattern, a resist member 5 is arranged on the electrode formation region and the resistance formation region. Using this mask pattern, RI
E (Reactive Ion Etching)
Anisotropic etching such as
((f) in the same figure).
【0014】次に、高融点金属膜4上のマスクパターン
を除去し、ゲート電極Eを用いたセルフアラインプロセ
スによりSiイオン注入を行い、ゲート電極Eの両側に
ドレイン領域1d、ソース領域1sを形成する(同図(
g))。最後に、キャップアニールまたはキャップレス
アニールを施すことにより、ドレイン領域1dおよびソ
ース領域1sに注入されたイオンを活性化する。以上に
より、同一材料で形成されたゲート電極Eおよび金属薄
膜抵抗Rが形成され、オーミック電極をドレイン領域1
dおよびソース領域1sに形成することによりGaAs
基板1上にMESFETが形成される。Next, the mask pattern on the high melting point metal film 4 is removed, and Si ions are implanted by a self-alignment process using the gate electrode E to form a drain region 1d and a source region 1s on both sides of the gate electrode E. (same figure (
g)). Finally, cap annealing or capless annealing is performed to activate the ions implanted into the drain region 1d and the source region 1s. Through the above steps, the gate electrode E and the metal thin film resistor R made of the same material are formed, and the ohmic electrode is connected to the drain region 1.
d and the source region 1s.
A MESFET is formed on a substrate 1.
【0015】このように、耐熱ゲートプロセスにおける
ゲート電極Eと抵抗体として用いられる金属薄膜抵抗R
に共通材料を使用し、これらを同一工程において同時に
形成しているので、工程が短縮化され簡略化する。In this way, in the heat-resistant gate process, the gate electrode E and the metal thin film resistor R used as the resistor are
Since common materials are used for both and they are formed simultaneously in the same process, the process is shortened and simplified.
【0016】また、本実施例により製造された金属薄膜
抵抗は抵抗体とGaAs基板間に絶縁膜2が介在してい
るので、他の素子との分離が容易になっている。Furthermore, since the metal thin film resistor manufactured according to this embodiment has the insulating film 2 interposed between the resistor and the GaAs substrate, it can be easily separated from other elements.
【0017】なお、本発明は上記実施例に限定されるも
のではない。上記実施例では半導体装置としてGaAs
MESFETを用いたが、基板材料、半導体素子はそれ
ぞれGaAs、FETに限定されるものではない。It should be noted that the present invention is not limited to the above embodiments. In the above embodiment, GaAs is used as the semiconductor device.
Although MESFET was used, the substrate material and semiconductor element are not limited to GaAs and FET, respectively.
【0018】また、金属膜の被着法としてはスパッタリ
ング法の他、電子ビーム蒸着法、CVD法などを使用で
きる。Furthermore, as a method for depositing the metal film, in addition to sputtering, electron beam evaporation, CVD, and the like can be used.
【0019】さらに、金属を用いた電極はゲート電極に
限定されるものではない。Furthermore, the electrode using metal is not limited to the gate electrode.
【0020】[0020]
【発明の効果】以上説明したように、本発明では半導体
素子と抵抗体に用いる金属が共通になっており、これら
の金属は同一処理によって形成されているので、作業性
の高い半導体装置を提供することができる。[Effects of the Invention] As explained above, in the present invention, the semiconductor element and the resistor use the same metal, and these metals are formed by the same process, so it is possible to provide a semiconductor device with high workability. can do.
【図1】本発明に係る半導体装置の一実施例として、M
ESFETおよび金属薄膜抵抗を示す縦断面図である。FIG. 1 shows an example of a semiconductor device according to the present invention.
FIG. 2 is a vertical cross-sectional view showing an ESFET and a metal thin film resistor.
【図2】図1に示す半導体装置の製造方法を示す工程図
である。FIG. 2 is a process diagram showing a method for manufacturing the semiconductor device shown in FIG. 1;
1…GaAs基板 2…絶縁膜 3、5…レジスト部材 4…高融点金属膜 E…ゲート電極 R…金属薄膜抵抗 1a…動作層 1d…ドレイン領域 1s…ソース領域 1...GaAs substrate 2...Insulating film 3, 5...Resist member 4...High melting point metal film E...Gate electrode R...Metal thin film resistor 1a...Operation layer 1d...Drain region 1s...source area
Claims (1)
半導体素子を含む半導体装置において、前記金属電極を
形成する過程で前記金属電極を構成する金属を用いて形
成された抵抗体をさらに備えていることを特徴とする半
導体装置。1. A semiconductor device including a semiconductor element having a Schottky junction metal electrode, further comprising a resistor formed using a metal constituting the metal electrode in the process of forming the metal electrode. A semiconductor device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12014291A JPH04346467A (en) | 1991-05-24 | 1991-05-24 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12014291A JPH04346467A (en) | 1991-05-24 | 1991-05-24 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04346467A true JPH04346467A (en) | 1992-12-02 |
Family
ID=14779007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12014291A Pending JPH04346467A (en) | 1991-05-24 | 1991-05-24 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04346467A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098063A (en) * | 1995-06-23 | 1997-01-10 | Nec Corp | Manufacture of semiconductor integrated device |
US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
-
1991
- 1991-05-24 JP JP12014291A patent/JPH04346467A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098063A (en) * | 1995-06-23 | 1997-01-10 | Nec Corp | Manufacture of semiconductor integrated device |
US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
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