JPH043457A - 能動層積層素子用配線形成方法 - Google Patents
能動層積層素子用配線形成方法Info
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- JPH043457A JPH043457A JP10381290A JP10381290A JPH043457A JP H043457 A JPH043457 A JP H043457A JP 10381290 A JP10381290 A JP 10381290A JP 10381290 A JP10381290 A JP 10381290A JP H043457 A JPH043457 A JP H043457A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は能動層を積層して形成する能動層積層素子に関
し、特に配線形成方法間する。
し、特に配線形成方法間する。
従来、能動層を２層積層した素子の配線の形成は、以下
のように行なわれていた。第２図（ａ）〜（ｅ）は従来
技術により作製した能動積層素子の配線形成方法を工程
順に模式的に示した断面図である。
のように行なわれていた。第２図（ａ）〜（ｅ）は従来
技術により作製した能動積層素子の配線形成方法を工程
順に模式的に示した断面図である。
まず、素子分離酸化膜２が形成されたシリコン基板１上
に、ドレイン３．ソース４．ゲート５゜およびゲート配
線５ａからなる下層トランジスタを形成した後、全面に
第１の絶縁膜であるところの酸化膜６を形成する。次に
、平坦化剤を塗布し、平坦化剤、酸化膜６の等速エッチ
バックにより酸化膜６の表面を平坦化し後、酸化Ｍ６上
に単結晶化したシリコン膜、多結晶シリコン膜を形成し
、これらの膜を用いてトレイン７、ソース８゜ゲート９
．およびゲート配線９ａからなる上層トランジスタを形
成し、全面に第２の絶縁膜であるところの酸化膜１０を
形成する。この結果、第２図（ａ）に示す形状のデバイ
スが得られる。
に、ドレイン３．ソース４．ゲート５゜およびゲート配
線５ａからなる下層トランジスタを形成した後、全面に
第１の絶縁膜であるところの酸化膜６を形成する。次に
、平坦化剤を塗布し、平坦化剤、酸化膜６の等速エッチ
バックにより酸化膜６の表面を平坦化し後、酸化Ｍ６上
に単結晶化したシリコン膜、多結晶シリコン膜を形成し
、これらの膜を用いてトレイン７、ソース８゜ゲート９
．およびゲート配線９ａからなる上層トランジスタを形
成し、全面に第２の絶縁膜であるところの酸化膜１０を
形成する。この結果、第２図（ａ）に示す形状のデバイ
スが得られる。
なお、上層、下層トランジスタのゲート９．５はこの部
分でコンタクトホールを形成することができぬため、ゲ
ート９．５から酸化膜６．素子分離酸化膜２上に延設し
たゲート配線９ａ、ゲート配線５ａ上にコンタクトホー
ルを形成する。また、これらゲート配線９ａ、ゲート配
線５ａは独立した配線として用いられることもある。
分でコンタクトホールを形成することができぬため、ゲ
ート９．５から酸化膜６．素子分離酸化膜２上に延設し
たゲート配線９ａ、ゲート配線５ａ上にコンタクトホー
ルを形成する。また、これらゲート配線９ａ、ゲート配
線５ａは独立した配線として用いられることもある。
次に、第２図（ｂ）に示すように、下層トランジスタの
ソース４上の酸化膜１０，６に、フォトレジストを用い
た露光工程とドライエツチング工程により縦配線形成用
のコンタクトホールを形成する。
ソース４上の酸化膜１０，６に、フォトレジストを用い
た露光工程とドライエツチング工程により縦配線形成用
のコンタクトホールを形成する。
次に、このコンタクトホール中にタングステンをＣＶＤ
法で埋め込み、柱状タングステン１１を形成する。その
後、全面に窒化膜１２を形成し、柱状タングステン１１
上を覆う、この窒化膜１２は、以後のコンタクトホール
の形成のためのフォトレジスト処理工程中の酸処理にお
いて、柱状タングステン１１がエツチングされないよう
にするためである。次に、第２図（ｃ）に示すように、
ケート配線５ａ上の酸化膜１０．６に、フォトレジスト
を用いた露光工程とドライエツチング工程により縦配線
形成用のコンタクトホールを形成する。
法で埋め込み、柱状タングステン１１を形成する。その
後、全面に窒化膜１２を形成し、柱状タングステン１１
上を覆う、この窒化膜１２は、以後のコンタクトホール
の形成のためのフォトレジスト処理工程中の酸処理にお
いて、柱状タングステン１１がエツチングされないよう
にするためである。次に、第２図（ｃ）に示すように、
ケート配線５ａ上の酸化膜１０．６に、フォトレジスト
を用いた露光工程とドライエツチング工程により縦配線
形成用のコンタクトホールを形成する。
続いて、このコンタクトホール中にタングステンをＣＶ
Ｄ法で埋め込み、柱状タングステン１１ａを形成する。
Ｄ法で埋め込み、柱状タングステン１１ａを形成する。
その後、全面に窒化膜１３を形成し、柱状タングステン
ｌｌａ上を覆う。次に、第２図（ｄ）に示すように、上
層トランジスタのソース８上の酸化膜１０に、フォトレ
ジストを用いた露光工程とドライエツチング工程により
縦配線形成用のコンタクトホールを形成する。
ｌｌａ上を覆う。次に、第２図（ｄ）に示すように、上
層トランジスタのソース８上の酸化膜１０に、フォトレ
ジストを用いた露光工程とドライエツチング工程により
縦配線形成用のコンタクトホールを形成する。
ひき続いて、このコンタクトホール中にタングステンを
ＣＶＤ法で埋め込み、柱状タングステン１１ｂを形成す
る。最後に、第２図（ｅ）に示すように、窒化膜１３．
１２をエツチング除去し、柱状タングステン１１．ｌｌ
ａ、ｌｌｂを露出させた後、アルミニウムを堆積し、パ
ターンニングして、配線１４を形成していた。
ＣＶＤ法で埋め込み、柱状タングステン１１ｂを形成す
る。最後に、第２図（ｅ）に示すように、窒化膜１３．
１２をエツチング除去し、柱状タングステン１１．ｌｌ
ａ、ｌｌｂを露出させた後、アルミニウムを堆積し、パ
ターンニングして、配線１４を形成していた。
従来例では便宜上ソース４．５．およびゲート配線５ａ
に対する３種類のコンタクトホールの形成について説明
したが、従来の詣動層積層素子では、コタクトホールを
その深さの違いにより、下層トランジスタのドレイン３
．ソース４と、下層トランジスタのゲート配線５ａと、
上層トランジスタのドレイン７、ソース８．上層トラン
ジスタのゲート配線９ａとに分類してコンタクトホール
の深さをそろえて、３種類のコンタクトホール形成と柱
状タングステン１１．ｌｌａ、ｌｌｂの形成をそれぞれ
別々に行なう必要がある。このため、製造工程が長いも
のになり、それに伴ない素子性能の不具合が増加するこ
とになる。
に対する３種類のコンタクトホールの形成について説明
したが、従来の詣動層積層素子では、コタクトホールを
その深さの違いにより、下層トランジスタのドレイン３
．ソース４と、下層トランジスタのゲート配線５ａと、
上層トランジスタのドレイン７、ソース８．上層トラン
ジスタのゲート配線９ａとに分類してコンタクトホール
の深さをそろえて、３種類のコンタクトホール形成と柱
状タングステン１１．ｌｌａ、ｌｌｂの形成をそれぞれ
別々に行なう必要がある。このため、製造工程が長いも
のになり、それに伴ない素子性能の不具合が増加するこ
とになる。
本発明の能動層積層素子用配線形成方法は、能動層を積
層して形成する能動層積層素子の縦配線形成において、
穴の深さが異なる縦配線形成用のコンタクトホールを数
回のエツチングで形成し、全面にシリコン薄膜をＬＰＣ
ＶＤ法で堆積し、コンタクトホールの側壁以外のシリコ
ン薄膜が除去されるまで異方性エツチングを行い、タン
グステン選択ＣＶＤ成長によりコンタクトホール中にタ
ングステンを埋め込む工程とを含んでいる。
層して形成する能動層積層素子の縦配線形成において、
穴の深さが異なる縦配線形成用のコンタクトホールを数
回のエツチングで形成し、全面にシリコン薄膜をＬＰＣ
ＶＤ法で堆積し、コンタクトホールの側壁以外のシリコ
ン薄膜が除去されるまで異方性エツチングを行い、タン
グステン選択ＣＶＤ成長によりコンタクトホール中にタ
ングステンを埋め込む工程とを含んでいる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は、本発明の一実施例を説明する
ための製造工程順の模式的な断面図である。本実施例に
おいては、第１．第２の絶縁膜としてはシリコン酸化膜
を用いた。
ための製造工程順の模式的な断面図である。本実施例に
おいては、第１．第２の絶縁膜としてはシリコン酸化膜
を用いた。
まず、シリコン基板１上にＬＯＣＯ３法により膜厚０．
８μｍの素子分離酸化膜２を形成した後、ゲート酸化膜
を介して膜厚０．５μｍの多結晶シリコンからなるゲー
ト５．および素子分離酸化膜２上にゲート５から延設し
た（あるいは独立の配線となる）膜厚０．５μｍの多結
晶シリコンからなるゲート５ａを形成し、続いて、不純
物を導入してドレイン３とソース４を形成し、下層トラ
ンジスタを形成する。
８μｍの素子分離酸化膜２を形成した後、ゲート酸化膜
を介して膜厚０．５μｍの多結晶シリコンからなるゲー
ト５．および素子分離酸化膜２上にゲート５から延設し
た（あるいは独立の配線となる）膜厚０．５μｍの多結
晶シリコンからなるゲート５ａを形成し、続いて、不純
物を導入してドレイン３とソース４を形成し、下層トラ
ンジスタを形成する。
次に、全面に第１の絶縁膜であるところのシリコン酸化
膜からなる膜厚１２μｍの酸化膜６を形成する。その後
、ポリスチレン溶液のスピン塗布と、ポリスチレンとシ
リコン酸化膜の等速工・ンチバックにより酸化膜６の表
面を平坦化し、ゲート配線５ａのコンタクト形成予定位
置上で酸化膜６の膜厚が０，２μｍになるようにする。
膜からなる膜厚１２μｍの酸化膜６を形成する。その後
、ポリスチレン溶液のスピン塗布と、ポリスチレンとシ
リコン酸化膜の等速工・ンチバックにより酸化膜６の表
面を平坦化し、ゲート配線５ａのコンタクト形成予定位
置上で酸化膜６の膜厚が０，２μｍになるようにする。
次に、酸化膜６上の上層トランジスタ形成領域に膜厚０
．５μｍの多結晶シリコン膜を堆積し、これをレーザア
ニール等の方法で単結晶化したシリコン膜に変換した後
、この上にゲート酸化膜を介して膜厚０．５μｍの多結
晶シリコンからなるゲート９を形成するとともに、酸化
膜６上にゲート９から延設したくあるいは独立の配線と
なる）膜厚０．５μｍの多結晶シリコンからなるゲート
配線９ａを形成し、続いて、上述の単結晶化したシリコ
ン膜に不純物を導入してドレイン７とソース８とを形成
し、上層トランジスタを形成する。
．５μｍの多結晶シリコン膜を堆積し、これをレーザア
ニール等の方法で単結晶化したシリコン膜に変換した後
、この上にゲート酸化膜を介して膜厚０．５μｍの多結
晶シリコンからなるゲート９を形成するとともに、酸化
膜６上にゲート９から延設したくあるいは独立の配線と
なる）膜厚０．５μｍの多結晶シリコンからなるゲート
配線９ａを形成し、続いて、上述の単結晶化したシリコ
ン膜に不純物を導入してドレイン７とソース８とを形成
し、上層トランジスタを形成する。
続いて、全面に第２の絶縁膜であるところのシリコン酸
化膜からなる膜厚０．５μｍの酸化膜１０を堆積し、第
１図（ａ）に示す構造が得られる。
化膜からなる膜厚０．５μｍの酸化膜１０を堆積し、第
１図（ａ）に示す構造が得られる。
次に、ホールサイズが１．５μｍの縦配線形成用のコン
タクトホールの形成を行なう。まず下層トランジスタの
ソース４（あるいはドレイン３）の位置の深さ１６μｍ
のコンタクトホール１次に（下層トランジスタの）ゲー
ト配線５ａの位置の深さ０．７μｍのコンタクトホール
、Ｍ後に上層トランジスタのソース８（あるいはドレイ
ン７、あるいはゲート配線９ａ）の位置の深さ０．５μ
ｍのコンタクトホールの形成を、フォトレジストを用い
た露光工程とドライエツチング工程で順次行ない、第１
図（ｂ）に示す形状に加工する。
タクトホールの形成を行なう。まず下層トランジスタの
ソース４（あるいはドレイン３）の位置の深さ１６μｍ
のコンタクトホール１次に（下層トランジスタの）ゲー
ト配線５ａの位置の深さ０．７μｍのコンタクトホール
、Ｍ後に上層トランジスタのソース８（あるいはドレイ
ン７、あるいはゲート配線９ａ）の位置の深さ０．５μ
ｍのコンタクトホールの形成を、フォトレジストを用い
た露光工程とドライエツチング工程で順次行ない、第１
図（ｂ）に示す形状に加工する。
その後、第１図（ｃ）に示すように、表面全体に膜厚０
．１μｍのシリコン薄膜１５をＬＰＣＶＤにより堆積す
る。
．１μｍのシリコン薄膜１５をＬＰＣＶＤにより堆積す
る。
次に、第１図（ｄ）に示すように、シリコン薄膜１５に
対してシリコンの異方性エツチングを行ない、コンタク
トホールの側壁以外のシリコン薄膜１５を除去する。
対してシリコンの異方性エツチングを行ない、コンタク
トホールの側壁以外のシリコン薄膜１５を除去する。
次に、温度３００ ’Ｃの環境で、Ｈ２をキャリアカス
とした混合比１：１のＷＦ６とＳｉＨ４の混合ガスを用
い、タングステンのＣＶＤ成長を行なう。この条件にお
いては、タングステンはシリコン酸化膜上には成長せず
にシリコン膜を侵食しなからシリコン膜の存在したとこ
ろのみに堆積することになる。そのため、コンタクトホ
ール中のタングステンの堆積は、コンタクトホールの側
壁のシリコン薄膜１５．底面のシリコン膜並びにシリコ
ン基板を発生核として成長することにより、進行する。
とした混合比１：１のＷＦ６とＳｉＨ４の混合ガスを用
い、タングステンのＣＶＤ成長を行なう。この条件にお
いては、タングステンはシリコン酸化膜上には成長せず
にシリコン膜を侵食しなからシリコン膜の存在したとこ
ろのみに堆積することになる。そのため、コンタクトホ
ール中のタングステンの堆積は、コンタクトホールの側
壁のシリコン薄膜１５．底面のシリコン膜並びにシリコ
ン基板を発生核として成長することにより、進行する。
コンタクトホール中の柱状タングステン１７．１７ａ、
１７ｂが形成されたときに、シリコン薄膜１５が侵食に
より無くなるようにこの膜厚を設定し、コンタクトホー
ルの底面のシリコン膜の膜厚、ソース４およびドレイン
３のジャンクションの深さを十分とってておけば、コン
タクトホールの深さが異なっても、第１図（ｅ）に示す
ように、全てのコンタクトホール中に同時に柱状タング
ステン１７．１７ａ、１７ｂを形成することができる。
１７ｂが形成されたときに、シリコン薄膜１５が侵食に
より無くなるようにこの膜厚を設定し、コンタクトホー
ルの底面のシリコン膜の膜厚、ソース４およびドレイン
３のジャンクションの深さを十分とってておけば、コン
タクトホールの深さが異なっても、第１図（ｅ）に示す
ように、全てのコンタクトホール中に同時に柱状タング
ステン１７．１７ａ、１７ｂを形成することができる。
最後に、第１図（ｆ）に示すように、アルミニウムを堆
積、パターンニングして配線１４を形成する。
積、パターンニングして配線１４を形成する。
なお、本実施例においては、第１および第２の絶縁膜と
してシリコン酸化膜を用いたが、他の種類の絶縁膜を用
いても構わない。
してシリコン酸化膜を用いたが、他の種類の絶縁膜を用
いても構わない。
また、本実施例では３種類の深さの異なるコンタクトホ
ールに対する例であるが、深さの異なるコンタクトホー
ルの種類の数が増加しても、本発明は適用できる。
ールに対する例であるが、深さの異なるコンタクトホー
ルの種類の数が増加しても、本発明は適用できる。
以上説明したように本発明は、深さの異なるコンタクト
ホール中の柱状タングステンを一度だけのタングステン
ＣＶＤで形成できるので、製造工程の簡略化、短時間化
が行なえ、その結果、製造工程の長さとともに増大する
素子性能の不具合を低減させることに、有効に機能する
。
ホール中の柱状タングステンを一度だけのタングステン
ＣＶＤで形成できるので、製造工程の簡略化、短時間化
が行なえ、その結果、製造工程の長さとともに増大する
素子性能の不具合を低減させることに、有効に機能する
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの製造工程順の模式的な断面図、第２図（ａ）〜（ｅ
）は能動層積層素子の従来の形成方法を示す製造工程順
の模式的な断面図である。 １・・・シリコン基板、２・・・素子分離酸化膜、３７
・・・ドレイン、４．８・・・ソース、５，９・・・ゲ
ート、５ａ、９ａ・・・ゲート配線、６．１０・・・酸
化膜、１１、ｌｌａ、ｌｌｂ、１７．１７ａ、１７ｂ−
・柱状タングステン、１２．１３・・・窒化膜、１４・
・・配線、１５・・・シリコン薄膜。
めの製造工程順の模式的な断面図、第２図（ａ）〜（ｅ
）は能動層積層素子の従来の形成方法を示す製造工程順
の模式的な断面図である。 １・・・シリコン基板、２・・・素子分離酸化膜、３７
・・・ドレイン、４．８・・・ソース、５，９・・・ゲ
ート、５ａ、９ａ・・・ゲート配線、６．１０・・・酸
化膜、１１、ｌｌａ、ｌｌｂ、１７．１７ａ、１７ｂ−
・柱状タングステン、１２．１３・・・窒化膜、１４・
・・配線、１５・・・シリコン薄膜。
Claims (1)
- 【特許請求の範囲】 能動層を積層して形成する能動層積層素子の縦配線形
成において、 穴の深さが異なる縦配線形成用のコンタクトホールを数
回のエッチングで形成し、全面にシリコン薄膜をＬＰＣ
ＶＤ法で堆積する工程と、 前記コンタクトホールの側壁以外の前記シリコン薄膜が
除去されるまで前記シリコン薄膜に対する異方性エッチ
ングを行なう工程と、 タングステン選択ＣＶＤ成長を行ない、前記コンタクト
ホール中にタングステンを埋め込む工程とを含むことを
特徴とする能動積層素子用配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10381290A JPH043457A (ja) | 1990-04-19 | 1990-04-19 | 能動層積層素子用配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10381290A JPH043457A (ja) | 1990-04-19 | 1990-04-19 | 能動層積層素子用配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043457A true JPH043457A (ja) | 1992-01-08 |
Family
ID=14363817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10381290A Pending JPH043457A (ja) | 1990-04-19 | 1990-04-19 | 能動層積層素子用配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043457A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612552A (en) * | 1994-03-31 | 1997-03-18 | Lsi Logic Corporation | Multilevel gate array integrated circuit structure with perpendicular access to all active device regions |
| US6043158A (en) * | 1995-12-19 | 2000-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device with contact holes differing in depth and manufacturing method thereof |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7425475B2 (en) | 2004-08-26 | 2008-09-16 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device and semiconductor device |
-
1990
- 1990-04-19 JP JP10381290A patent/JPH043457A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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