JP2768304B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2768304B2 JP2768304B2 JP7111055A JP11105595A JP2768304B2 JP 2768304 B2 JP2768304 B2 JP 2768304B2 JP 7111055 A JP7111055 A JP 7111055A JP 11105595 A JP11105595 A JP 11105595A JP 2768304 B2 JP2768304 B2 JP 2768304B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、タングステンによって充填されたコンタク
トホール（またはスルーホール）、すなわちにタングス
テンプラグを有する半導体装置の製造方法に関するもの
である。
関し、特に、タングステンによって充填されたコンタク
トホール（またはスルーホール）、すなわちにタングス
テンプラグを有する半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、コ
ンタクトホールの微細化も進みしかもアスペクト比が益
々高くなってきているため、コンタクトホール内部での
配線層のステップカバレッジの低下が問題化している。
この問題を解決する微細コンタクト接続技術の一つにタ
ングステンプラグコンタクト法がある。図５は、従来技
術によって形成されたタングステンプラグの断面図であ
る。
ンタクトホールの微細化も進みしかもアスペクト比が益
々高くなってきているため、コンタクトホール内部での
配線層のステップカバレッジの低下が問題化している。
この問題を解決する微細コンタクト接続技術の一つにタ
ングステンプラグコンタクト法がある。図５は、従来技
術によって形成されたタングステンプラグの断面図であ
る。
【０００３】同図において、Ａは製品形成領域の状態
を、またＢはウェハ周辺領域の状態を示す。シリコン基
板１上にフィールド酸化膜２および拡散層領域３を形成
した後、第１の層間絶縁膜４として例えば二酸化シリコ
ン膜をＣＶＤ法を用いて形成する。その後、ＢＰＳＧ膜
をＣＶＤ法を用いて堆積した後、熱処理を施してリフロ
ーさせ、第２の層間絶縁膜５を形成する。続いて、フォ
トリソグラフィ技術およびドライエッチング法を用いて
拡散層領域３の表面を露出させるコンタクトホールを開
口する。次に、スパッタ法を用いてチタン膜９および窒
化チタン膜１０を順次堆積する。
を、またＢはウェハ周辺領域の状態を示す。シリコン基
板１上にフィールド酸化膜２および拡散層領域３を形成
した後、第１の層間絶縁膜４として例えば二酸化シリコ
ン膜をＣＶＤ法を用いて形成する。その後、ＢＰＳＧ膜
をＣＶＤ法を用いて堆積した後、熱処理を施してリフロ
ーさせ、第２の層間絶縁膜５を形成する。続いて、フォ
トリソグラフィ技術およびドライエッチング法を用いて
拡散層領域３の表面を露出させるコンタクトホールを開
口する。次に、スパッタ法を用いてチタン膜９および窒
化チタン膜１０を順次堆積する。
【０００４】このときウェハ周辺領域Ｂにおいて、スパ
ッタ装置のウェハース位置合わせ精度の不足のために、
窒化チタン膜に被覆されないチタン膜露出領域Ｃが形成
される。その後、タングステン膜１０をＣＶＤ法を用い
て全面に形成した後、エッチバックを施してコンタクト
ホール内のみにタングステン膜を残すことによりタング
ステンプラグを形成する。次に、スパッタ法を用いてＡ
ｌ膜１１を堆積した後、フォトリソグラフィ技術および
ドライエッチング法を用いて所望のパターンに加工すれ
ば、図５に示す半導体装置が得られる。
ッタ装置のウェハース位置合わせ精度の不足のために、
窒化チタン膜に被覆されないチタン膜露出領域Ｃが形成
される。その後、タングステン膜１０をＣＶＤ法を用い
て全面に形成した後、エッチバックを施してコンタクト
ホール内のみにタングステン膜を残すことによりタング
ステンプラグを形成する。次に、スパッタ法を用いてＡ
ｌ膜１１を堆積した後、フォトリソグラフィ技術および
ドライエッチング法を用いて所望のパターンに加工すれ
ば、図５に示す半導体装置が得られる。
【０００５】
【発明が解決しようとする課題】上述した従来技術によ
り形成したタングステンプラグでは、ウェハ周辺領域Ｂ
においてチタン膜露出部が形成されてしまう。このチタ
ン膜は、下地のＢＰＳＧ膜に対する密着性が高くなくか
つ反応性が高いため、タングステン膜をＣＶＤ法によっ
て形成する際に、ソースガスであるＷＦ6 とチタン膜が
反応し、第２の層間絶縁膜から簡単に剥離してしまう。
その結果、パーティクルが発生し、歩留りが低下すると
いう問題が生じていた。
り形成したタングステンプラグでは、ウェハ周辺領域Ｂ
においてチタン膜露出部が形成されてしまう。このチタ
ン膜は、下地のＢＰＳＧ膜に対する密着性が高くなくか
つ反応性が高いため、タングステン膜をＣＶＤ法によっ
て形成する際に、ソースガスであるＷＦ6 とチタン膜が
反応し、第２の層間絶縁膜から簡単に剥離してしまう。
その結果、パーティクルが発生し、歩留りが低下すると
いう問題が生じていた。
【０００６】したがって、本発明の目的は、チタン膜の
反応を抑制するとともにチタン膜の密着性を高めて、Ｃ
ＶＤ法によるタングステン膜の形成時に、チタン膜の剥
離を防止しうるようにすることであり、このことにより
製造歩留りの向上を果たそうとするものである。
反応を抑制するとともにチタン膜の密着性を高めて、Ｃ
ＶＤ法によるタングステン膜の形成時に、チタン膜の剥
離を防止しうるようにすることであり、このことにより
製造歩留りの向上を果たそうとするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、 半導体基板上または半導体基板上に形成された下層
配線上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して半導体基板表面に形
成された拡散層または前記下層配線の表面を露出させる
開口を形成する工程と、 前記開口内を含む全面に多結晶シリコン膜、チタン
膜および窒化チタン膜をこの順に堆積する工程と、 窒素雰囲気中にてランプアニーラにより７００〜８
００℃で所定時間熱処理を行って露出しているチタン膜
の表面を窒化するとともに前記多結晶シリコン膜と前記
チタン膜との界面にチタンシリサイド層を形成する工程
と、 ＣＶＤ法によりタングステンを堆積しエッチバック
を行って前記開口内をタングステンにより充填する工程
と、を含むことを特徴とする半導体装置の製造方法、が
提供される。
め、本発明によれば、 半導体基板上または半導体基板上に形成された下層
配線上に絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去して半導体基板表面に形
成された拡散層または前記下層配線の表面を露出させる
開口を形成する工程と、 前記開口内を含む全面に多結晶シリコン膜、チタン
膜および窒化チタン膜をこの順に堆積する工程と、 窒素雰囲気中にてランプアニーラにより７００〜８
００℃で所定時間熱処理を行って露出しているチタン膜
の表面を窒化するとともに前記多結晶シリコン膜と前記
チタン膜との界面にチタンシリサイド層を形成する工程
と、 ＣＶＤ法によりタングステンを堆積しエッチバック
を行って前記開口内をタングステンにより充填する工程
と、を含むことを特徴とする半導体装置の製造方法、が
提供される。
【０００８】また、本発明によれば、 半導体基板上または半導体基板上に形成された下層
配線上に絶縁膜および多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜および前記絶縁膜を選択的に
除去して半導体基板表面に形成された拡散層または前記
下層配線の表面を露出させる開口を形成する工程と、 前記開口内を含む全面にチタン膜および窒化チタン
膜をこの順に堆積する工程と、 窒素雰囲気中にてランプアニーラにより７００〜８
００℃で所定時間熱処理を行って露出しているチタン膜
の表面を窒化するとともに前記多結晶シリコン膜と前記
チタン膜との界面にチタンシリサイド層を形成する工程
と、 ＣＶＤ法によりタングステンを堆積しエッチバック
を行って前記開口内をタングステンにより充填する工程
と、を含むことを特徴とする半導体装置の製造方法、が
提供される。
配線上に絶縁膜および多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜および前記絶縁膜を選択的に
除去して半導体基板表面に形成された拡散層または前記
下層配線の表面を露出させる開口を形成する工程と、 前記開口内を含む全面にチタン膜および窒化チタン
膜をこの順に堆積する工程と、 窒素雰囲気中にてランプアニーラにより７００〜８
００℃で所定時間熱処理を行って露出しているチタン膜
の表面を窒化するとともに前記多結晶シリコン膜と前記
チタン膜との界面にチタンシリサイド層を形成する工程
と、 ＣＶＤ法によりタングステンを堆積しエッチバック
を行って前記開口内をタングステンにより充填する工程
と、を含むことを特徴とする半導体装置の製造方法、が
提供される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例により形成
された半導体装置の断面図であり、図２（ａ）〜（ｃ）
は、本発明の第１の実施例の製造方法を工程順に示した
工程断面図である。図１に示す本実施例の半導体装置の
構造はその製造方法を説明することにより明らかになる
ので、以下、図２を参照してその製造方法について説明
する。まず、シリコン基板１の表面にＬＯＣＯＳ法によ
りフィールド酸化膜２を形成し、このフィールド酸化膜
によって区画された活性領域内に拡散層領域３を形成す
る。
て説明する。図１は、本発明の第１の実施例により形成
された半導体装置の断面図であり、図２（ａ）〜（ｃ）
は、本発明の第１の実施例の製造方法を工程順に示した
工程断面図である。図１に示す本実施例の半導体装置の
構造はその製造方法を説明することにより明らかになる
ので、以下、図２を参照してその製造方法について説明
する。まず、シリコン基板１の表面にＬＯＣＯＳ法によ
りフィールド酸化膜２を形成し、このフィールド酸化膜
によって区画された活性領域内に拡散層領域３を形成す
る。
【００１０】次いで、シリコン基板表面に、ＣＶＤ法に
より例えば二酸化シリコン膜を堆積して第１の層間絶縁
膜４を形成し、さらに、第１の層間絶縁膜４上にＣＶＤ
法によりＢＰＳＧ膜からなる第２の層間絶縁膜５を形成
する。リフロー処理により第２の層間絶縁膜５の表面を
平坦化した後、フォトリソグラフィ技術および異方性ド
ライエッチング法を用いてコンタクトホール６を開口す
る。続いて、コンタクトホール６内部および第２の層間
絶縁膜５上にＣＶＤ法を用いて多結晶シリコン膜７を約
５００Å程度の膜厚に堆積する。その後、拡散層領域３
が例えばｎ型拡散層の場合、全面にリンを注入して多結
晶シリコン膜７を低抵抗化する〔図２（ａ）〕。
より例えば二酸化シリコン膜を堆積して第１の層間絶縁
膜４を形成し、さらに、第１の層間絶縁膜４上にＣＶＤ
法によりＢＰＳＧ膜からなる第２の層間絶縁膜５を形成
する。リフロー処理により第２の層間絶縁膜５の表面を
平坦化した後、フォトリソグラフィ技術および異方性ド
ライエッチング法を用いてコンタクトホール６を開口す
る。続いて、コンタクトホール６内部および第２の層間
絶縁膜５上にＣＶＤ法を用いて多結晶シリコン膜７を約
５００Å程度の膜厚に堆積する。その後、拡散層領域３
が例えばｎ型拡散層の場合、全面にリンを注入して多結
晶シリコン膜７を低抵抗化する〔図２（ａ）〕。
【００１１】その後、スパッタ法によりチタン膜８を６
００Å程度の膜厚に、窒化チタン膜９を１０００Å程度
の膜厚に順次堆積する。この際、スパッタ装置のウェハ
ース位置合わせ精度の不足により、ウェハ周辺領域Ｂに
おいてチタン膜が窒化チタン膜に被覆されないチタン膜
露出領域Ｃが形成されてしまう〔図２（ｂ）〕。その
後、窒素ガス雰囲気中でランプアニーラにより７００℃
〜８００℃で１分程度の急速加熱を行う窒化処理を施
す。これにより、チタン膜８とその下層の多結晶シリコ
ン膜７との間には、両者の反応によってチタンシリサイ
ド層の密着層が形成され、また、窒化チタン膜に被覆さ
れないチタン膜露出領域Ｃの表面には、約２００〜３０
０Åの窒化チタン層が形成される。
００Å程度の膜厚に、窒化チタン膜９を１０００Å程度
の膜厚に順次堆積する。この際、スパッタ装置のウェハ
ース位置合わせ精度の不足により、ウェハ周辺領域Ｂに
おいてチタン膜が窒化チタン膜に被覆されないチタン膜
露出領域Ｃが形成されてしまう〔図２（ｂ）〕。その
後、窒素ガス雰囲気中でランプアニーラにより７００℃
〜８００℃で１分程度の急速加熱を行う窒化処理を施
す。これにより、チタン膜８とその下層の多結晶シリコ
ン膜７との間には、両者の反応によってチタンシリサイ
ド層の密着層が形成され、また、窒化チタン膜に被覆さ
れないチタン膜露出領域Ｃの表面には、約２００〜３０
０Åの窒化チタン層が形成される。
【００１２】その後、ウェハ全面にＣＶＤ法を用いてタ
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残して
タングステンプラグを形成する〔図２（ｃ）〕。上記の
タングステン膜の成膜工程において、チタン膜表面が窒
化されていることにより、ＷＦ6 ガスとチタン膜との反
応が抑制されており、また仮にチタン膜がＷＦ6 と反応
することがあっても、チタン膜８と多結晶シリコン膜７
との間にはチタンシリサイド層からなる密着層が形成さ
れているため、ＢＰＳＧ膜５からのチタン膜８の剥がれ
は防止される。その後、全面にＡｌ膜１１を形成し、フ
ォトリソグラフィ技術およびドライエッチング法を用い
てパターニングしてＡｌ配線を形成すれば、図１に示す
半導体装置が得られる。
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残して
タングステンプラグを形成する〔図２（ｃ）〕。上記の
タングステン膜の成膜工程において、チタン膜表面が窒
化されていることにより、ＷＦ6 ガスとチタン膜との反
応が抑制されており、また仮にチタン膜がＷＦ6 と反応
することがあっても、チタン膜８と多結晶シリコン膜７
との間にはチタンシリサイド層からなる密着層が形成さ
れているため、ＢＰＳＧ膜５からのチタン膜８の剥がれ
は防止される。その後、全面にＡｌ膜１１を形成し、フ
ォトリソグラフィ技術およびドライエッチング法を用い
てパターニングしてＡｌ配線を形成すれば、図１に示す
半導体装置が得られる。
【００１３】次に、本発明の第２の実施例を図３および
図４を参照して説明する。図３は、本発明の第２の実施
例により形成された半導体装置の断面図であり、図４
（ａ）〜（ｃ）は、本発明の第２の実施例の製造方法を
工程順に示した工程断面図である。以下、図４を参照し
てその製造方法について説明する。第１の実施例で説明
した方法と同様な方法を用いて、シリコン基板表面にフ
ィールド酸化膜２、拡散層領域３を形成した後、二酸化
シリコンおよびＢＰＳＧを堆積して、第１および第２の
層間絶縁膜４、５を形成する。しかる後、第２の層間絶
縁膜５上にＣＶＤ法により多結晶シリコン膜７を５００
Å程度の膜厚に堆積する。
図４を参照して説明する。図３は、本発明の第２の実施
例により形成された半導体装置の断面図であり、図４
（ａ）〜（ｃ）は、本発明の第２の実施例の製造方法を
工程順に示した工程断面図である。以下、図４を参照し
てその製造方法について説明する。第１の実施例で説明
した方法と同様な方法を用いて、シリコン基板表面にフ
ィールド酸化膜２、拡散層領域３を形成した後、二酸化
シリコンおよびＢＰＳＧを堆積して、第１および第２の
層間絶縁膜４、５を形成する。しかる後、第２の層間絶
縁膜５上にＣＶＤ法により多結晶シリコン膜７を５００
Å程度の膜厚に堆積する。
【００１４】続いて、フォトリソグラフィ技術およびド
ライエッチング技術を用いて多結晶シリコン膜７、第
２、第１の層間絶縁膜を選択的に順次エッチング除去し
て、コンタクトホール６を形成する〔図４（ａ）〕。
ライエッチング技術を用いて多結晶シリコン膜７、第
２、第１の層間絶縁膜を選択的に順次エッチング除去し
て、コンタクトホール６を形成する〔図４（ａ）〕。
【００１５】その後、スパッタ法により、膜厚約６００
Åのチタン膜８と膜厚約１０００Åの窒化チタン膜９を
順次堆積する〔図４（ｂ）〕。そして、第１の実施例の
場合と同様に、７００℃〜８００℃の範囲の急速熱窒化
処理を施し、チタン膜露出領域Ｃのチタン膜表面を窒化
して、後のタングステン膜成膜時のＷＦ6 ガスとの反応
を抑制しうるようにするとともに、チタン膜８と多結晶
シリコン膜７とを反応させて両膜間にチタンシリサイド
からなる密着層を形成する。
Åのチタン膜８と膜厚約１０００Åの窒化チタン膜９を
順次堆積する〔図４（ｂ）〕。そして、第１の実施例の
場合と同様に、７００℃〜８００℃の範囲の急速熱窒化
処理を施し、チタン膜露出領域Ｃのチタン膜表面を窒化
して、後のタングステン膜成膜時のＷＦ6 ガスとの反応
を抑制しうるようにするとともに、チタン膜８と多結晶
シリコン膜７とを反応させて両膜間にチタンシリサイド
からなる密着層を形成する。
【００１６】その後、ウェハ全面にＣＶＤ法を用いてタ
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残す
〔図４（ｃ）〕。その後、全面にＡｌ膜１１を形成し、
フォトリソグラフィ技術およびドライエッチング法を用
いてパターニングして上層のＡｌ配線を形成すれば、図
３に示す第２の実施例の半導体装置が得られる。
ングステン膜１０を成長させ、エッチバックを行ってコ
ンタクトホール内部のみにタングステン膜１０を残す
〔図４（ｃ）〕。その後、全面にＡｌ膜１１を形成し、
フォトリソグラフィ技術およびドライエッチング法を用
いてパターニングして上層のＡｌ配線を形成すれば、図
３に示す第２の実施例の半導体装置が得られる。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば実施例では、層間絶縁膜を二酸
化シリコン膜やＢＰＳＧ膜によって形成していたが、そ
れらの少なくとも一方をＰＳＧ膜によって置き換えるこ
とができる。また、実施例では、拡散層上にコンタクト
ホールを形成する場合の例について説明したが、本発明
は配線層間のスルーホールにも適用が可能なものであ
る。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば実施例では、層間絶縁膜を二酸
化シリコン膜やＢＰＳＧ膜によって形成していたが、そ
れらの少なくとも一方をＰＳＧ膜によって置き換えるこ
とができる。また、実施例では、拡散層上にコンタクト
ホールを形成する場合の例について説明したが、本発明
は配線層間のスルーホールにも適用が可能なものであ
る。
【００１８】
【発明の効果】以上説明したように、本発明は、チタン
膜と窒化チタン膜からなるバリア層を介して形成された
タングステンプラグを有する半導体装置において、チタ
ン膜の下層に多結晶シリコン膜を設け、バリア層形成後
に熱窒化処理を施すことによって、露出しているチタン
膜の表面に窒化チタン膜を形成するとともに、チタン膜
と多結晶シリコン膜との間にチタンシリサイド膜を形成
するものであるので、本発明によれば、ＣＶＤ法による
タングステン膜の成膜時にＷＦ6 ガスとチタン膜との反
応を抑制することができる。また、仮に薄い窒化チタン
膜を通してチタン膜がＷＦ6 と反応することがあって
も、チタン膜と多結晶シリコン膜との間に密着層が形成
されているため、チタン膜の下層絶縁膜からの剥がれを
防止することができる。したがって、本発明によれば、
従来生じていたパーティクルの発生を防止することがで
き、歩留りを向上させることができる。
膜と窒化チタン膜からなるバリア層を介して形成された
タングステンプラグを有する半導体装置において、チタ
ン膜の下層に多結晶シリコン膜を設け、バリア層形成後
に熱窒化処理を施すことによって、露出しているチタン
膜の表面に窒化チタン膜を形成するとともに、チタン膜
と多結晶シリコン膜との間にチタンシリサイド膜を形成
するものであるので、本発明によれば、ＣＶＤ法による
タングステン膜の成膜時にＷＦ6 ガスとチタン膜との反
応を抑制することができる。また、仮に薄い窒化チタン
膜を通してチタン膜がＷＦ6 と反応することがあって
も、チタン膜と多結晶シリコン膜との間に密着層が形成
されているため、チタン膜の下層絶縁膜からの剥がれを
防止することができる。したがって、本発明によれば、
従来生じていたパーティクルの発生を防止することがで
き、歩留りを向上させることができる。
【図１】本発明の第１の実施例により製作された半導体
装置の断面図。
装置の断面図。
【図２】本発明の第１の実施例の半導体装置の製造方法
を説明するための工程順断面図。
を説明するための工程順断面図。
【図３】本発明の第２の実施例の半導体装置の断面図。
【図４】本発明の第２の実施例の半導体装置の製造方法
を説明するための工程順断面図。
を説明するための工程順断面図。
【図５】従来法により形成された半導体装置の断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ 拡散層領域 ４ 第１の層間絶縁膜 ５ 第２の層間絶縁膜 ６ コンタクトホール ７ 多結晶シリコン膜 ８ チタン膜 ９ 窒化チタン膜 １０ タングステン膜 １１ Ａｌ膜 Ａ 製品形成領域 Ｂ ウェハ周辺領域 Ｃ チタン膜露出領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (2)
- 【請求項１】 （１）半導体基板上または半導体基板上
に形成された下層配線上に絶縁膜を形成する工程と、 （２）前記絶縁膜を選択的に除去して半導体基板表面に
形成された拡散層または前記下層配線の表面を露出させ
る開口を形成する工程と、 （３）前記開口内を含む全面に多結晶シリコン膜、チタ
ン膜および窒化チタン膜をこの順に堆積する工程と、 （４）窒素雰囲気中にてランプアニーラにより７００〜
８００℃で所定時間熱処理を行って露出しているチタン
膜の表面を窒化するとともに前記多結晶シリコン膜と前
記チタン膜との界面にチタンシリサイド層を形成する工
程と、 （５）ＣＶＤ法によりタングステンを堆積しエッチバッ
クを行って前記開口内をタングステンにより充填する工
程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 （１）半導体基板上または半導体基板上
に形成された下層配線上に絶縁膜および多結晶シリコン
膜を形成する工程と、 （２）前記多結晶シリコン膜および前記絶縁膜を選択的
に除去して半導体基板表面に形成された拡散層または前
記下層配線の表面を露出させる開口を形成する工程と、 （３）前記開口内を含む全面にチタン膜および窒化チタ
ン膜をこの順に堆積する工程と、 （４）窒素雰囲気中にてランプアニーラにより７００〜
８００℃で所定時間熱処理を行って露出しているチタン
膜の表面を窒化するとともに前記多結晶シリコン膜と前
記チタン膜との界面にチタンシリサイド層を形成する工
程と、 （５）ＣＶＤ法によりタングステンを堆積しエッチバッ
クを行って前記開口内をタングステンにより充填する工
程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111055A JP2768304B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111055A JP2768304B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288390A JPH08288390A (ja) | 1996-11-01 |
| JP2768304B2 true JP2768304B2 (ja) | 1998-06-25 |
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ID=14551269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111055A Expired - Fee Related JP2768304B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768304B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3287392B2 (ja) * | 1997-08-22 | 2002-06-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0629241A (ja) * | 1992-07-10 | 1994-02-04 | Sony Corp | 半導体装置の製造方法 |
| JP3216345B2 (ja) * | 1993-04-06 | 2001-10-09 | ソニー株式会社 | 半導体装置及びその作製方法 |
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1995
- 1995-04-13 JP JP7111055A patent/JP2768304B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08288390A (ja) | 1996-11-01 |
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