JPH04343525A - 周波数合成器を待機モードにする方法およびその装置 - Google Patents
周波数合成器を待機モードにする方法およびその装置Info
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- JPH04343525A JPH04343525A JP3356631A JP35663191A JPH04343525A JP H04343525 A JPH04343525 A JP H04343525A JP 3356631 A JP3356631 A JP 3356631A JP 35663191 A JP35663191 A JP 35663191A JP H04343525 A JPH04343525 A JP H04343525A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般に周波数合成器に
関し、さらに詳しくは、周波数合成器の待機システムに
関する。
関し、さらに詳しくは、周波数合成器の待機システムに
関する。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）の概念は１９
３０年代まで遡り、レーダの同期や他の通信用途に用い
られた。現在、ＰＬＬは衛星通信システム，航行システ
ム，コンピュータ，セルラ通信システムおよび無線装置
全般に用いられている。
３０年代まで遡り、レーダの同期や他の通信用途に用い
られた。現在、ＰＬＬは衛星通信システム，航行システ
ム，コンピュータ，セルラ通信システムおよび無線装置
全般に用いられている。
【０００３】無線周波数（ＲＦ）合成器は、結晶制御送
信／受信発振器に対する一般的な代替装置になっている
。適切な位相検波器内でマスタ発振器信号と２次信号と
を組み合わせることにより、複数の制御信号を選択する
ことができる。可変周波数発振器をデジタル周波数合成
方法と共に用いると、マスタ発振器の周波数に直接比例
する安定したディスクリートな周波数をほぼ無制限に得
ることができる。
信／受信発振器に対する一般的な代替装置になっている
。適切な位相検波器内でマスタ発振器信号と２次信号と
を組み合わせることにより、複数の制御信号を選択する
ことができる。可変周波数発振器をデジタル周波数合成
方法と共に用いると、マスタ発振器の周波数に直接比例
する安定したディスクリートな周波数をほぼ無制限に得
ることができる。
【０００４】一般に、周波数合成器は、電圧制御発振器
（ＶＣＯ），基準発振器，ループ・フィルタおよび位相
検波器を備えた位相同期ループ（ＰＬＬ）を利用してい
る。さらに、合成器は１つまたはそれ以上のプログラム
可能なまたはスイッチイング可能な乗算器または除算器
から成り、さまざまな倍数の基準源周波数またはその分
数調波（ｓｕｂｈａｒｍｏｎｉｃｓ）の１つに同期する
ことができる。
（ＶＣＯ），基準発振器，ループ・フィルタおよび位相
検波器を備えた位相同期ループ（ＰＬＬ）を利用してい
る。さらに、合成器は１つまたはそれ以上のプログラム
可能なまたはスイッチイング可能な乗算器または除算器
から成り、さまざまな倍数の基準源周波数またはその分
数調波（ｓｕｂｈａｒｍｏｎｉｃｓ）の１つに同期する
ことができる。
【０００５】これらの合成器は一般的に、ＲＦモデムや
無線通信装置などの通信機器分野で用いられる。この分
野では、セルラ型無線電話装置などの携帯または移動型
のバッテリ駆動無線通信機器が普及している。
無線通信装置などの通信機器分野で用いられる。この分
野では、セルラ型無線電話装置などの携帯または移動型
のバッテリ駆動無線通信機器が普及している。
【０００６】
【発明が解決しようとする課題】この分野で発生する問
題の１つは、携帯ハンド・ヘルド型装置ではバッテリ電
力が限られていることである。通常動作中、合成器は運
用するためにかなりの電力を必要とすることが判明して
いる。携帯無線装置は、受信，送信および待機状態に割
り当てられる時間の割合を指定する所定のデューティ・
サイクルで８時間間隔で効率的に動作するように設計さ
れる場合が多い。例えば、５：５：９０の割合の場合、
５％受信，５％送信、そして９０％待機状態を表す。こ
れからわかるように、このような無線装置は大半の時間
を待機モードに費やす。
題の１つは、携帯ハンド・ヘルド型装置ではバッテリ電
力が限られていることである。通常動作中、合成器は運
用するためにかなりの電力を必要とすることが判明して
いる。携帯無線装置は、受信，送信および待機状態に割
り当てられる時間の割合を指定する所定のデューティ・
サイクルで８時間間隔で効率的に動作するように設計さ
れる場合が多い。例えば、５：５：９０の割合の場合、
５％受信，５％送信、そして９０％待機状態を表す。こ
れからわかるように、このような無線装置は大半の時間
を待機モードに費やす。
【０００７】電力問題に対処するため、待機状態中に合
成器またはその一部を電源から切断する機能を具備して
設計している装置もある。この切断はデューティ・サイ
クル・ベースで実行でき、機器の待機モード中に多くの
アクティブ／非アクティブ（待機）動作サイクルを合成
器が実行しなければならない。しかし、これらの機能が
再度アクティブになると、ＶＣＯ信号は再度安定になら
なければ使用できない。再アクティブ中に、ＶＣＯに対
するＰＬＬ信号によりＶＣＯ信号は再度安定化する前に
所望の周波数からずれることが実際にありうる。
成器またはその一部を電源から切断する機能を具備して
設計している装置もある。この切断はデューティ・サイ
クル・ベースで実行でき、機器の待機モード中に多くの
アクティブ／非アクティブ（待機）動作サイクルを合成
器が実行しなければならない。しかし、これらの機能が
再度アクティブになると、ＶＣＯ信号は再度安定になら
なければ使用できない。再アクティブ中に、ＶＣＯに対
するＰＬＬ信号によりＶＣＯ信号は再度安定化する前に
所望の周波数からずれることが実際にありうる。
【０００８】この問題を解決するため、従来技術では信
号が安定するまで合成器の一部を禁止するさまざまな手
段を提供されてきた。しかし、その結果、適切な動作に
対して遅延が生じ、データが失われる可能性があった。
号が安定するまで合成器の一部を禁止するさまざまな手
段を提供されてきた。しかし、その結果、適切な動作に
対して遅延が生じ、データが失われる可能性があった。
【０００９】従って、バッテリ電力を節約し、しかも信
号同期を再確立する際に遅延を防ぐ装置および方法が業
界で必要とされている。
号同期を再確立する際に遅延を防ぐ装置および方法が業
界で必要とされている。
【００１０】
【課題を解決するための手段】本発明は、基準カウンタ
，Ｎ分周カウンタ，Ａカウンタ，位相／周波数検波器，
待機シーケンス論理およびユーザ・アドレス可能レジス
タを有する周波数合成器から成る。さらに、帰還ループ
内のプリスケーラを制御する制御論理が内蔵され、追加
の位相／周波数検波器および同期検波器も設けてもよい
。基準発振器，Ｒカウンタ，Ｎカウンタ，位相／周波数
検波器および同期検波器の出力は、ＣレジスタとＲレジ
スタの一部とによって制御される。
，Ｎ分周カウンタ，Ａカウンタ，位相／周波数検波器，
待機シーケンス論理およびユーザ・アドレス可能レジス
タを有する周波数合成器から成る。さらに、帰還ループ
内のプリスケーラを制御する制御論理が内蔵され、追加
の位相／周波数検波器および同期検波器も設けてもよい
。基準発振器，Ｒカウンタ，Ｎカウンタ，位相／周波数
検波器および同期検波器の出力は、ＣレジスタとＲレジ
スタの一部とによって制御される。
【００１１】待機モードでは、Ａ，ＮおよびＲカウンタ
はクロック信号を受信することが禁止される。位相検波
器の出力は、ノー・エラー信号状態を与えるように設定
される。また、容量性負荷が基準入力と帰還入力とにお
いて設けられる。待機状態中に、データはＡ，Ｃおよび
Ｒレジスタ内で保存される。
はクロック信号を受信することが禁止される。位相検波
器の出力は、ノー・エラー信号状態を与えるように設定
される。また、容量性負荷が基準入力と帰還入力とにお
いて設けられる。待機状態中に、データはＡ，Ｃおよび
Ｒレジスタ内で保存される。
【００１２】回復する場合、基準信号と帰還信号とがそ
れぞれのカウンタに対して再度確立され、それらのカウ
ンタはアクティブになる。基準カウンタからの出力は、
出力信号がＮカウンタから受信されるまで、位相検波器
に達することが禁止される。この時点で、Ｒカウンタは
Ｒレジスタからロードされ、これらのカウンタの同期が
とられる。位相／周波数検波器および同期検波器も、こ
の時点で初期化される。
れぞれのカウンタに対して再度確立され、それらのカウ
ンタはアクティブになる。基準カウンタからの出力は、
出力信号がＮカウンタから受信されるまで、位相検波器
に達することが禁止される。この時点で、Ｒカウンタは
Ｒレジスタからロードされ、これらのカウンタの同期が
とられる。位相／周波数検波器および同期検波器も、こ
の時点で初期化される。
【００１３】
【実施例】図１において、概して参照番号１０で記され
る、位相同期ループ周波数合成器のブロック図が示され
ている。ＰＬＬ合成器１０は、電圧制御発振器１２の出
力周波数を所定の周波数に分周する可変モジュラス・プ
リスケーラ１１から成る。可変モジュラス合成器１３は
、基準発振器１４および可変モジュラス・プリスケーラ
の出力周波数を分周し、位相比較器内で分周基準出力を
分周プリスケーラ出力と比較するために設けられる。 合成器１３の出力はループ・フィルタ１５で濾波され、
その周波数／位相を制御するためＶＣＯ１２に送られる
。
る、位相同期ループ周波数合成器のブロック図が示され
ている。ＰＬＬ合成器１０は、電圧制御発振器１２の出
力周波数を所定の周波数に分周する可変モジュラス・プ
リスケーラ１１から成る。可変モジュラス合成器１３は
、基準発振器１４および可変モジュラス・プリスケーラ
の出力周波数を分周し、位相比較器内で分周基準出力を
分周プリスケーラ出力と比較するために設けられる。 合成器１３の出力はループ・フィルタ１５で濾波され、
その周波数／位相を制御するためＶＣＯ１２に送られる
。
【００１４】図２において、概して参照番号２０で記さ
れる、従来の合成器のブロック図を示す。合成器２０は
、一般にプリスケーラを介してＶＣＯから帰還信号を受
け取るＮ（帰還）カウンタ２１から成る。また、合成器
２０は、基準信号を受け取るＲ（基準）カウンタ２２か
ら成る。ＲカウンタおよびＮカウンタの出力は、位相検
波器に送られ、ここでこれらの出力は比較される。これ
らの信号の位相がずれている場合、補正出力信号が位相
検波器２３からＶＣＯに送られる。
れる、従来の合成器のブロック図を示す。合成器２０は
、一般にプリスケーラを介してＶＣＯから帰還信号を受
け取るＮ（帰還）カウンタ２１から成る。また、合成器
２０は、基準信号を受け取るＲ（基準）カウンタ２２か
ら成る。ＲカウンタおよびＮカウンタの出力は、位相検
波器に送られ、ここでこれらの出力は比較される。これ
らの信号の位相がずれている場合、補正出力信号が位相
検波器２３からＶＣＯに送られる。
【００１５】概して参照番号３０で記される、本発明を
具現する合成器のより詳細なブロック図を図３に示す。 合成器３０は、Ｎ（帰還）カウンタ３１，Ｒ（基準）カ
ウンタ３２および位相検波器３３を備えているだけでな
く、制御論理回路３４も有している。ここで、論理制御
３４はカウンタ３１，３２に結合され、カウンタをプリ
セットし、待機状態を終了する際にカウンタの同期をと
るために用いられるデータを送る。また、論理３４は位
相検波器３３に結合され、待機状態を終了する際にその
出力機能とその入力信号とを制御する。
具現する合成器のより詳細なブロック図を図３に示す。 合成器３０は、Ｎ（帰還）カウンタ３１，Ｒ（基準）カ
ウンタ３２および位相検波器３３を備えているだけでな
く、制御論理回路３４も有している。ここで、論理制御
３４はカウンタ３１，３２に結合され、カウンタをプリ
セットし、待機状態を終了する際にカウンタの同期をと
るために用いられるデータを送る。また、論理３４は位
相検波器３３に結合され、待機状態を終了する際にその
出力機能とその入力信号とを制御する。
【００１６】待機モードでは、制御論理３４はカウンタ
３１，３２に対するクロック入力を禁止し、その入力バ
ッファ増幅器の１つまたは両方を遮断し、そして位相検
波器３３を遮断して、それによりバッテリ電力を節約す
る。
３１，３２に対するクロック入力を禁止し、その入力バ
ッファ増幅器の１つまたは両方を遮断し、そして位相検
波器３３を遮断して、それによりバッテリ電力を節約す
る。
【００１７】図４において、合成器３０のより詳細なブ
ロック図を示す。基準信号は、Ｒカウンタ４４とＲレジ
スタ４５とによって構成されるＲカウンタ３２に与えら
れる。Ｒレジスタ４５は、制御論理回路４６を介して合
成器３０に入力されるプリセット・データを維持するた
めに用いられる。また、制御論理４６は、プリセット・
データをＮカウンタ３１に与える。Ｎカウンタ３１は、
Ａカウンタ４２と，Ｎカウンタ４３と、論理４６からの
プリセット・データを保存するＡレジスタ４１とから成
る。
ロック図を示す。基準信号は、Ｒカウンタ４４とＲレジ
スタ４５とによって構成されるＲカウンタ３２に与えら
れる。Ｒレジスタ４５は、制御論理回路４６を介して合
成器３０に入力されるプリセット・データを維持するた
めに用いられる。また、制御論理４６は、プリセット・
データをＮカウンタ３１に与える。Ｎカウンタ３１は、
Ａカウンタ４２と，Ｎカウンタ４３と、論理４６からの
プリセット・データを保存するＡレジスタ４１とから成
る。
【００１８】また、制御論理３４はＣレジスタ４７を有
する。Ｃレジスタ４７には、待機モードを含む合成器３
０のいくつかの機能を制御するためのデータが与えられ
る。これについては以下で詳細に説明する。Ｃレジスタ
は、待機シーケンス論理４８に制御出力を与える。待機
シーケンス論理は、基準信号（ｆｒ ）と帰還信号（ｆ
ｖ ）および制御出力を位相検波器３３に与え、かつ、
他のシステム機能に待機信号を与える。
する。Ｃレジスタ４７には、待機モードを含む合成器３
０のいくつかの機能を制御するためのデータが与えられ
る。これについては以下で詳細に説明する。Ｃレジスタ
は、待機シーケンス論理４８に制御出力を与える。待機
シーケンス論理は、基準信号（ｆｒ ）と帰還信号（ｆ
ｖ ）および制御出力を位相検波器３３に与え、かつ、
他のシステム機能に待機信号を与える。
【００１９】Ｃレジスタ４７の待機ビットが設定される
と、位相検波器３３の動作が禁止される。さらに、待機
信号は、それぞれのカウンタに対するＲｅｆ信号とｆｉ
ｎ信号とを禁止するように働く。
と、位相検波器３３の動作が禁止される。さらに、待機
信号は、それぞれのカウンタに対するＲｅｆ信号とｆｉ
ｎ信号とを禁止するように働く。
【００２０】図５において、合成器３０の詳細なブロッ
ク図を示す。基準バッファ５１は、発振器からＲＥＦｉ
ｎ信号を受け取るため追加されている。バッファ５１は
、待機シーケンス論理４８からの制御入力と、基準制御
５２からの制御入力とを有する。バッファ５１からの基
準信号は、Ｒカウンタ４４と基準制御５２の両方に与え
てもよい。基準制御５２は、基準出力信号（ＲＥＦｏｕ
ｔ ）を与えるべく動作する。この信号は、Ｒレジスタ
４５からの制御信号に応じて調整することができる。
ク図を示す。基準バッファ５１は、発振器からＲＥＦｉ
ｎ信号を受け取るため追加されている。バッファ５１は
、待機シーケンス論理４８からの制御入力と、基準制御
５２からの制御入力とを有する。バッファ５１からの基
準信号は、Ｒカウンタ４４と基準制御５２の両方に与え
てもよい。基準制御５２は、基準出力信号（ＲＥＦｏｕ
ｔ ）を与えるべく動作する。この信号は、Ｒレジスタ
４５からの制御信号に応じて調整することができる。
【００２１】プリスケーラからのｆｉｎ入力は、入力増
幅器５３に与えられ、その後カウンタ４２，４３に送ら
れる。増幅されたｆｉｎ信号は、待機論理４８に送られ
、待機終了処理に用いられる。また、増幅器５３は、待
機シーケンス論理４８からの制御入力を有する。カウン
タ４２，４３からの出力は、プリスケーラ・カウンタを
制御するために用いられる出力を有するモジュラス制御
論理回路５４に与えられる。また、モジュラス制御論理
５４は、待機シーケンス論理４８によって与えられる制
御入力を有する。
幅器５３に与えられ、その後カウンタ４２，４３に送ら
れる。増幅されたｆｉｎ信号は、待機論理４８に送られ
、待機終了処理に用いられる。また、増幅器５３は、待
機シーケンス論理４８からの制御入力を有する。カウン
タ４２，４３からの出力は、プリスケーラ・カウンタを
制御するために用いられる出力を有するモジュラス制御
論理回路５４に与えられる。また、モジュラス制御論理
５４は、待機シーケンス論理４８によって与えられる制
御入力を有する。
【００２２】また、図５の合成器３０は、一対の位相検
波器、すなわち位相検波器Ａ（３３）および位相検波器
Ｂ（３３’）を有する。位相検波器Ａ（３３）は、待機
シーケンス論理４８を介してカウンタ４３，４４から入
力ｆｒ およびｆｖ を受け取り、論理４８から制御入
力を直接受け取る。ｆｒ 入力とｆｖ 入力とは検波器
３３内で比較され、ＰＤｏｕｔ 位相補正信号が与えら
れる。また、検波器３３は検波器３３’に出力を与え、
この検波器３３’は論理４８から制御信号を受け取る。 検波器３３’の出力は、ｆｒ およびｆｖ から導かれ
る位相信号と周波数信号（φＲ，φＶ）である。
波器、すなわち位相検波器Ａ（３３）および位相検波器
Ｂ（３３’）を有する。位相検波器Ａ（３３）は、待機
シーケンス論理４８を介してカウンタ４３，４４から入
力ｆｒ およびｆｖ を受け取り、論理４８から制御入
力を直接受け取る。ｆｒ 入力とｆｖ 入力とは検波器
３３内で比較され、ＰＤｏｕｔ 位相補正信号が与えら
れる。また、検波器３３は検波器３３’に出力を与え、
この検波器３３’は論理４８から制御信号を受け取る。 検波器３３’の出力は、ｆｒ およびｆｖ から導かれ
る位相信号と周波数信号（φＲ，φＶ）である。
【００２３】また、合成器３０は同期検波器５５を有し
、この同期検波器５５は検波器３３および待機シーケン
ス論理４８から入力を受け取る。同期検波器５５は、ｆ
ｒ 信号とｆｖ 信号とが位相同期していることを示す
ＬＤ信号を与える。Ｃレジスタ（４７）はコンフィグレ
ーション・レジスタであり、本発明に関するビットのみ
ならず汎用制御用のさまざまなビットを格納する。本発
明に関するビットは、Ｃ４およびＣ５と記されている。 コンフィグレーション・レジスタは次のように定義され
る。
、この同期検波器５５は検波器３３および待機シーケン
ス論理４８から入力を受け取る。同期検波器５５は、ｆ
ｒ 信号とｆｖ 信号とが位相同期していることを示す
ＬＤ信号を与える。Ｃレジスタ（４７）はコンフィグレ
ーション・レジスタであり、本発明に関するビットのみ
ならず汎用制御用のさまざまなビットを格納する。本発
明に関するビットは、Ｃ４およびＣ５と記されている。 コンフィグレーション・レジスタは次のように定義され
る。
【００２４】
【表１】
Ｃ７ Ｃ６ Ｃ５ Ｃ４
Ｃ３ Ｃ２ Ｃ１ Ｃ０
−− −− ＬＤＥ ＳＴＢＹ −−
−− −− −−
Ｃ３ Ｃ２ Ｃ１ Ｃ０
−− −− ＬＤＥ ＳＴＢＹ −−
−− −− −−
【００２５】ここで、ＬＤＥは、待機状態でない場合に
同期検波器をイネーブル（動作可能）／ディセーブル（
動作不能）にし、待機状態の場合にＬＤ出力を強制的に
静止高レベルまたは静止低レベルにする。ＳＴＢＹは、
合成器を待機モードにするか、あるいは待機モードを終
了する。
同期検波器をイネーブル（動作可能）／ディセーブル（
動作不能）にし、待機状態の場合にＬＤ出力を強制的に
静止高レベルまたは静止低レベルにする。ＳＴＢＹは、
合成器を待機モードにするか、あるいは待機モードを終
了する。
【００２６】合成器３０を待機モードにする場合、デー
タがレジスタ４７に入力され、このレジスタ４７が待機
ビットＣ４を設定する。これは既存のシリアル・プログ
ラミング・ポートを用いて実現され、専用マイクロコン
トローラ・ユニット（ＭＣＵ）ピンや別の回路を追加す
る必要はない。また、電源接続の外部スイッチングも必
要ない。待機状態が生じると、検波器３３からのＰＤｏ
ｕｔ が高インピーダンス状態に設定され、φＲおよび
φＶが高論理レベルに設定される。これにより、待機状
態中のＶＣＯに対する外乱が最小限に抑えられる。
待機状態中に、カウンタ４２，４３，４４は、それぞれ
のクロック入力を禁止することによりカウントすること
が禁止される。しかし、関連レジスタ内のデータは維持
される。これにより、待機状態から解除される際に合成
器を再度プログラムする必要がなくなり、その結果、Ｖ
ＣＯを安定化するのに要する時間を短縮する方法が得ら
れる。
タがレジスタ４７に入力され、このレジスタ４７が待機
ビットＣ４を設定する。これは既存のシリアル・プログ
ラミング・ポートを用いて実現され、専用マイクロコン
トローラ・ユニット（ＭＣＵ）ピンや別の回路を追加す
る必要はない。また、電源接続の外部スイッチングも必
要ない。待機状態が生じると、検波器３３からのＰＤｏ
ｕｔ が高インピーダンス状態に設定され、φＲおよび
φＶが高論理レベルに設定される。これにより、待機状
態中のＶＣＯに対する外乱が最小限に抑えられる。
待機状態中に、カウンタ４２，４３，４４は、それぞれ
のクロック入力を禁止することによりカウントすること
が禁止される。しかし、関連レジスタ内のデータは維持
される。これにより、待機状態から解除される際に合成
器を再度プログラムする必要がなくなり、その結果、Ｖ
ＣＯを安定化するのに要する時間を短縮する方法が得ら
れる。
【００２７】また、図５には、信号ｆｉｎを導通する信
号ラインに接続された第１端子と、「ＶＳＳ」と記され
た負の電源電圧端子に接続された第２端子とを有するプ
ルダウン終端抵抗６０が示されている。待機状態中に、
外部抵抗によって設定される電流Ｒｘ は遮断され、増
幅器５３に対するバイアス設定手段とｆｉｎにおけるプ
ルダウン終端とは断になり、増幅器５３はｆｉｎ信号を
ゲート・オフする。その結果、容量性負荷がｆｉｎ入力
に与えられる。プリスケーラは合成器に対して外部にあ
り、待機状態にすることができないので、プリスケーラ
の電力消費を低減するために容量性負荷が与えられる。
号ラインに接続された第１端子と、「ＶＳＳ」と記され
た負の電源電圧端子に接続された第２端子とを有するプ
ルダウン終端抵抗６０が示されている。待機状態中に、
外部抵抗によって設定される電流Ｒｘ は遮断され、増
幅器５３に対するバイアス設定手段とｆｉｎにおけるプ
ルダウン終端とは断になり、増幅器５３はｆｉｎ信号を
ゲート・オフする。その結果、容量性負荷がｆｉｎ入力
に与えられる。プリスケーラは合成器に対して外部にあ
り、待機状態にすることができないので、プリスケーラ
の電力消費を低減するために容量性負荷が与えられる。
【００２８】待機状態中に、モジュラス制御出力を使用
される可変モジュラス・プリスケーラのシステム電力低
減に最も最適なレベルにする手段が与えられる。
される可変モジュラス・プリスケーラのシステム電力低
減に最も最適なレベルにする手段が与えられる。
【００２９】さらに、待機状態中に、同期検波器５５の
状態はＣレジスタ内のビットによって決定され、レジス
タ４１，４５，４７内のデータは維持される。
状態はＣレジスタ内のビットによって決定され、レジス
タ４１，４５，４７内のデータは維持される。
【００３０】待機中の基準回路，バッファ５１および制
御５２の動作は、Ｒレジスタ４５からの入力（ビットＲ
１５，Ｒ１４，Ｒ１３）によって次のように決定される
。
御５２の動作は、Ｒレジスタ４５からの入力（ビットＲ
１５，Ｒ１４，Ｒ１３）によって次のように決定される
。
【００３１】
【表２】
Ｒ１５ Ｒ１４ Ｒ１３ 基準回路 低
低 低 ＸＴＡＬモー
ド遮断、ＯＳＣｏｕ＝静止状態 低 低
高 ＸＴＡＬモードアクティブ
低 高 低 ＲＥＦ
モード、ＲＥＦｏｕｔ ＝静止状態 低
高 高 ＲＥＦモード、ＲＥＦｏ
ｕｔ ＝ＲＥＦｉｎ 高 低
低 ＲＥＦモード、ＲＥＦｏｕｔ ＝ＲＥＦ
ｉｎ／２ 高 低 高
ＲＥＦモード、ＲＥＦｏｕｔ ＝ＲＥＦｉｎ／４
高 高 低 ＲＥＦ
モード、ＲＥＦｏｕｔ ＝ＲＥＦｉｎ／８ 高
高 高 ＲＥＦモード、Ｒ
ＥＦｏｕｔ ＝ＲＥＦｉｎ／１６
低 低 ＸＴＡＬモー
ド遮断、ＯＳＣｏｕ＝静止状態 低 低
高 ＸＴＡＬモードアクティブ
低 高 低 ＲＥＦ
モード、ＲＥＦｏｕｔ ＝静止状態 低
高 高 ＲＥＦモード、ＲＥＦｏ
ｕｔ ＝ＲＥＦｉｎ 高 低
低 ＲＥＦモード、ＲＥＦｏｕｔ ＝ＲＥＦ
ｉｎ／２ 高 低 高
ＲＥＦモード、ＲＥＦｏｕｔ ＝ＲＥＦｉｎ／４
高 高 低 ＲＥＦ
モード、ＲＥＦｏｕｔ ＝ＲＥＦｉｎ／８ 高
高 高 ＲＥＦモード、Ｒ
ＥＦｏｕｔ ＝ＲＥＦｉｎ／１６
【００３２】最初の２つのオプションでは、基準回路は
発振器モードになり、また残りの６オプションでは、基
準回路は基準モードになり、ここで基準信号が上記のよ
うに変更された後に外部に戻される。これらの指定は、
合成器３０が待機モードであろうがなかろうが関係なく
当てはまる。しかし、ＲＥＦｏｕｔ が静止状態に設定
され、合成器３０が待機モードの場合には、バッファ５
１に対するバイアス設定手段は遮断され、バッファ５１
はゲート・オフする。これは、制御５２に対するＲレジ
スタの入力を示す制御５２からの入力を介して、バッフ
ァ５１において決定される。その結果、容量性負荷がＲ
ＥＦｉｎ入力に与えられる。さらに、待機状態は常に、
Ｒ１３，Ｒ１４，Ｒ１５のビット値に関係なく、５１の
出力がＲカウンタ４４に達するのをゲートする。
発振器モードになり、また残りの６オプションでは、基
準回路は基準モードになり、ここで基準信号が上記のよ
うに変更された後に外部に戻される。これらの指定は、
合成器３０が待機モードであろうがなかろうが関係なく
当てはまる。しかし、ＲＥＦｏｕｔ が静止状態に設定
され、合成器３０が待機モードの場合には、バッファ５
１に対するバイアス設定手段は遮断され、バッファ５１
はゲート・オフする。これは、制御５２に対するＲレジ
スタの入力を示す制御５２からの入力を介して、バッフ
ァ５１において決定される。その結果、容量性負荷がＲ
ＥＦｉｎ入力に与えられる。さらに、待機状態は常に、
Ｒ１３，Ｒ１４，Ｒ１５のビット値に関係なく、５１の
出力がＲカウンタ４４に達するのをゲートする。
【００３３】待機状態から秩序正しく回復して、ＶＣＯ
に対する偽エラー信号の発生を最小限に抑えるために、
レジスタＣにおいて終了待機信号を受け取った後、２段
階で回復シーケンスが実行される。第１段階では、ｆｉ
ｎバイアス設定手段とプルダウン終端とが再接続され、
増幅器５３がゲート・オンされ、Ｒｘ 電流がイネーブ
ルになる。この時点で、バッファ５１の出力がＲカウン
タ４４に対してイネーブルになり、そして、バッファ５
１が禁止されていた場合にも、イネーブルになる。カウ
ンタ４２，４３，４４に対するクロック入力はイネーブ
ルになり、これらのカウンタはカウントを開始する。し
かし、第１段階では、ｆｆ ’およびｆｖ ’信号（カ
ウンタ４４，４３からの出力）は、位相検波器３３，３
３’または同期検波器５５を待機シーケンス論理４８に
よってトグルすることが禁止される。
に対する偽エラー信号の発生を最小限に抑えるために、
レジスタＣにおいて終了待機信号を受け取った後、２段
階で回復シーケンスが実行される。第１段階では、ｆｉ
ｎバイアス設定手段とプルダウン終端とが再接続され、
増幅器５３がゲート・オンされ、Ｒｘ 電流がイネーブ
ルになる。この時点で、バッファ５１の出力がＲカウン
タ４４に対してイネーブルになり、そして、バッファ５
１が禁止されていた場合にも、イネーブルになる。カウ
ンタ４２，４３，４４に対するクロック入力はイネーブ
ルになり、これらのカウンタはカウントを開始する。し
かし、第１段階では、ｆｆ ’およびｆｖ ’信号（カ
ウンタ４４，４３からの出力）は、位相検波器３３，３
３’または同期検波器５５を待機シーケンス論理４８に
よってトグルすることが禁止される。
【００３４】第２段階では、システムは、カウンタ４３
がサイクルを完了したことを知らせる第１ｆｖ ’パル
スがカウンタ４３から来るのを待つ。この時点で、カウ
ンタ４４にはレジスタ４５に保存されているプリセット
が「ジャム（ｊａｍ） ロードされ、位相検波器および
同期検波器（３３，３３’，５５）が初期化される。こ
のジャム・ロードは、カウンタ４２，４３，４４の同期
をとり、検波器３３に対して出力ｆｒ ，ｆｖ を発生
し、これらの出力は同相であり、待機状態になる直前の
同期ＶＣＯ状態（エラー信号無し）を表す。この時点で
、検波器はアクティブになるが、その出力は依然禁止さ
れている。これらの出力は、待機シーケンス論理４８に
おいて、第１ｆｖ ’信号の次に第１の増幅されたｆｉ
ｎ信号を受け取るとイネーブルになる。これにより、検
波器は、次の検波器出力信号が２つの入力信号ｆｒとｆ
ｖ との間の位相差を正しく表すような状態になる。
がサイクルを完了したことを知らせる第１ｆｖ ’パル
スがカウンタ４３から来るのを待つ。この時点で、カウ
ンタ４４にはレジスタ４５に保存されているプリセット
が「ジャム（ｊａｍ） ロードされ、位相検波器および
同期検波器（３３，３３’，５５）が初期化される。こ
のジャム・ロードは、カウンタ４２，４３，４４の同期
をとり、検波器３３に対して出力ｆｒ ，ｆｖ を発生
し、これらの出力は同相であり、待機状態になる直前の
同期ＶＣＯ状態（エラー信号無し）を表す。この時点で
、検波器はアクティブになるが、その出力は依然禁止さ
れている。これらの出力は、待機シーケンス論理４８に
おいて、第１ｆｖ ’信号の次に第１の増幅されたｆｉ
ｎ信号を受け取るとイネーブルになる。これにより、検
波器は、次の検波器出力信号が２つの入力信号ｆｒとｆ
ｖ との間の位相差を正しく表すような状態になる。
【００３５】検波器３３が初期化されずに動作を開始す
ることが許される場合には、ｆｒ とｆｖ との間の先
行／遅延位相関係は逆に解釈され、待機状態から最初に
抜ける際に誤った極性のエラー信号が発生し、そのため
同期を得るための時間が延長される。
ることが許される場合には、ｆｒ とｆｖ との間の先
行／遅延位相関係は逆に解釈され、待機状態から最初に
抜ける際に誤った極性のエラー信号が発生し、そのため
同期を得るための時間が延長される。
【００３６】可変モジュラス・プリスケーラのカウント
は合成器の待機動作によって制御されないので、ｆｖ
’信号を用いて待機状態からの回復の第２段階を開始す
る。しかし、合成器の通常動作では、ｆｖ ’信号はあ
るプリスケーラ・カウント・シーケンスの終了時点にお
いてのみ発生される（各プリスケーラ・カウント・シー
ケンス終了ごとには発生しない）。従って、ｆｖ ’は
、可変モジュラス・プリスケーラの既知の位置を表す。 さらに、待機シーケンス論理４８およびモジュラス制御
論理５４を介して、ｆｖ ’は、プリスケーラに対して
モジュラス制御信号を発生して、プリスケーラが新たな
既知の分周値のシーケンスを開始するようにするために
用いられる。この新たな分周シーケンスは、カウンタ４
２，４３にプリセットされたデータによって決まる。従
って、カウンタ４３からｆｖ ’を受け取ると、カウン
タ４２，４３だけでなくプリスケーラの既知の状態が与
えられる。同時にカウンタ４４をリセットすることによ
り、検波器３３は次のｆｒ ’およびｆｖ ’信号にお
いて有効な情報を得るようになる。従って、この時点で
、検波器３３に対するｆｒ およびｆｖ 入力はイネー
ブルになる。ついで、合成器３０の出力は次のｆｉｎ信
号において機能可能になり、それによりＰＬＬ周波数合
成器をイネーブルにする。
は合成器の待機動作によって制御されないので、ｆｖ
’信号を用いて待機状態からの回復の第２段階を開始す
る。しかし、合成器の通常動作では、ｆｖ ’信号はあ
るプリスケーラ・カウント・シーケンスの終了時点にお
いてのみ発生される（各プリスケーラ・カウント・シー
ケンス終了ごとには発生しない）。従って、ｆｖ ’は
、可変モジュラス・プリスケーラの既知の位置を表す。 さらに、待機シーケンス論理４８およびモジュラス制御
論理５４を介して、ｆｖ ’は、プリスケーラに対して
モジュラス制御信号を発生して、プリスケーラが新たな
既知の分周値のシーケンスを開始するようにするために
用いられる。この新たな分周シーケンスは、カウンタ４
２，４３にプリセットされたデータによって決まる。従
って、カウンタ４３からｆｖ ’を受け取ると、カウン
タ４２，４３だけでなくプリスケーラの既知の状態が与
えられる。同時にカウンタ４４をリセットすることによ
り、検波器３３は次のｆｒ ’およびｆｖ ’信号にお
いて有効な情報を得るようになる。従って、この時点で
、検波器３３に対するｆｒ およびｆｖ 入力はイネー
ブルになる。ついで、合成器３０の出力は次のｆｉｎ信
号において機能可能になり、それによりＰＬＬ周波数合
成器をイネーブルにする。
【００３７】以上から、バッテリ電力を節約し、信号同
期を再確立する際の遅延を防ぐ待機装置およびその方法
を提供する合成器について説明してきた。さらに、この
ことは可変モジュラス・プリスケーラ（待機信号の直接
の制御下にない）を用いても、実現できることを説明し
てきた。さらに、待機モードでは、この待機方法は出力
同期検波，モジュラス制御および基準信号を制御し、マ
スタ基準周波数およびプリスケーラ入力信号に対して容
量性負荷を与えることを説明し、また合成器に対する別
のインタフェース接続や電源ライン・スイッチングを必
要とせずに、待機手段が実現できることを説明してきた
。
期を再確立する際の遅延を防ぐ待機装置およびその方法
を提供する合成器について説明してきた。さらに、この
ことは可変モジュラス・プリスケーラ（待機信号の直接
の制御下にない）を用いても、実現できることを説明し
てきた。さらに、待機モードでは、この待機方法は出力
同期検波，モジュラス制御および基準信号を制御し、マ
スタ基準周波数およびプリスケーラ入力信号に対して容
量性負荷を与えることを説明し、また合成器に対する別
のインタフェース接続や電源ライン・スイッチングを必
要とせずに、待機手段が実現できることを説明してきた
。
【００３８】故に、以上の説明から、本発明に従って、
上記の目的および利点を完全に満たす処理および方法が
提供されたことは当業者に明らかである。
上記の目的および利点を完全に満たす処理および方法が
提供されたことは当業者に明らかである。
【００３９】本発明の１つの例では、周波数合成器（３
０）を待機モードにする方法はさらに、周波数合成器（
３０）に対するデータ入力を制御する制御論理手段（４
６）において待機信号を受け取る段階、および周波数合
成器（３０）の制御レジスタ（４７）内に待機信号を保
存する段階から成る。
０）を待機モードにする方法はさらに、周波数合成器（
３０）に対するデータ入力を制御する制御論理手段（４
６）において待機信号を受け取る段階、および周波数合
成器（３０）の制御レジスタ（４７）内に待機信号を保
存する段階から成る。
【００４０】本発明の別の例では、周波数合成器（３０
）を待機モードにする方法はさらに、合成器（３０）の
第２位相検波器（３３’）の出力を高論理レベルに設定
する段階から成る。
）を待機モードにする方法はさらに、合成器（３０）の
第２位相検波器（３３’）の出力を高論理レベルに設定
する段階から成る。
【００４１】さらに本発明の別の例では、周波数合成器
（３０）を待機モードにする方法はさらに、合成器（３
０）の同期検波器（５５）の出力を静止状態に設定する
段階から成る。
（３０）を待機モードにする方法はさらに、合成器（３
０）の同期検波器（５５）の出力を静止状態に設定する
段階から成る。
【００４２】本発明のさらに別の例では、周波数合成器
（３０）を待機モードにする方法はさらに、基準入力信
号が基準カウンタ（４４）に送出されることを禁止する
段階から成る。
（３０）を待機モードにする方法はさらに、基準入力信
号が基準カウンタ（４４）に送出されることを禁止する
段階から成る。
【００４３】本発明の別の例では、帰還信号を禁止する
段階は、帰還信号を周波数合成器（３０）に送る入力デ
ータ・ラインに結合されるプルダウン終端抵抗（６０）
を遮断する段階から成る。
段階は、帰還信号を周波数合成器（３０）に送る入力デ
ータ・ラインに結合されるプルダウン終端抵抗（６０）
を遮断する段階から成る。
【００４４】本発明のさらに別の例では、基準信号を禁
止する段階は、周波数合成器（３０）の基準出力信号を
制御する基準制御手段（５２）が静止状態に設定される
と、周波数合成器（３０）の基準信号を受け取るバッフ
ァ（５１）をバイアスするバイアス手段をバッファ（５
１）から遮断する段階から成る。
止する段階は、周波数合成器（３０）の基準出力信号を
制御する基準制御手段（５２）が静止状態に設定される
と、周波数合成器（３０）の基準信号を受け取るバッフ
ァ（５１）をバイアスするバイアス手段をバッファ（５
１）から遮断する段階から成る。
【００４５】周波数合成器（３０）を待機モードから解
除する方法の１つの例では、帰還カウンタ（４３）の同
期を取る段階は、周波数合成器（３０）を制御する待機
論理手段（４８）において、帰還カウンタ（４３）から
信号を受け取る段階、および基準レジスタ（４５）から
のプリセット・データを基準カウンタ（４４）にロード
する段階から成る。
除する方法の１つの例では、帰還カウンタ（４３）の同
期を取る段階は、周波数合成器（３０）を制御する待機
論理手段（４８）において、帰還カウンタ（４３）から
信号を受け取る段階、および基準レジスタ（４５）から
のプリセット・データを基準カウンタ（４４）にロード
する段階から成る。
【００４６】さらに、本発明の別の例では、周波数合成
器（３０）を待機モードから解除する方法がさらに、周
波数合成器（３０）に対するデータ入力を制御する制御
論理手段において終了待機信号を受け取る段階、および
周波数合成器の制御レジスタ（４７）内に終了待機信号
を保存する段階から成る。
器（３０）を待機モードから解除する方法がさらに、周
波数合成器（３０）に対するデータ入力を制御する制御
論理手段において終了待機信号を受け取る段階、および
周波数合成器の制御レジスタ（４７）内に終了待機信号
を保存する段階から成る。
【００４７】周波数合成器（３０）を待機モードから解
除する方法のさらに別の例では、送出段階が第１帰還信
号を帰還カウンタ（４３）に送出する段階、および帰還
カウンタ（４３）からの信号を待機論理手段（４８）に
送出する段階から成る。
除する方法のさらに別の例では、送出段階が第１帰還信
号を帰還カウンタ（４３）に送出する段階、および帰還
カウンタ（４３）からの信号を待機論理手段（４８）に
送出する段階から成る。
【００４８】周波数合成器（３０）を待機モードから解
除する方法のさらに別の例では、初期化する段階が位相
検波器（３３）をアクティブにする段階と、第２帰還信
号を待機論理手段（４８）に送出する段階と、第２帰還
信号を受け取り次第に待機論理手段（４８）からのイネ
ーブル信号を位相検波器（３３）に送る段階と、位相検
波器（３３）の出力をイネーブルにする段階とから成る
。
除する方法のさらに別の例では、初期化する段階が位相
検波器（３３）をアクティブにする段階と、第２帰還信
号を待機論理手段（４８）に送出する段階と、第２帰還
信号を受け取り次第に待機論理手段（４８）からのイネ
ーブル信号を位相検波器（３３）に送る段階と、位相検
波器（３３）の出力をイネーブルにする段階とから成る
。
【００４９】本発明について特定の実施例と共に説明し
てきたが、以上の説明から多くの変更，修正および変形
が当業者には明らかであることが明白である。従って、
添付の特許請求の範囲においてそのようなすべての変更
，修正および変形を内包するものとする。
てきたが、以上の説明から多くの変更，修正および変形
が当業者には明らかであることが明白である。従って、
添付の特許請求の範囲においてそのようなすべての変更
，修正および変形を内包するものとする。
【図１】位相同期ループ周波数合成器の一般的なブロッ
ク図である。
ク図である。
【図２】位相同期ループ周波数合成器の従来の合成器の
一般的なブロック図である。
一般的なブロック図である。
【図３】本発明を具現する位相同期ループ周波数合成器
の一般的なブロック図である。
の一般的なブロック図である。
【図４】本発明を具現する合成器の第１実施例のブロッ
ク図である。
ク図である。
【図５】図４の合成器の詳細なブロック図である。
３０ 周波数合成器
３１ Ｎ（帰還）カウンタ
３２ Ｒ（基準）カウンタ
３３ 位相検波器
３４ 論理制御回路
４１ Ａレジスタ
４２ Ａカウンタ
４３ Ｎカウンタ
４４ Ｒカウンタ
４５ Ｒレジスタ
４６ 制御論理回路
４７ Ｃレジスタ
４８ 待機シーケンス論理
５１ 基準バッファ
５２ 基準制御
５３ 入力増幅器
５４ モジュラス制御論理回路
５５ 同期検波器
６０ プルダウン終端抵抗
Claims (4)
- 【請求項１】 周波数合成器（３０）を待機モードに
する方法であって：前記合成器（３０）の第１位相検波
器（３３）を高インピーダンス状態に設定する段階；基
準信号に応答して前記周波数合成器（３０）の基準カウ
ンタ（４４）のカウントを禁止し、帰還信号に応答して
前記周波数合成器（３０）の帰還カウンタのカウントを
禁止する段階；前記基準カウンタ（４４）に結合された
基準レジスタ（４５）および前記帰還カウンタ（４３）
に結合された帰還レジスタ（４１）内のプリセット・デ
ータを維持する段階；および前記基準信号および前記帰
還信号が前記周波数合成器（３０）において受け取られ
ることを禁止する段階；によって構成されることを特徴
とする周波数合成器（３０）を待機モードにする方法。 - 【請求項２】 周波数合成器（３０）を待機モードか
ら解除する方法であって：前記周波数合成器（３０）の
基準入力において基準入力を受け取ることおよび前記周
波数合成器（３０）の帰還入力において帰還信号を受け
取ることを可能にする段階；前記基準信号に応答して前
記周波数合成器（３０）の基準カウンタ（４４）のカウ
ントを可能にし、前記帰還信号に応答して前記周波数合
成器（３０）の帰還カウンタ（４３）のカウントを可能
にする段階；前記帰還カウンタ（４３）の同期をとる段
階；前記基準カウンタ（４４）を起動する段階；および
前記周波数合成器（３０）の位相検波器（３３）を初期
化する段階；によって構成されることを特徴とする周波
数合成器（３０）を待機モードから解除する方法。 - 【請求項３】周波数合成器（３０）を待機モードから解
除する方法であって：前記周波数合成器（３０）に対す
るデータ入力を制御する制御論理手段（４６）において
終了待機信号を受け取る段階；前記周波数合成器（３０
）の制御レジスタ（４７）内に前記終了待機信号を保存
する段階；前記周波数合成器（３０）の信号入力と帰還
入力とをイネーブルにする段階；前記周波数合成器（３
０）の基準カウンタ（４４）と帰還カウンタ（４３）と
をイネーブルにする段階；前記帰還カウンタ（４３）か
らの信号を、前記周波数合成器（３０）を制御する待機
論理手段（４８）に送出し、前記帰還カウンタ（４３）
がカウント・サイクルを終了したことを示す段階；前記
周波数合成器（３０）の基準レジスタ（４５）からのプ
リセット・データを前記基準カウンタ（４４）にロード
する段階；および前記周波数合成器（３０）の前記位相
検波器（３３）を初期化する段階；によって構成される
ことを特徴とする周波数合成器（３０）を待機モードか
ら解除する方法。 - 【請求項４】データ入力，基準入力，帰還入力および出
力を有する合成器（３０）であって：前記合成器（３０
）の制御信号を受け取る制御手段（４６）であって、前
記合成器（３０）の前記データ入力に結合された入力と
、出力とを有する制御手段（４６）；データを保存する
第１レジスタ手段（４７）であって、前記制御手段（４
６）の前記出力に結合された入力と、出力とを有する第
１レジスタ手段（４７）；前記合成器（３０）を制御し
て待機モードに入ったり、該待機モードを終了する待機
論理手段（４８）であって、前記第１レジスタ手段（４
７）の前記出力に結合された第１入力と、第２入力と、
第３入力と、前記帰還入力に結合された第４入力と、第
１制御出力と、第２制御出力と、基準出力と、帰還出力
とを有する待機論理手段（４８）；基準信号および帰還
信号における差を検出する位相検波器手段（３３）であ
って、前記合成器（３０）の出力に結合された出力と、
前記待機論理手段（４８）の前記第１制御出力に結合さ
れた制御入力と、前記待機論理手段（４８）の前記基準
出力に結合された基準入力と、前記待機論理手段（４８
）の前記帰還出力に結合された帰還入力とを有する位相
検波器手段（３３）；入力基準信号に応答して順次カウ
ントする第１カウンタ手段（４４）であって、前記合成
器（３０）の前記基準入力に結合された基準入力と、デ
ータ入力と、前記待機論理手段（４８）の前記第２入力
に結合された出力とを有する第１カウンタ手段（４４）
データを保存するバッファ手段（４５）であって、前記
制御手段（４６）の前記出力に結合されたデータ入力と
、前記第１カウンタ手段（４４）の前記データ入力に結
合されたデータ出力とを有するバッファ手段（４５）；
データを保存する第２レジスタ手段（４１）であって、
前記制御手段（４６）の前記出力に結合されたデータ入
力と、第１出力と、第２出力とを有する第２レジスタ手
段（４１）；入力信号に応答して順次カウントする第２
カウンタ手段（４２）であって、前記第２レジスタ手段
（４１）の前記第１出力に結合された第１入力と、前記
合成器（３０）の前記帰還入力に結合された第２入力と
、出力とを有する第２カウンタ手段（４２）；入力信号
に応答して順次カウントする第３カウンタ手段（４３）
であって、前記第２レジスタ手段（４１）の前記第２出
力に結合された第１入力と、前記合成器（３０）の前記
帰還入力に結合された第２入力と、第１出力と、前記待
機論理手段（４８）の前記第３入力に結合された第２出
力とを有する第３カウンタ手段（４３）；およびプリス
ケーラを制御するモジュラス制御論理手段（５４）であ
って、前記第２カウンタ手段（４２）の前記出力に結合
された第１入力と、前記第３カウンタ手段（４３）の前
記出力に結合された第２入力と、前記待機論理手段（４
８）の前記第２制御出力に結合された第３入力と、出力
とを有するモジュラス制御論理手段（５４）；によって
構成されることを特徴とする合成器（３０）。
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| US07/633,867 US5075638A (en) | 1990-12-26 | 1990-12-26 | Standby system for a frequency synthesizer |
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| JP2841989B2 JP2841989B2 (ja) | 1998-12-24 |
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