JPH04330698A - Output buffer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の出力バッファ回路に関し
、特に出力ノイズを低減できるようにした出力バッファ
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output buffer circuit for a semiconductor memory device, and particularly to an output buffer circuit capable of reducing output noise.
第３図は従来の半導体記憶装置の出力バッファ回路の
構成図である。同図において、（１）は読出し増幅器（
以下センスアンプと称する。）、（２）は出力制御回路
，（３），（１０），（１１）は信号を反転させて入力
と逆の信号を出力するインバータ、（４）はセンスアン
プ（１）からの出力の否定と出力制御回路（２）からの
出力とを入力するＮＯＲ回路、（５）はセンスアンプ（
１）からの出力の否定と出力制御回路（２）からの出力
の否定とを入力とするＮＡＮＤ回路である。Ｑ１はＮＯ
Ｒ回路（４）からの出力ｆ２がゲートに入力されるＮ−
ＭＯＳＴであり、Ｑ２はＮＡＮＤ回路（５）からの出力
ｅの反転信号ｇ２がゲートに入力されるｎ−ＭＯＳＴで
ある。（７）はデータ出力端子であり、ｎ−ＭＯＳＴＱ
１とｎ−ＭＯＳＴＱ２との“ＯＮ”、“ＯＦＦ”状態に
応じた出力データ信号ｈ２を出力する。ｎ−ＭＯＳＴＱ
１とｎ−ＭＯＳＴＱ２は、データ出力端子（７）に接続
される大きな出力容量を高速で駆動しなければならない
ため、相互コンダクタンスが非常に大きい。（８）は電
源端子、（９）は接地線である。FIG. 3 is a configuration diagram of an output buffer circuit of a conventional semiconductor memory device. In the figure, (1) is the readout amplifier (
Hereinafter, it will be referred to as a sense amplifier. ), (2) are output control circuits, (3), (10), and (11) are inverters that invert signals and output signals opposite to the input, and (4) is an output control circuit from the sense amplifier (1). A NOR circuit inputs the negative signal and the output from the output control circuit (2), and (5) is a sense amplifier (
This is a NAND circuit whose inputs are the negation of the output from the output control circuit (1) and the negation of the output from the output control circuit (2). Q1 is NO
The output f2 from the R circuit (4) is input to the gate N-
Q2 is an n-MOST whose gate receives an inverted signal g2 of the output e from the NAND circuit (5). (7) is a data output terminal, n-MOSTQ
It outputs an output data signal h2 according to the "ON" or "OFF" states of n-MOSTQ1 and n-MOSTQ2. n-MOSTQ
1 and n-MOSTQ2 have very large mutual conductance because they must drive a large output capacitance connected to the data output terminal (7) at high speed. (8) is a power supply terminal, and (9) is a grounding wire.
次に動作について説明する。上記のように構成された従
来の出力バッファ回路においては、出力制御回路（２）
の出力をが“Ｈ”レベルの状態では、センスアンプ（１
）の出力ａが“Ｈ”であるか“Ｌ”であるかに係わらず
、ＮＯＲ回路（４）の出力ｆ２は“Ｌ”レベルに固定さ
れる。従つて、ｎ−ＭＯＳＴＱ１は常に“ＯＦＦ”状態
となる。同時に、ＮＡＮＤ回路（５）の出力ｅは“Ｈ”
レベルに固定され、その反転信号ｇは“Ｌ”レベルに固
定され、ｎ−ＭＯＳＴＱ２も常に“ＯＦＦ”状態となる
。従つて、上記状態においては出力データ信号ｈ２は出
力されない。Next, the operation will be explained. In the conventional output buffer circuit configured as described above, the output control circuit (2)
When the output of the sense amplifier (1
) is "H" or "L", the output f2 of the NOR circuit (4) is fixed at "L" level. Therefore, n-MOSTQ1 is always in the "OFF" state. At the same time, the output e of the NAND circuit (5) is “H”
The inverted signal g thereof is fixed at the "L" level, and the n-MOSTQ2 is also always in the "OFF" state. Therefore, in the above state, the output data signal h2 is not output.
次に、出力制御回路（２）の出力ｂが“Ｌ”レベルで、
センスアンプ（１）からの出力ａが“Ｌ”レベルの状態
の説明をする。この場合、ＮＯＲ出力信号ｆ２は“Ｌ”
レベルとなり、ｎ−ＭＯＳＴＱ１は“ＯＦＦ”となる。Next, the output b of the output control circuit (2) is at "L" level,
The state in which the output a from the sense amplifier (1) is at "L" level will be explained. In this case, the NOR output signal f2 is “L”
level, and n-MOSTQ1 becomes "OFF".
同時に、ＮＡＮＤ出力信号ｅは“Ｌ”レベルとなり、こ
の反転信号ｇ２は“Ｈ”レベルとなるので、ｎ−ＭＯＳ
ＴＱ２は“ＯＮ”状態となる。従つて、上記状態におい
ては出力データ信号ｈ２は“Ｌ”レベルの信号となる。At the same time, the NAND output signal e becomes "L" level and this inverted signal g2 becomes "H" level, so that the n-MOS
TQ2 becomes "ON" state. Therefore, in the above state, the output data signal h2 becomes an "L" level signal.
また、出力制御回路（２）の出力ｂが“Ｌ”レベルで、
センスアンプ（１）の出力ａが“Ｈ”レベルの状態の場
合を説明する。この場合、ＮＯＲ出力信号ｆ２は“Ｈ”
レベルとなり、ｎ−ＭＯＳＴＱ１は“ＯＮ”状態となる
。同時に、ＮＡＮＤ出力信号ｅは“Ｈ”レベルとなり、
この反転信号ｇ２は“Ｌ”レベルとなるので、ｎ−ＭＯ
ＳＴＱ２は“ＯＦＦ”状態となる。従つて、上記状態に
おいては出力データ信号ｈ２は“Ｈ”レベルの信号とな
る。In addition, the output b of the output control circuit (2) is at "L" level,
The case where the output a of the sense amplifier (1) is at the "H" level will be explained. In this case, the NOR output signal f2 is “H”
level, and n-MOSTQ1 enters the "ON" state. At the same time, the NAND output signal e becomes "H" level,
Since this inverted signal g2 becomes "L" level, n-MO
STQ2 becomes "OFF" state. Therefore, in the above state, the output data signal h2 becomes an "H" level signal.
第３図に示した半導体記憶装置の出力バッファ回路の動
作タイミングチャートを第４図に示す。FIG. 4 shows an operation timing chart of the output buffer circuit of the semiconductor memory device shown in FIG. 3.
出力制御回路（２）からの出力ｂが“Ｌ”レベル状態で
、第４図の（イ）に示すようにセンスアンプ（１）の出
力信号ａが“Ｈ”レベルから“Ｌ”レベルに変化した場
合を考える。このときＮＡＮＤ回路（５）の出力信号ｅ
の反転信号ｇ２は、第４図の（ロ）に示した様に“Ｌ”
レベルから“Ｈ”レベルに変化する。更に、出力データ
信号ｈ２は第４図の（ハ）に示した様に“Ｈ”レベルか
ら“Ｌ”レベルに変化する。しかし、データ出力端子（
７）には大きな出力容量が接続されており、出力データ
信号ｈ２が“Ｈ”レベルから“Ｌ”レベルに変化すると
き、第４図の（ニ）に示すようにｎ−ＭＯＳＴＱ２に過
大な放電電流ｉ２が流れる。このｎ−ＭＯＳＴＱ２を流
れる放電電流ｉ２は、第４図の（ニ）に示すように、ｎ
−ＭＯＳＴＱ２のソース・ドレイン間の電位差が大きい
、出力データ信号ｈ２の反転のしはじめで急激に流れる
。そのため、ｎ−ＭＯＳＴのソースであるＧＮＤの電位
が、第４図の（ホ）に示したように一時的にｖ２にまで
浮き上がつてしまう。When the output b from the output control circuit (2) is at the "L" level, the output signal a of the sense amplifier (1) changes from the "H" level to the "L" level, as shown in (a) in Figure 4. Consider the case where At this time, the output signal e of the NAND circuit (5)
The inverted signal g2 is “L” as shown in FIG. 4 (b).
level changes to “H” level. Furthermore, the output data signal h2 changes from the "H" level to the "L" level as shown in FIG. 4(C). However, the data output terminal (
7) is connected to a large output capacitor, and when the output data signal h2 changes from the "H" level to the "L" level, an excessive discharge occurs in the n-MOSTQ2 as shown in (d) of Fig. 4. Current i2 flows. The discharge current i2 flowing through this n-MOSTQ2 is n
- The potential difference between the source and drain of MOSTQ2 is large, and the voltage suddenly flows at the beginning of the inversion of the output data signal h2. Therefore, the potential of GND, which is the source of the n-MOST, temporarily rises to v2 as shown in (e) of FIG.
従来の出力バッファ回路は以上のように構成されてい
るので、出力データが“Ｈ”レベルから“Ｌ”レベルに
変化する際にＧＮＤに流れ込む放電電流が非常に急峻で
あり、そのためＧＮＤの電位が一時的に大きく浮き上が
り、これが出力ノイズとなつて、時として、同半導体記
憶装置の他の半導体回路に悪影響を及ぼすという問題点
があつた。Since the conventional output buffer circuit is configured as described above, the discharge current flowing into GND when the output data changes from "H" level to "L" level is very steep, and therefore the potential of GND is There was a problem in that the noise temporarily rose significantly, which turned into output noise and sometimes had an adverse effect on other semiconductor circuits in the same semiconductor memory device.
この発明は上記の様な問題点を解消するためになされた
もので、出力ノイズを低減できる出力バッファ回路を得
ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to provide an output buffer circuit that can reduce output noise.
この発明に係る出力バッファ回路は、センスアンプか
らの出力信号が変化する以前に、出力駆動回路を充電も
しくは放電させる充放電回路を設けたものである。The output buffer circuit according to the present invention is provided with a charging/discharging circuit that charges or discharges the output drive circuit before the output signal from the sense amplifier changes.
この発明における前記充放電回路は、センスアンプか
らの出力信号が変化する以前に、出力駆動回路を充電も
しくは放電させるもので、この充放電により、出力信号
がなだらかに変化して、出力ノイズを低減させる。The charging/discharging circuit in the present invention charges or discharges the output drive circuit before the output signal from the sense amplifier changes, and this charging/discharging causes the output signal to change smoothly, reducing output noise. let
以下、この発明の一実施例を図に従つて説明する。第
１図はこの発明の一実施例による半導体記憶装置の出力
バッファ回路の構成図を示し、第２図はその出力バッフ
ァ回路に従つた動作タイミングチャートを示す。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration diagram of an output buffer circuit of a semiconductor memory device according to an embodiment of the present invention, and FIG. 2 shows an operation timing chart according to the output buffer circuit.
第１図において、センスアンプ（１）からの出力信号ａ
はインバータ（３）によつて反転され、この反転された
信号Ｃは、入力する信号が同一レベルのときだけ出力が
“Ｈ”レベルとなるＥＸ−ＮＯＲ回路（２１）と、入力
する信号が同一レベルのときだけ出力が“Ｌ”レベルと
なるＥＸ−ＯＲ回路（２２）に入力するとともに、ＮＡ
ＮＤ回路（１６）に入力する。更に信号Ｃはインバータ
（１２）によつて反転された信号ｊとなり、ＮＡＮＤ回
路（１５）に入力する。ＡＴＤ（Ａｄｄｒｅｓｓ．Ｔｒ
ａｎｓｉｔｏｎ．Ｄｅｔｅｃｔｏｒ）回路部（２３）か
らは、アドレス信号が変化したときだけパルス信号であ
るＡＴＤ信号ｋが発生され、このＡＴＤ信号ｋはＮＡＮ
Ｄ回路（１５），（１６）とＮＯＲ回路（１７），（１
８）に入力する。In Figure 1, the output signal a from the sense amplifier (1)
is inverted by the inverter (3), and this inverted signal C is connected to an EX-NOR circuit (21) whose output is "H" level only when the input signals are at the same level. It is input to the EX-OR circuit (22) whose output is "L" level only when the NA
Input to ND circuit (16). Further, the signal C is inverted by an inverter (12) to become a signal j, which is input to a NAND circuit (15). ATD (Address.Tr
ansiton. The ATD signal k, which is a pulse signal, is generated from the NAN detector circuit section (23) only when the address signal changes.
D circuits (15), (16) and NOR circuits (17), (1
8).
ＮＡＮＤ回路（１５）、（１６）の各々の出力信号ｌと
■は、遅延インバータ（１３），（１４）によつて各遅
延かつ反転され、信号ｍとｐとなり、各ＮＯＲ回路（１
７）、（１８）に入力する。ＮＯＲ回路（１７）の出力
信号ｎは前記ＥＸ−ＮＯＲ回路（２１）に入力し、出力
信号ｒとなりＮＯＲ回路（１９）に入力され、出力信号
ｆ１として出力される。The output signals l and ■ of the NAND circuits (15) and (16) are delayed and inverted by the delay inverters (13) and (14), respectively, and become signals m and p, which are outputted from each NOR circuit (1
7) and (18). The output signal n of the NOR circuit (17) is input to the EX-NOR circuit (21), becomes an output signal r, is input to the NOR circuit (19), and is output as an output signal f1.
また、ＮＯＲ回路（１８）の出力信号ｑは前記ＥＸ−Ｏ
Ｒ回路（２２）に入力し、出力信号ｓとなりＮＯＲ回路
（２０）に入力され、出力信号ｇ１として出力される。Further, the output signal q of the NOR circuit (18) is
The signal is input to the R circuit (22), becomes the output signal s, is input to the NOR circuit (20), and is output as the output signal g1.
このときデータ出力端子（７）には出力データ信号ｈ１
が出力される。その他の構成は第３図と同様である。At this time, the data output terminal (7) has an output data signal h1.
is output. The other configurations are the same as in FIG. 3.
次に、第２図（ａ）、第２図（ｂ）を用いて、このとき
の動作を詳細に説明する。出力制御回路（２）からの出
力ｂが“Ｌ”レベルの状態で、第２図（ａ）の（イ）に
示す様なアドレス信号の変化に伴つて、第２図（ａ）の
（ハ）に示すようにセンスアンプ（１）の出力の反転信
号Ｃが“Ｌ”レベルから“Ｈ”レベルへ、そして“Ｌ”
レベルに変化する場合を考える。Next, the operation at this time will be explained in detail using FIGS. 2(a) and 2(b). When the output b from the output control circuit (2) is at the "L" level, as the address signal changes as shown in (a) of Fig. 2(a), (h) of Fig. 2(a) ), the inverted signal C of the output of the sense amplifier (1) changes from “L” level to “H” level, and then goes to “L” level.
Consider the case where the level changes.
アドレス信号の変化後ＡＴＤ回路部（２３）から、第２
図（ａ）の（ロ）に示す様にパルスであるＡＴＤ信号ｋ
が発生する。このＡＴＤ信号ｋと、第２図（ａ）の（ニ
）に示す信号ｃの反転信号ｊはＮＡＮＤ回路（１５）で
ＮＡＮＤをとられ、その出力は第２図（ａ）の（ホ）に
示す様に下向きのパルスである信号ｌとなる。このＮＡ
ＮＤ回路（１５）の出力信号ｌは遅延用インバータ（１
３）で遅延かつ反転され、その出力は第２図（ａ）の（
ヘ）に示す様に上向きでその立下がりの時刻が信号ｃの
立上がりの時刻と等しくされた信号ｍとなる。この信号
ｍとＡＴＤ信号にはＮＯＲ回路（１７）でＮＯＲをとら
れ、その出力は第２図（ａ）の（ト）に示す様なＮＯＲ
回路（１７）の出力信号ｎとなり、この信号ｎとセンス
アンプ（１）の出力の反転信号ＣはＥＸ−ＮＯＲ回路（
２１）でＥＸ−ＮＯＲをとられ、その出力は入力が同一
レベルのときだけ“Ｈ”レベルとなるので、第２図（ａ
）の（ル）に示すようなＥＸ−ＮＯＲ回路（２１）の出
力信号ｒとなり、ＮＯＲ回路（１９）の出力の信号ｆ１
は第２図（ｂ）の（ア）に示す様な波形となる。After the address signal changes, the second
ATD signal k which is a pulse as shown in (b) of figure (a)
occurs. This ATD signal k and the inverted signal j of the signal c shown in (d) of Fig. 2(a) are NANDed in a NAND circuit (15), and the output is outputted to (e) of Fig. 2(a). As shown, the signal l is a downward pulse. This NA
The output signal l of the ND circuit (15) is sent to the delay inverter (1
3), and its output is delayed and inverted as shown in Fig. 2(a).
As shown in (f), the signal m is directed upward and its fall time is made equal to the rise time of the signal c. This signal m and the ATD signal are NORed by a NOR circuit (17), and the output is NORed as shown in (g) of Fig. 2(a).
The output signal n of the circuit (17) becomes the output signal n, and this signal n and the inverted signal C of the output of the sense amplifier (1) are connected to the EX-NOR circuit (
EX-NOR is taken in 21), and its output becomes "H" level only when the inputs are at the same level, so the output shown in Fig. 2 (a)
) is the output signal r of the EX-NOR circuit (21) as shown in (l), and the signal f1 of the output of the NOR circuit (19) is
has a waveform as shown in (a) of FIG. 2(b).
同様にして、ＡＴＤ信号ｋと信号ｃはＮＡＮＤ回路（１
６）でＮＡＮＤをとられ、その出力は第２図（ａ）の（
チ）に示すような下向きのパルスである信号ｏとなる。Similarly, ATD signal k and signal c are connected to a NAND circuit (1
6), and the output is shown in Figure 2 (a).
The signal o is a downward pulse as shown in h).
このＮＡＮＤ回路（１６）の出力信号ｏは遅延用インバ
ータ（１４）で遅延かつ反転され、その出力は第２図（
ａ）の（リ）に示す様に上向きでその立下がりの時刻が
信号ｃの立下がりの時刻と等しくされた信号となる。こ
の信号ｐとＡＴＤ信号にはＮＯＲ回路（１８）でＮＯＲ
をとられ、その出力は第２図（ａ）の（ヌ）に示すよう
なＮＯＲ回路（１８）の出力信号ｑとなり、この信号ｑ
とセンスアンプ（１）の出力の反転信号ＣはＥＸ−ＯＲ
回路（２２）でＥＸ−ＯＲをとられ、その出力は入力が
同一レベルのときだけ“Ｌ”レベルとなるので、第２図
（ａ）の（ヲ）に示すようなＥＸ−ＯＲ回路（２２）の
出力信号ｓとなり、ＮＯＲ回路（２０）の出力の信号ｇ
１は第２図（ｂ）の（カ）に示す様な波形になる。The output signal o of this NAND circuit (16) is delayed and inverted by a delay inverter (14), and its output is shown in FIG.
As shown in (i) of a), the signal becomes an upward signal whose falling time is made equal to the falling time of signal c. This signal p and the ATD signal are connected to each other by a NOR circuit (18).
is taken, and its output becomes the output signal q of the NOR circuit (18) as shown in FIG. 2(a), and this signal q
and the inverted signal C of the output of the sense amplifier (1) are EX-OR
EX-OR is performed in the circuit (22), and its output becomes "L" level only when the inputs are at the same level. Therefore, the EX-OR circuit (22) as shown in (w) of FIG. ) is the output signal s, and the output signal g of the NOR circuit (20) is
1 has a waveform as shown in (f) of FIG. 2(b).
ＮＯＲ回路（１９）の出力信号ｆ１は第２図（ｂ）の（
ア）の様に、ＮＯＲ回路（２０）の出力信号ｇ１は第２
図（ｂ）の（カ）の様に変化するので、センスアンプ（
１）の出力の反転信号Ｃが“Ｌ”レベルから“Ｈ”レベ
ルに変化するとき、ｎ−ＭＯＳＴＱ１は急速に“ＯＦＦ
”状態になるが、ｎ−ＭＯＳＴＱ２は時間ｔ３の間“Ｏ
Ｎ”状態となつた後時間ｔ４の間で“ＯＦＦ”状態とな
り、その後“ＯＮ”状態となる。従つて、出力データ信
号ｈ１は、第２図ｂの（サ）に示す様に、時間ｔ１をか
けてなだらかに“Ｈ”レベルから“Ｌ”レベルに変化す
る。よつて、出力データ信号ｈ１が反転する際にｎ−Ｍ
ＯＳＴＱ２を流れる放電電流ｉ１は、第４図の（ニ）に
示した従来の場合のｉ２のように高いレベルに立ち上が
りはせずに、第２図の（７）に示す様に低いレベルまで
しか立ち上がらない。そのため、上記放電電流ｉ１によ
り浮き上がるＧＮＤの電位ｖ１は、第２図（ｂ）の（ラ
）に示すように、第４図の（ホ）に示した従来の場合の
ｖ２よりも低くて済む。即ち、出力ノイズは低減されて
いる。The output signal f1 of the NOR circuit (19) is (
As shown in a), the output signal g1 of the NOR circuit (20) is
The sense amplifier (
1) When the output inverted signal C changes from “L” level to “H” level, n-MOSTQ1 quickly turns “OFF”.
” state, but n-MOSTQ2 is in the “O” state during time t3.
After entering the "N" state, it becomes an "OFF" state for a time t4, and then becomes an "ON" state. Therefore, as shown in (sa) in FIG. is applied to change smoothly from "H" level to "L" level. Therefore, when the output data signal h1 is inverted, n-M
The discharge current i1 flowing through OSTQ2 does not rise to a high level like i2 in the conventional case shown in (d) of Fig. 4, but only reaches a low level as shown in (7) of Fig. 2. I can't stand up. Therefore, the potential v1 of GND raised by the discharge current i1, as shown in (a) of FIG. 2(b), is lower than v2 in the conventional case shown in (e) of FIG. 4. That is, output noise is reduced.
以上のように、この発明によれば、センスアンプから
の出力信号が変化する以前に、出力駆動回路を充放電さ
せるように構成したので、出力ノイズを低減させる効果
がある。As described above, according to the present invention, since the output drive circuit is configured to be charged and discharged before the output signal from the sense amplifier changes, there is an effect of reducing output noise.
第１図はこの発明の一実施例による半導体記憶装置の
出力バッファ回路構成図、第２図（ａ）、（ｂ）は上記
第１図の各信号のタイミングを示す動作タイミングチャ
ート図、第３図は従来の出力バッファ回路構成図、第４
図は第３図の各信号のタイミングを示す動作タイミング
チャート図である。
図において、（１）はセンスアンプ、（２）は出力制御
回路，（３），（１０），（１１），（１２）はインバ
ータ，（４），（１７）、（１８）
、（１９），（２０）はＮＯＲ回路，（５），（１５）
，（１６）はＮＡＮＤ回路，（６）は出力駆動回路，（
７）はデータ出力端子，（８）は電源端子，（９）は接
地線、（１３），（１４）は遅延用インバータ、（２１
）はＥＸ−ＮＯＲ回路、（２２）はＥＸ−ＯＲ回路，（
ａ）は（１）からの信号、（ｂ）は（２）からの信号、
（ｃ）は（３）からの信号、（ｄ）は（１０）からの信
号、（ｅ）は（５）からの信号、（ｆ１）は（１９）か
らの信号、（ｆ２）は（４）からの信号、（ｇ１）は（
２０）からの信号、（ｇ２）は（１１）からの信号、（
ｈ１）、（ｈ２）は出力データ信号、（ｉ１）、（ｉ２
）は放電電流、（ｊ）は（１２）からの信号、（ｋ）は
ＡＴＤ信号、（ｌ）は（１５）からの信号、（ｍ）は（
１３）からの信号、（ｎ）は（１７）からの
信号、（ｏ）は（１６）からの信号、（ｐ）は（１８）
からの信号、（ｑ）
は（１８）からの信号、（ｓ）は（２２）からの信号で
ある。
なお、図中、同一符号は同一、または相当部分を示す。
代理人 大岩増雄FIG. 1 is a configuration diagram of an output buffer circuit of a semiconductor memory device according to an embodiment of the present invention, FIGS. 2(a) and 2(b) are operation timing charts showing the timing of each signal in FIG. 1, and FIG. The figure is a conventional output buffer circuit configuration diagram.
The figure is an operation timing chart showing the timing of each signal in FIG. 3. In the figure, (1) is a sense amplifier, (2) is an output control circuit, (3), (10), (11), (12) is an inverter, (4), (17), (18), (19) ), (20) are NOR circuits, (5), (15)
, (16) is a NAND circuit, (6) is an output drive circuit, (
7) is a data output terminal, (8) is a power supply terminal, (9) is a grounding line, (13) and (14) are delay inverters, (21)
) is an EX-NOR circuit, (22) is an EX-OR circuit, (
a) is the signal from (1), (b) is the signal from (2),
(c) is the signal from (3), (d) is the signal from (10), (e) is the signal from (5), (f1) is the signal from (19), (f2) is the signal from (4) ), (g1) is (
The signal from (20), (g2) is the signal from (11), (
h1), (h2) are output data signals, (i1), (i2
) is the discharge current, (j) is the signal from (12), (k) is the ATD signal, (l) is the signal from (15), (m) is (
signal from (13), (n) is a signal from (17), (o) is a signal from (16), (p) is a signal from (18)
(q) is the signal from (18), and (s) is the signal from (22). In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Agent Masuo Oiwa
Claims (1)
、出力端子“Ｈ”レベルまたは“Ｌ”レベルの信号を出
力するためのｎチャネルＭＯＳトランジスタからなる出
力駆動回路において、前記センスアンプからの出力信号
が変化する以前に、前記出力駆動回路を充電もしくは放
電させる充放電回路を有することにより、出力ノイズを
低減させることを特徴とする出力バッファ回路。In an output drive circuit consisting of an n-channel MOS transistor for outputting a signal at an output terminal "H" level or "L" level according to an output signal from a read amplifier of a semiconductor memory device, the output signal from the sense amplifier changes. An output buffer circuit characterized in that output noise is reduced by including a charging/discharging circuit that charges or discharges the output driving circuit before the output driving circuit.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02324214A JP3076366B2 (en) | 1990-11-26 | 1990-11-26 | Output buffer circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02324214A JP3076366B2 (en) | 1990-11-26 | 1990-11-26 | Output buffer circuit |
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| Publication Number | Publication Date |
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| JPH04330698A true JPH04330698A (en) | 1992-11-18 |
| JP3076366B2 JP3076366B2 (en) | 2000-08-14 |
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| JP02324214A Expired - Fee Related JP3076366B2 (en) | 1990-11-26 | 1990-11-26 | Output buffer circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3076366B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318395A (en) * | 1992-12-30 | 1994-11-15 | Hyundai Electron Ind Co Ltd | Output buffer circuit for integrated circuit |
| JPH08102192A (en) * | 1994-09-29 | 1996-04-16 | Nec Corp | Semiconductor memory |
-
1990
- 1990-11-26 JP JP02324214A patent/JP3076366B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318395A (en) * | 1992-12-30 | 1994-11-15 | Hyundai Electron Ind Co Ltd | Output buffer circuit for integrated circuit |
| JPH08102192A (en) * | 1994-09-29 | 1996-04-16 | Nec Corp | Semiconductor memory |
Also Published As
| Publication number | Publication date |
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