JPH04324200A - Semiconductor memory - Google Patents
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- JPH04324200A JPH04324200A JP3122653A JP12265391A JPH04324200A JP H04324200 A JPH04324200 A JP H04324200A JP 3122653 A JP3122653 A JP 3122653A JP 12265391 A JP12265391 A JP 12265391A JP H04324200 A JPH04324200 A JP H04324200A
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- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
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Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に信頼性試験において実使用時よりも大きな負荷を
かけて試験を行う加速試験時の試験時間の短縮を図った
ものに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that is designed to shorten the test time during an accelerated test in which a test is performed by applying a larger load than during actual use in a reliability test.
【０００２】0002
【従来の技術】図４は従来のスタチック型半導体記憶装
置の一例を示すブロック図であり、１は行アドレス入力
、２は行アドレス入力１を増幅または反転するための行
アドレスバッファ、３は行アドレス入力１に与えられた
行アドレス信号を複号化するための行デコーダである。
また、４は列アドレス入力、５は列アドレス入力４を増
幅または反転するための列アドレスバッファ、６は列ア
ドレス入力４に与えられた列アドレス信号を複号化する
ための列デコーダである。2. Description of the Related Art FIG. 4 is a block diagram showing an example of a conventional static semiconductor memory device, in which 1 is a row address input, 2 is a row address buffer for amplifying or inverting the row address input 1, and 3 is a row address buffer. This is a row decoder for decoding a row address signal applied to address input 1. Further, 4 is a column address input, 5 is a column address buffer for amplifying or inverting the column address input 4, and 6 is a column decoder for decoding the column address signal applied to the column address input 4.
【０００３】また、７は情報を記憶するメモリセルがマ
トリクス状に配列されたメモリセルアレイ、８はマルチ
プレクサ、９は小振幅の読出し電圧を感知増幅するセン
スアンプ、１０はセンスアンプ９の出力をさらに半導体
記憶装置の外部に取り出すレベルまで増幅するための出
力データ・バッファ、１１は読出しデータ出力である。
一方、１２は書き込みデータ入力、１３は書き込みデー
タ入力１２に与えられた信号を増幅するための入力デー
タ・バッファである。Further, 7 is a memory cell array in which memory cells for storing information are arranged in a matrix, 8 is a multiplexer, 9 is a sense amplifier that senses and amplifies a read voltage of small amplitude, and 10 is a memory cell array in which memory cells for storing information are arranged in a matrix. An output data buffer 11 is a read data output for amplifying the data to a level to be taken out to the outside of the semiconductor memory device. On the other hand, 12 is a write data input, and 13 is an input data buffer for amplifying the signal applied to the write data input 12.
【０００４】さらに、１４はチップ選択入力、１５は読
出し／書き込み制御入力、１６はチップ選択／非選択、
及びデータ読出し／書き込みモードに応じて上記センス
アンプ９，出力データ・バッファ１０，書き込みデータ
・バッファ１３などを制御する読出し／書き込み制御回
路、１７はメモリセルアレイに接続されたビット線負荷
群である。Further, 14 is a chip selection input, 15 is a read/write control input, 16 is a chip selection/non-selection,
and a read/write control circuit that controls the sense amplifier 9, output data buffer 10, write data buffer 13, etc. according to the data read/write mode. 17 is a bit line load group connected to the memory cell array.
【０００５】図５は図４の半導体記憶装置のメモリセル
アレイ１のメモリセル周辺部を詳細に示したものであり
、ここでは説明を簡略化するため２行２列の構成のもの
を示している。図４と同一符号は同一または相当部分を
示し、図５において、２０ａ，２０ｂと２１ａ，２１ｂ
とはそれぞれ対応するビット線対であり、２２と２３は
行デコーダ３の出力点に接続されたワード線、２４ａ〜
２４ｄは上記ワード線２２，２３とビット線対２０ａ，
２０ｂと２１ａ，２１ｂとの交点に配置されたメモリセ
ルである。また、２５ａ，２５ｂと２６ａ，２６ｂは、
その一端を電源電位１８に、他端をビット線２０，２１
に接続されたビット線負荷トランジスタである。FIG. 5 shows in detail the peripheral area of the memory cells of the memory cell array 1 of the semiconductor memory device shown in FIG. 4, and here, to simplify the explanation, a two-row, two-column configuration is shown. . The same symbols as in FIG. 4 indicate the same or corresponding parts, and in FIG. 5, 20a, 20b and 21a, 21b
are corresponding bit line pairs, 22 and 23 are word lines connected to the output point of the row decoder 3, and 24a to 24 are word lines connected to the output point of the row decoder 3.
24d is the word line 22, 23 and the bit line pair 20a,
This is a memory cell arranged at the intersection of 20b, 21a, and 21b. In addition, 25a, 25b and 26a, 26b are
One end of it is connected to the power supply potential 18, and the other end is connected to the bit lines 20, 21.
The bit line load transistor is connected to the bit line load transistor.
【０００６】さらに２７ａ，２７ｂと２８ａ，２８ｂは
、図４の列デコーダ６の出力信号がそのゲートに入力さ
れ、そのドレインまたはソースがそれぞれ上記ビット線
２０ａ，２０ｂと２１ａ，２１ｂに接続され、ソースま
たはドレインが入／出力線（以後Ｉ／Ｏ線という）対２
９ａ，２９ｂに共通に接続されたトランジスタであり、
図４のマルチプレクサ８を構成するトランスファ・ゲー
トである。また９は上記Ｉ／Ｏ線対２９ａ，２９ｂの電
位差を検出するセンスアンプである。Further, 27a, 27b and 28a, 28b have their gates input with the output signal of the column decoder 6 of FIG. 4, their drains or sources connected to the bit lines 20a, 20b and 21a, 21b, respectively, Or the drain is input/output line (hereinafter referred to as I/O line) pair 2
A transistor commonly connected to 9a and 29b,
This is a transfer gate that constitutes multiplexer 8 in FIG. Further, 9 is a sense amplifier that detects the potential difference between the I/O line pair 29a and 29b.
【０００７】さらに詳しくは、上記メモリセル２４には
、例えば図６（ａ） に示す高抵抗負荷型ＮＭＯＳメモ
リセルや図６（ｂ） に示すＣＭＯＳ型メモリセルが用
いられている。図６（ａ），（ｂ） において、４１ａ
，４１ｂはドレインを記憶ノード４５ａ，４５ｂに、ゲ
ートを互いに他方のドレインに、ソースを接地１９に接
続したＮチャネルのドライバ・トランジスタである。ま
た、４２ａ，４２ｂはドレインまたはソースを上記記憶
ノード４５ａ，４５ｂに、ゲートをワード線２２または
２３に、ソースまたはドレインをビット線２０または２
１に接続したＮチャネルのアクセス・トランジスタであ
る。４３ａ，４３ｂは一端を電源電位１８に、他端を記
憶ノード４５ａ，４５ｂに接続した負荷抵抗、４４ａ，
４４ｂはドレインを上記記憶ノード４５ａ，４５ｂに、
ゲートを互いに他のドライバに、ソースを電源電位１８
に接続したＰチャネル・トランジスタである。More specifically, the memory cell 24 uses, for example, a high resistance load type NMOS memory cell shown in FIG. 6(a) or a CMOS type memory cell shown in FIG. 6(b). In Figures 6(a) and (b), 41a
, 41b are N-channel driver transistors whose drains are connected to the storage nodes 45a and 45b, whose gates are connected to the drains of the other, and whose sources are connected to the ground 19. Further, 42a and 42b have their drains or sources connected to the storage nodes 45a and 45b, their gates connected to the word lines 22 or 23, and their sources or drains connected to the bit lines 20 or 2.
1 is an N-channel access transistor connected to 1. 43a, 43b are load resistors whose one end is connected to the power supply potential 18 and the other end is connected to the storage nodes 45a, 45b;
44b connects the drain to the storage nodes 45a and 45b,
The gates are connected to other drivers, and the sources are connected to the power supply potential 18.
A P-channel transistor connected to the
【０００８】次に動作を図７の動作タイミング図を参照
しつつ説明する。Ａｉｎはアドレス入力、Ａｏｕｔ は
アドレス・バッファ出力、ＷＬはワード線、Ｉ／ＯはＩ
／Ｏ線、ＳＡｏｕｔ はセンスアンプ出力、Ｄｏｕｔ
はデータ出力である。いま図５においてメモリセル２４
ａを選択する場合には、行アドレス入力１から選択すべ
きメモリセル２４ａが位置する行に対応した行アドレス
信号が入力され、行アドレスバッファ２，行デコーダ３
を介してメモリセル２４ａが接続されたワード線２２が
選択（例えば、Ｈｉｇｈ）レベルになり、他のワード線
２３は非選択（例えば、Ｌｏｗ）レベルになる。同様に
ビット線の選択も列アドレス入力４から列デコーダ６介
して選択すべきメモリセル２４ａに接続されたビット線
対２０ａ，２０ｂが位置する列に対応した列アドレス信
号が入力され、そのビット線対２０ａ，２０ｂに接続さ
れたマルチプレクサ８のトランスファ・ゲート２７ａ，
２７ｂのみが導通し、選択されたビット線２０ａ，２０
ｂのみがＩ／Ｏ線対２９ａ，２９ｂと接続され、他のビ
ット線２１ａ，２１ｂは非選択となり、Ｉ／Ｏ線対２９
ａ，２９ｂから切り離される。Next, the operation will be explained with reference to the operation timing chart shown in FIG. Ain is address input, Aout is address buffer output, WL is word line, I/O is I
/O line, SAout is sense amplifier output, Dout
is the data output. In FIG. 5, the memory cell 24
When selecting a, a row address signal corresponding to the row in which the memory cell 24a to be selected is located is input from the row address input 1, and the row address buffer 2 and row decoder 3
The word line 22 to which the memory cell 24a is connected via is at a selected (for example, High) level, and the other word lines 23 are at a non-selected (for example, Low) level. Similarly, for bit line selection, a column address signal corresponding to the column in which the bit line pair 20a, 20b connected to the memory cell 24a to be selected is located is input from the column address input 4 via the column decoder 6, and the bit line Transfer gate 27a of multiplexer 8 connected to pair 20a, 20b,
Only 27b is conductive, and the selected bit lines 20a, 20
Only bit line b is connected to I/O line pair 29a, 29b, other bit lines 21a, 21b are unselected, and I/O line pair 29
It is separated from a and 29b.
【０００９】次に選択されたメモリセル２４ａの読出し
動作につき説明する。今図６において、メモリセルの記
憶ノード４５ａがＨｉｇｈレベルであり、記憶ノード４
５ｂがＬｏｗレベルであるとする。この時、メモリセル
の一方のドライバ・トランジスタ４１ａは非導通状態に
あり、他のドライバ・トランジスタ４１ｂは導通状態に
ある。いまワード線２２がＨｉｇｈで選択された状態に
あるから、メモリセルの各アクセス・トランジスタ４２
ａ，４２ｂはともに導通状態にある。従って、電源ＶＣ
Ｃ１８→ビット線負荷２５ｂ及び負荷抵抗４３ｂ→ビッ
ト線２０ｂ→アクセス・トランジスタ４２ｂ→ドライバ
・トランジスタ４１ｂ→接地１９の経路に直流電流が発
生する。しかし、もう一方の経路すなわち電源ＶＣＣ１
８→ビット線負荷２５ａ→ビット線２０ａ及び負荷抵抗
４３ａ→アクセス・トランジスタ４２ａ→ドライバ・ト
ランジスタ４１ａ→接地１９の経路ではドライバ・トラ
ンジスタ４１ａが非導通であるので直流電流は流れない
。Next, the read operation of the selected memory cell 24a will be explained. In FIG. 6, the storage node 45a of the memory cell is at a high level, and the storage node 45a of the memory cell is at a high level.
Assume that 5b is at a low level. At this time, one driver transistor 41a of the memory cell is in a non-conductive state, and the other driver transistor 41b is in a conductive state. Since the word line 22 is now in a high selected state, each access transistor 42 of the memory cell
Both a and 42b are in a conductive state. Therefore, the power supply VC
A direct current is generated in the path C18→bit line load 25b and load resistor 43b→bit line 20b→access transistor 42b→driver transistor 41b→ground 19. However, the other path, power supply VCC1
8→bit line load 25a→bit line 20a and load resistor 43a→access transistor 42a→driver transistor 41a→ground 19, since driver transistor 41a is non-conductive, no direct current flows.
【００１０】この時、直流電流の流れない方のビット線
２０ａの電位は、ビット線負荷トランジスタ２５ａ，２
５ｂ，２６ａ，２６ｂのしきい値電圧をＶｔｈとすると
、“電源電位−Ｖｔｈ”となる。また、直流電流の流れ
る方のビット線２０ｂの電位は、ドライバ・トランジス
タ４１ｂ，アクセス・トランジスタ４２ｂとビット線負
荷トランジスタ２５ｂとの導通抵抗で抵抗分割されて、
“電源電位−Ｖｔｈ”からΔＶだけ電位が低下し、“電
源電位−Ｖｔｈ−ΔＶ”となる。ここで、ΔＶはビット
線振幅と呼ばれ、通常５０ｍＶ〜５００ｍＶ程度であり
、ビット線負荷の大きさにより調節される。そしてこの
ビット線振幅はトランスファ・ゲート２７ａ，２７ｂを
介してＩ／Ｏ線２９ａ，２９ｂに現れ、すなわちＩ／Ｏ
線２９ａには“電源電位−Ｖｔｈ”の電位が、Ｉ／Ｏ線
２９ｂには“電源電位−Ｖｔｈ−ΔＶ”の電位が現れ、
これをセンスアンプ９により増幅し、さらに出力バッフ
ァ１０で増幅し、データ出力１１として読み出す。なお
、読出しの場合には入力データ・バッファ１３は読出し
／書き込み制御回路１６によりＩ／Ｏ線対２９ａ，２９
ｂを駆動しないようにしている。At this time, the potential of the bit line 20a through which no direct current flows is the bit line load transistor 25a, 2
If the threshold voltages of 5b, 26a, and 26b are Vth, it becomes "power supply potential -Vth". Further, the potential of the bit line 20b through which the DC current flows is divided by the conduction resistance between the driver transistor 41b, the access transistor 42b, and the bit line load transistor 25b.
The potential decreases by ΔV from "power supply potential -Vth" and becomes "power supply potential -Vth - ΔV". Here, ΔV is called the bit line amplitude, and is usually about 50 mV to 500 mV, and is adjusted depending on the magnitude of the bit line load. This bit line amplitude then appears on the I/O lines 29a, 29b via the transfer gates 27a, 27b, that is, the I/O
A potential of "power supply potential -Vth" appears on the line 29a, a potential of "power supply potential -Vth - ΔV" appears on the I/O line 29b,
This is amplified by a sense amplifier 9, further amplified by an output buffer 10, and read out as a data output 11. In the case of reading, the input data buffer 13 is connected to the I/O line pair 29a, 29 by the read/write control circuit 16.
b is not driven.
【００１１】次に書き込み動作について説明する。書き
込み時には、Ｌｏｗデータを書き込む側のビット線の電
位を強制的に低電位に引き下げ、他方のビット線の電位
を高電位に引き上げることにより書き込みを行う。例え
ば、メモリセル２４ａに反転データを書き込むには、デ
ータ入力バッファ１３により一方のＩ／Ｏ線、例えばＩ
／Ｏ線２９ａをＬｏｗレベルに、他方のＩ／Ｏ線２９ａ
をＨｉｇｈレベルにし、一方のビット線２０ａをＬｏｗ
レベルに、他方のビット線２０ａをＨｉｇｈレベルにす
ることにより書き込み動作を行う。Next, the write operation will be explained. During writing, writing is performed by forcibly lowering the potential of the bit line on which Low data is to be written to a low potential, and raising the potential of the other bit line to a high potential. For example, in order to write inverted data to the memory cell 24a, the data input buffer 13 connects one I/O line, for example, I
/O line 29a to Low level, and the other I/O line 29a
is set to High level, and one bit line 20a is set to Low level.
Write operation is performed by setting the other bit line 20a to High level.
【００１２】以上のように構成されている半導体記憶装
置において、通常信頼性試験が行われる。この信頼性試
験では実使用時に半導体記憶装置が受ける可能性のある
ストレスを模擬した試験条件で行うが、条件によっては
故障発生までに非常に長時間かかるか、あるいは限られ
た試験時間内では故障が発生しない場合が多い。このた
め、実際には実使用時に比べてきびしいストレスを装置
に加え、半導体記憶装置の劣化を加速する加速試験を行
うことにより、実使用での寿命予測，故障率予測及び評
価時間の短縮を図っている。例えば、加速試験の１つと
して、高温状態で半導体記憶装置を動作させ、メモリセ
ルに書き込みを行うことによりメモリセルにストレスを
かけ不良を早く検出する方法がある。その際、従来のよ
うに構成されている半導体記憶装置では、書き込み時に
Ｉ／Ｏ線対に接続されているメモリセルが１つであるた
め１サイクルでＩ／Ｏ線対に対して１ビットしかストレ
スをかけることができない。A reliability test is normally performed on a semiconductor memory device configured as described above. This reliability test is conducted under test conditions that simulate the stress that semiconductor storage devices may be subjected to during actual use. often does not occur. For this reason, we aim to predict lifespan, failure rate, and shorten evaluation time in actual use by applying severe stress to the device compared to actual use and performing accelerated tests that accelerate the deterioration of semiconductor storage devices. ing. For example, as one of the accelerated tests, there is a method of operating a semiconductor memory device in a high temperature state and writing to the memory cell, thereby applying stress to the memory cell and quickly detecting a defect. In this case, in a conventionally configured semiconductor memory device, only one memory cell is connected to an I/O line pair during writing, so only one bit per I/O line pair is generated in one cycle. I can't take stress.
【００１３】[0013]
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、１サイクルの試験で、
Ｉ／Ｏ線対に対して１ビットずつしか動作させることが
できないので、加速試験において、複数Ｉ／Ｏ線対があ
る場合においてもＩ／Ｏ線対と同じ数のビットにしかス
トレスをかけることができず、加速試験を行っても不良
を検出するまでの時間がかなりかかるという問題点があ
った。[Problem to be Solved by the Invention] A conventional semiconductor memory device is configured as described above, and in one cycle test,
Since it is possible to operate only one bit at a time for each I/O line pair, stress can only be applied to the same number of bits as there are I/O line pairs during accelerated testing even if there are multiple I/O line pairs. Therefore, even if accelerated testing is performed, it takes a considerable amount of time to detect defects.
【００１４】この発明は上記のような問題点を解消する
ためになされたもので、加速試験時に１サイクルの試験
で複数個のビットに同時にストレスをかけることができ
る半導体記憶装置を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and its purpose is to provide a semiconductor memory device that can simultaneously apply stress to a plurality of bits in one cycle of accelerated testing. shall be.
【００１５】[0015]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、マルチプレクサと列デコーダとの間に接続切
換手段を設け、該接続切換手段を接続切換制御信号でも
って制御し、マルチプレクサのＩ／Ｏ線対に接続するビ
ット線対の本数を切り換えるようにしたものである。[Means for Solving the Problems] A semiconductor memory device according to the present invention includes a connection switching means between a multiplexer and a column decoder, and controls the connection switching means with a connection switching control signal. The number of bit line pairs connected to the O line pair is switched.
【００１６】またビット線負荷群とメモリセルとの接続
を切り離すビット線負荷群分離手段を設け、上記接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたものである。Further, a bit line load group separating means for disconnecting the bit line load group from the memory cells is provided, and the bit line load group is disconnected from the memory cell array using the connection switching control signal.
【００１７】[0017]
【作用】この発明によれば、マルチプレクサと列デコー
ダとの間に接続切換手段を設け、該接続切換手段でもっ
てマルチプレクサのＩ／Ｏ線対に接続するビット線対の
本数を切り換え、全てのビット線対を同時にＩ／Ｏ線対
に接続するようにしたから、加速試験時に複数個のビッ
トに同時にストレスをかけることができる。According to the present invention, connection switching means is provided between the multiplexer and the column decoder, and the number of bit line pairs connected to the I/O line pair of the multiplexer is switched by the connection switching means, so that all the bits are Since the line pairs are connected to the I/O line pairs at the same time, stress can be applied to a plurality of bits at the same time during accelerated testing.
【００１８】また、上記接続切換手段を制御する接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたから、多数のビット線対が同時に
Ｉ／Ｏ線対に接続されても消費電流が増大することがな
い。Furthermore, since the bit line load group is separated from the memory cell array using the connection switching control signal that controls the connection switching means, a large number of bit line pairs are connected to the I/O line pair at the same time. However, current consumption does not increase.
【００１９】[0019]
【実施例】図１は本発明の一実施例による半導体記憶装
置のブロック図であり、図４と同一符号は同一または相
当部分を示し、５０は加速試験モード制御入力であり、
ビット線群１７とマルチプレクサ８に入力されている。
さらに詳しくは、図２のメモリセル周辺部を示す図のよ
うに、ＮＯＲゲート５１ａ，５１ｂには列デコーダ６の
出力と加速試験モード制御入力５０が入力され、インバ
ータ５２ａ，５２ｂには上記ＮＯＲゲート５１ａ，５１
ｂの出力が入力され、出力されるデータはマルチプレク
サ８を構成するトランジスタ２７ａと２７ｂ、２８ａと
２８ｂのそれぞれのゲートに入力されている。さらに、
加速試験モード制御入力５０はインバータ５３を介して
信号線５６に伝達されビット線負荷群１７の負荷トラン
ジスタ２５ａ，２５ｂと２６ａ，２６ｂのゲートに入力
されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention, in which the same reference numerals as in FIG. 4 indicate the same or corresponding parts, and 50 is an accelerated test mode control input;
It is input to bit line group 17 and multiplexer 8. More specifically, as shown in FIG. 2 which shows the peripheral area of the memory cell, the output of the column decoder 6 and the acceleration test mode control input 50 are input to the NOR gates 51a and 51b, and the NOR gates are input to the inverters 52a and 52b. 51a, 51
The output of transistor b is input, and the output data is input to the gates of transistors 27a and 27b, 28a and 28b, which constitute multiplexer 8. moreover,
Accelerated test mode control input 50 is transmitted to signal line 56 via inverter 53 and input to the gates of load transistors 25a, 25b and 26a, 26b of bit line load group 17.
【００２０】上記構成において、ＮＯＲゲート５１ａ，
５１ｂ及びインバータ５２ａ，５２ｂが接続切換手段３
０を実現するものとなっており、インバータ５３及び信
号線５６がビット線負荷分離手段３１を実現するものと
なっており、また加速試験モード制御入力５０が接続切
換制御信号の役割を果たしている。In the above configuration, the NOR gates 51a,
51b and inverters 52a, 52b are the connection switching means 3
0, the inverter 53 and the signal line 56 realize the bit line load separation means 31, and the accelerated test mode control input 50 plays the role of a connection switching control signal.
【００２１】次に動作について説明する。まず、加速試
験モード制御入力５０がＬｏｗ（非選択）レベルのとき
、ビット線の選択は、例えばメモリセル２４ａを選択す
るとすれば、列アドレス入力４から選択すべきメモリセ
ル２４ａが接続されたビット線対２０ａ，２０ｂが位置
する列に対応した列アドレス信号が出力され、その信号
はＮＯＲゲート５１ａ，インバータ５２ａを介して、ト
ランスファ・ゲート２７ａ，２７ｂのゲートに入力され
るが、加速試験モード制御入力５０がＬｏｗ（非選択）
レベルであるため、ＮＯＲゲート５１ａのみＬｏｗ（選
択）レベルとなり、インバータ５２ａのみＨｉｇｈ（選
択）レベルとなるため、ビット線対２０ａ，２０ｂに接
続されたトランスファ・ゲート２７ａ，２７ｂのみが導
通することとなるので、選択されたビット線２０ａ，２
０ｂのみＩ／Ｏ線対２９ａ，２９ｂに接続され、他のビ
ット線２１ａ，２１ｂは非選択となり、Ｉ／Ｏ線対２９
ａ，２９ｂから切り離されることになる。即ち、マルチ
プレクサ８により、列デコーダ６によって選択されたビ
ット線のみ選択されるので、従来の半導体記憶装置と同
様の動作を行うこととなる。また、ビット線負荷群１７
を構成する負荷トランジスタ２５ａ，２５ｂ，２６ａ，
２６ｂのゲートには電源電位１８加わるので、従来の半
導体記憶装置と同様の機能をする。Next, the operation will be explained. First, when the accelerated test mode control input 50 is at a low (non-selected) level, the bit line selection is, for example, if the memory cell 24a is selected, the bit line to which the memory cell 24a to be selected is connected is selected from the column address input 4. A column address signal corresponding to the column where the line pair 20a, 20b is located is output, and this signal is input to the gates of the transfer gates 27a, 27b via the NOR gate 51a and the inverter 52a, but the acceleration test mode control Input 50 is Low (non-selected)
Since the NOR gate 51a is at a low (selection) level and only the inverter 52a is at a high (selection) level, only the transfer gates 27a and 27b connected to the bit line pair 20a and 20b are conductive. Therefore, the selected bit lines 20a, 2
Only bit line 0b is connected to I/O line pair 29a, 29b, other bit lines 21a, 21b are unselected, and I/O line pair 29
It will be separated from a and 29b. That is, since the multiplexer 8 selects only the bit line selected by the column decoder 6, the same operation as the conventional semiconductor memory device is performed. In addition, bit line load group 17
The load transistors 25a, 25b, 26a,
Since the power supply potential 18 is applied to the gate of 26b, it functions similarly to a conventional semiconductor memory device.
【００２２】次に、加速試験モード制御入力５０がＨｉ
ｇｈ（選択）レベルのときには、ＮＯＲゲート５１ａ，
５１ｂにＨｉｇｈ（選択）レベルが入力されるためであ
るため、ＮＯＲゲート５１ａ，５１ｂともＬｏｗ（選択
）レベルとなり、インバータ５２ａ，５２ｂともＨｉｇ
ｈ（選択）レベルとなるため、ビット線対２０ａ，２０
ｂに接続されたトランスファ・ゲート２７ａ，２７ｂ、
及びビット線対２１ａ，２１ｂに接続されたトランスフ
ァ・ゲート２８ａ，２８ｂとも導通することとなるので
、ビット線２０ａ，２０ｂと２１ａ，２１ｂともＩ／Ｏ
線対２９ａ，２９ｂに接続される。即ち、加速試験モー
ド制御入力５０がＨｉｇｈ（選択）レベルのときはマル
チプレクサ８により、列デコーダ６の入力に関係なく、
選択されたワード線２２（あるいは２３）に接続された
１行分すべてのメモリセル２４ａ，２４ｂ（あるいは２
４Ｃ，２４ｄ）がＩ／Ｏ線対２９ａ，２９ｂに接続され
ることになる。そしてここで、書き込み動作を行えば、
１行分の複数のメモリセルに同時に書き込みができるこ
とになる。Next, the acceleration test mode control input 50 becomes Hi.
At the gh (selection) level, the NOR gates 51a,
Since the High (selection) level is input to the NOR gate 51b, both the NOR gates 51a and 51b are at the Low (selection) level, and the inverters 52a and 52b are both High.
h (selection) level, so the bit line pair 20a, 20
Transfer gates 27a, 27b connected to
Since the transfer gates 28a and 28b connected to the bit line pair 21a and 21b are also electrically connected, both the bit lines 20a and 20b and 21a and 21b are connected to the I/O
It is connected to wire pair 29a, 29b. That is, when the acceleration test mode control input 50 is at a high (selection) level, the multiplexer 8 causes the input of the column decoder 6 to
All memory cells 24a, 24b (or 2) in one row connected to the selected word line 22 (or 23)
4C, 24d) are connected to the I/O line pair 29a, 29b. And here, if you perform a write operation,
This allows simultaneous writing to multiple memory cells for one row.
【００２３】ところで通常、メモリセルが選択されると
、ビット線負荷群１７がビット線対に接続されていれば
電流が流れる。そのため、複数個のメモリセルが同時に
選択されると半導体記憶装置においてかなりの電流が流
れることになる。そこで本実施例では、加速試験モード
制御入力５０がＨｉｇｈ（選択）レベルのとき、インバ
ータ５３によりＬｏｗレベルの信号を発生させ、信号線
５６によりこれをビット線負荷群１７を構成する負荷ト
ランジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートに
加えることにより、トランジスタ２５ａ，２５ｂ，２６
ａ，２６ｂをＯＦＦして、ビット線負荷群１７とメモリ
セルアレイ１７を切り離すようにすることで、ビット線
から流れ込む電流をなくすことができる。その結果、半
導体記憶装置の消費電流を低減すことができる。Normally, when a memory cell is selected, a current flows if the bit line load group 17 is connected to the bit line pair. Therefore, when a plurality of memory cells are selected simultaneously, a considerable amount of current flows in the semiconductor memory device. Therefore, in this embodiment, when the accelerated test mode control input 50 is at High (selection) level, the inverter 53 generates a Low level signal, and the signal line 56 transmits this signal to the load transistors 25a and 25a constituting the bit line load group 17. By adding to the gates of transistors 25b, 26a, 26b, transistors 25a, 25b, 26
By turning off bit line load group 17 and memory cell array 17 by turning off bit line load group 17 and memory cell array 17, current flowing from the bit line can be eliminated. As a result, current consumption of the semiconductor memory device can be reduced.
【００２４】このように本実施例によれは、マルチプレ
クサ８と列デコーダ６との間に接続切換手段３０を設け
、加速試験モード制御入力５０がＨｉｇｈ（選択）レベ
ルのときにマルチプレクサ８を構成するトランスファ・
トランジスタを全てオンさせてビット線対２０ａ，２０
ｂと２１ａ，２１ｂともＩ／Ｏ線対２９ａ，２９ｂに接
続するようにしたから、選択ワード線２２（２３）に接
続される１行分のメモリセルがＩ／Ｏ線対２９ａ，２９
ｂに接続され、この状態で書き込みを行うことで１行分
の複数のメモリセルに同時に書き込みによるストレスを
与えることができ、加速試験時間を短縮することができ
る。As described above, according to this embodiment, the connection switching means 30 is provided between the multiplexer 8 and the column decoder 6, and the multiplexer 8 is configured when the acceleration test mode control input 50 is at the High (selection) level. transfer·
All transistors are turned on and the bit line pair 20a, 20
b and 21a and 21b are connected to the I/O line pair 29a and 29b, so one row of memory cells connected to the selected word line 22 (23) is connected to the I/O line pair 29a and 29.
b, and by writing in this state, it is possible to apply stress due to writing to a plurality of memory cells for one row at the same time, and it is possible to shorten the acceleration test time.
【００２５】また、加速試験モード選択のときに加速試
験モード制御入力５０をインバータ５３で反転させ、こ
の反転信号をビット線負荷群１７を構成する負荷トラン
ジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートに加え
各トランジスタをオフさせることでビット線負荷群１７
をメモリセルアレイ７から分離するようにしたので、多
数のビット線対が同時にＩ／Ｏ線対に接続される加速試
験モード時においてもビット線から流れ込む電流を抑制
し、消費電流低減を図ることができる。Furthermore, when selecting the accelerated test mode, the accelerated test mode control input 50 is inverted by the inverter 53, and this inverted signal is applied to the gates of the load transistors 25a, 25b, 26a, and 26b constituting the bit line load group 17. Bit line load group 17 is turned off by turning off each transistor.
Since the I/O line is separated from the memory cell array 7, the current flowing from the bit line can be suppressed and the current consumption can be reduced even during the accelerated test mode in which many bit line pairs are connected to the I/O line pair at the same time. can.
【００２６】図３は本発明の他の実施例による半導体記
憶装置のメモリセル周辺部を示したものであり、この実
施例ではビット線負荷群１７を構成する負荷トランジス
タ２５ａ，２５ｂ，２６ａ，２６ｂと各ビット線２０ａ
，２０ｂ及び２１ａ，２１ｂとの間にこれらの接続を制
御するトランジスタ５４ａ，５４ｂ，５５ａ，５５ｂは
を設けたものであり、これらトランジスタのゲートに上
記インバータ５３により反転された信号を入力するよう
にしたものである。FIG. 3 shows the peripheral area of a memory cell of a semiconductor memory device according to another embodiment of the present invention. In this embodiment, load transistors 25a, 25b, 26a, 26b constituting a bit line load group 17 and each bit line 20a
, 20b and 21a, 21b are provided with transistors 54a, 54b, 55a, 55b for controlling these connections, and a signal inverted by the inverter 53 is input to the gates of these transistors. This is what I did.
【００２７】この場合、加速試験モード制御入力５０が
Ｈｉｇｈ（選択）レベルのとき、インバータ５３により
Ｌｏｗレベルの信号を発生させ、このＬｏｗレベルの信
号をトランジスタ５４ａ，５４ｂ，５５ａ，５５ｂのゲ
ートに加えることによりトランジスタ５４ａ，５４ｂ，
５５ａ，５５ｂをＯＦＦし、ビット線負荷群１７とメモ
リセルアレイ７を切り離すことができ、上記実施例と同
様の効果を奏する。In this case, when the accelerated test mode control input 50 is at the High (selection) level, the inverter 53 generates a Low level signal, and this Low level signal is applied to the gates of the transistors 54a, 54b, 55a, and 55b. Possibly transistors 54a, 54b,
By turning off bit line load group 17 and memory cell array 7, the bit line load group 17 and memory cell array 7 can be separated, producing the same effect as in the above embodiment.
【００２８】なお、上記各実施例では加速試験モード制
御入力５０を外部から与える場合について述べたが、こ
の信号をあらかじめ備えたモード切り替え回路により必
要なときに発生させるようにしても同様の効果を奏する
。In each of the above embodiments, the case where the acceleration test mode control input 50 is applied externally has been described, but the same effect can be obtained even if this signal is generated when necessary by a mode switching circuit provided in advance. play.
【００２９】また、上記実施例では加速試験モードの時
の動作について述べたが、複数個のメモリセルを同時に
選択する必要のある任意のモードのときにも動作速度の
向上を図ることができ同様の効果を奏する。Furthermore, although the above embodiment describes the operation in the accelerated test mode, the operation speed can be similarly improved in any mode in which it is necessary to select a plurality of memory cells at the same time. It has the effect of
【００３０】さらに、上記実施例ではＩ／Ｏ線対が１つ
の場合について述べたが、複数のＩ／Ｏ線対を有する半
導体記憶装置に対しても、各Ｉ／Ｏ線対に対して複数個
の列を選択するゲートを同時に開き、複数個のメモリセ
ルを各Ｉ／Ｏ線対に接続させることで用いることができ
る。Further, in the above embodiment, the case where there is one I/O line pair has been described, but even for a semiconductor memory device having a plurality of I/O line pairs, each I/O line pair has a plurality of I/O line pairs. It can be used by simultaneously opening gates for selecting columns and connecting a plurality of memory cells to each I/O line pair.
【００３１】[0031]
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、マルチプレクサと列デコーダとの間に
接続切換手段を設け、該接続切換手段でもってマルチプ
レクサのＩ／Ｏ線対に接続するビット線対の本数を切り
換え、全てのビット線対を同時にＩ／Ｏ線対に接続する
ようにしたから、加速試験時に複数個のビットに同時に
ストレスをかけることができ、試験時間短縮を図ること
ができるという効果がある。As described above, according to the semiconductor memory device of the present invention, the connection switching means is provided between the multiplexer and the column decoder, and the connection switching means connects the I/O line pair of the multiplexer. Since the number of bit line pairs to be connected is changed and all bit line pairs are connected to the I/O line pair at the same time, stress can be applied to multiple bits at the same time during accelerated testing, reducing test time. It has the effect of being able to
【００３２】また、上記接続切換手段を制御する接続切
換制御信号を用いてビット線負荷群をメモリセルアレイ
から切離すようにしたから、多数のビット線対が同時に
Ｉ／Ｏ線対に接続されても消費電流が増大することがな
く、動作時の消費電力の低減を図ることができるという
効果がある。Furthermore, since the bit line load group is separated from the memory cell array using the connection switching control signal that controls the connection switching means, a large number of bit line pairs are connected to the I/O line pair at the same time. However, the current consumption does not increase, and the power consumption during operation can be reduced.
【図１】この発明の一実施例による半導体記憶装置のブ
ロック図。FIG. 1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.
【図２】この発明の一実施例による半導体記憶装置のメ
モリセル周辺部を示す図。FIG. 2 is a diagram showing a peripheral portion of a memory cell of a semiconductor memory device according to an embodiment of the present invention.
【図３】この発明の他の実施例による半導体記憶装置の
メモリセル周辺部を示す図。FIG. 3 is a diagram showing a peripheral portion of a memory cell of a semiconductor memory device according to another embodiment of the present invention.
【図４】従来の半導体記憶装置の一例を示すブロック図
。FIG. 4 is a block diagram showing an example of a conventional semiconductor memory device.
【図５】従来の半導体記憶装置のメモリセル周辺部を示
す図。FIG. 5 is a diagram showing the peripheral area of a memory cell of a conventional semiconductor memory device.
【図６】半導体記憶装置のタイプの異なるメモリセルの
構造を示す図。FIG. 6 is a diagram showing structures of memory cells of different types of semiconductor memory devices.
【図７】従来の半導体記憶装置の動作タイミング図。FIG. 7 is an operation timing diagram of a conventional semiconductor memory device.
１ 行アドレス入力
２ 行アドレス・バッファ
３ 行デコーダ
４ 列アドレス入力
５ 列アドレス・バッファ
６ 列デコーダ
７ メモリセルアレイ
８ マルチプレクサ
９ センスアンプ
１０ 出力データ・バッファ
１１ 読出しデータ出力
１２ 書き込みデータ入力
１３ 入力データ・バッファ
１４ チップ選択入力
１５ 読出し／書き込み制御入力
１６ 読出し／書き込み制御回路
１７ ビット線負荷群
２０ａ，２０ｂ，２１ａ，２１ｂ ビット線２２，２
３ ワー
ド線２４ａ〜２４ｄ
メモリセル２５ａ，２５ｂ，２６ａ，２６ｂ ビ
ット線負荷２７ａ，２７ｂ，２８ａ，２８ｂ トラン
スファ・ゲート
２９ａ，２９ｂ Ｉ／Ｏ線
３０ 接続切換手段３１
ビット線負荷分離手段４１ａ，４１
ｂ Ｎチャネルのドライバ・トランジスタ４２ａ，４
２ｂ Ｎチャネルのアクセス・トランジスタ４３ａ，
４３ｂ 負荷抵抗
４４ａ，４４ｂ ＰＭＯＳトランジスタ４５ａ，４５
ｂ 記憶ノード
５０ 加速試験モード制御入力
５１ａ，５１ｂ ＮＯＲゲート
５２ａ，５２ｂ インバータ1 Row address input 2 Row address buffer 3 Row decoder 4 Column address input 5 Column address buffer 6 Column decoder 7 Memory cell array 8 Multiplexer 9 Sense amplifier 10 Output data buffer 11 Read data output 12 Write data input 13 Input data buffer 14 Chip selection input 15 Read/write control input 16 Read/write control circuit 17 Bit line load group 20a, 20b, 21a, 21b Bit lines 22, 2
3 Word lines 24a to 24d
Memory cells 25a, 25b, 26a, 26b Bit line loads 27a, 27b, 28a, 28b Transfer gates 29a, 29b I/O line 30 Connection switching means 31
Bit line load separation means 41a, 41
b N-channel driver transistor 42a, 4
2b N-channel access transistor 43a,
43b Load resistance 44a, 44b PMOS transistor 45a, 45
b Storage node 50 Accelerated test mode control inputs 51a, 51b NOR gates 52a, 52b Inverter
Claims (2)
配置された複数のメモリセルからなるメモリセルアレイ
と、上記ビット線の負荷となるビット線負荷群、列デコ
ーダ出力にもとづき上記メモリセルアレイの選択ビット
線とデータ線との接続を制御するマルチプレクサとを備
えた半導体記憶装置において、上記マルチプレクサと列
デコーダとの間に接続切換手段を設け、該接続切換手段
を接続切換制御信号でもって制御し、上記マルチプレク
サのデータ線対に接続するビット線の本数を制御するよ
うにしたことを特徴とする半導体記憶装置。1. A memory cell array consisting of a plurality of memory cells arranged at intersections of a plurality of bit lines and word lines, a bit line load group serving as a load for the bit line, and selection of the memory cell array based on a column decoder output. In a semiconductor memory device comprising a multiplexer for controlling connection between a bit line and a data line, a connection switching means is provided between the multiplexer and the column decoder, and the connection switching means is controlled by a connection switching control signal, A semiconductor memory device characterized in that the number of bit lines connected to the data line pair of the multiplexer is controlled.
イとの間にビット線負荷群分離手段を設け、上記接続切
換制御信号を用いて上記ビット線負荷群と上記メモリセ
ルアレイの電気的接続を制御するようにしたことを特徴
とする請求項１記載の半導体記憶装置。2. Bit line load group separating means is provided between the bit line load group and the memory cell array, and the electrical connection between the bit line load group and the memory cell array is controlled using the connection switching control signal. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122653A JPH04324200A (en) | 1991-04-24 | 1991-04-24 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122653A JPH04324200A (en) | 1991-04-24 | 1991-04-24 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324200A true JPH04324200A (en) | 1992-11-13 |
Family
ID=14841303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122653A Pending JPH04324200A (en) | 1991-04-24 | 1991-04-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324200A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157282A (en) * | 2005-12-07 | 2007-06-21 | Elpida Memory Inc | Wafer burn-in test method, wafer burn-in test apparatus, and semiconductor storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244400A (en) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | Inspection circuit apparatus and method for memory cell |
| JPH0384797A (en) * | 1989-08-29 | 1991-04-10 | Fujitsu Ltd | Semiconductor storage device |
-
1991
- 1991-04-24 JP JP3122653A patent/JPH04324200A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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