KR950007455B1 - Semiconductor memory device comprising a test circuit and a method of operation thereof - Google Patents

Abstract

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Description

테스트회로를 구비한 반도체 기억장치와 그 동작방법Semiconductor memory with test circuit and its operation method

제1도는 본 발명의 일실시예에 의한 반도체 기억장치의 전체의 칩구조를 나타내는 블록도.1 is a block diagram showing the entire chip structure of a semiconductor memory device according to an embodiment of the present invention.

제2도는 제1도의 반도체 기억장치의 주요구성요소의 구조를 나타내는 회로도.FIG. 2 is a circuit diagram showing the structure of major components of the semiconductor memory device of FIG.

제3도는 제1도의 반도체 기억장치의 정상동작을 설명하기 위한 파형도.3 is a waveform diagram for explaining the normal operation of the semiconductor memory device of FIG.

제4도는 제1도의 반도체 기억장치의 라인모드테스트를 설명하기 위한 파형도.4 is a waveform diagram for explaining a line mode test of the semiconductor memory device of FIG.

제5도는 제1도의 반도체 기억장치에 의한 라인모드테스트의 일예를 설명하기 위한 도면.FIG. 5 is a diagram for explaining an example of the line mode test by the semiconductor memory device of FIG.

제6도는 고전압검출장치의 구조를 예시한 회로도.6 is a circuit diagram illustrating the structure of a high voltage detection device.

제7도는동작회로의 구조를 예시한 회로도.7 is A circuit diagram illustrating the structure of an operation circuit.

제8도는 열어드레스(column address)버퍼의 구조를 예시한 도면.8 illustrates the structure of a column address buffer.

제9도는 열전치디코더(column predecoder)의 구조를 예시한 회로도.9 is a circuit diagram illustrating the structure of a column predecoder.

제10도는 열메인디코더(column main decoder)구조를 예시한 회로도.10 is a circuit diagram illustrating a column main decoder structure.

제11도는 에러검출회로의 구조를 예시한 회로도.11 is a circuit diagram illustrating the structure of an error detection circuit.

제12도는 제 1 차동증폭기의 다른 실시예를 예시한 회로도.12 is a circuit diagram illustrating another embodiment of the first differential amplifier.

제13도는 제 1 차동증폭기의 또 다른 실시예를 예시한 회로도.13 is a circuit diagram illustrating another embodiment of the first differential amplifier.

제14도는 제 2 차동증폭기의 다른 실시예를 예시한 회로도.14 is a circuit diagram illustrating another embodiment of a second differential amplifier.

제15도는 제 2 차동증폭기의 또 다른 실시예를 예시한 회로도.15 is a circuit diagram illustrating yet another embodiment of a second differential amplifier.

제16도는 제 2 차동증폭기의 다른 실시예를 예시한 회로도.16 is a circuit diagram illustrating another embodiment of a second differential amplifier.

제17a도는 비대칭형 차동증폭기의 구조를 예시한 도면.Figure 17a illustrates the structure of an asymmetric differential amplifier.

제17b도는 비대칭형 차동증폭기의 특성을 설명하기 위한 파형도.Figure 17b is a waveform diagram for explaining the characteristics of the asymmetric differential amplifier.

제18a도는 대칭형 차동증폭기의 구조를 예시한 도면.18A illustrates the structure of a symmetrical differential amplifier.

제18b도는 대칭형 차동증폭기의 특성을 설명하기 위한 파형도.18B is a waveform diagram for explaining the characteristics of a symmetrical differential amplifier.

제19도~제24도는 영역패턴의 예를 예시한 각 도면.19 to 24 each show an example of an area pattern.

제25도는 마치테스트(march test)를 설명하기 위한 모델도.FIG. 25 is a model diagram for explaining a march test.

제26도는 유사마치테스트를 설명하기 위한 모델도.Fig. 26 is a model diagram for explaining the similarity test.

제27도와 제28도는 복수의 블록어레이로 분리된 메모리어레이를 예시한 모델도.27 and 28 are model diagrams illustrating a memory array divided into a plurality of block arrays.

제29도는 제1도 및 제2도의 반도체 기억장치의 다른 동작을 설명하기 위한 파형도.FIG. 29 is a waveform diagram for explaining another operation of the semiconductor memory device shown in FIGS.

제30도는 본 발명의 제2실시예에 따른 반도체 기억장치의 주요구성요소의 구조를 예시한 회로도.30 is a circuit diagram illustrating the structure of major components of the semiconductor memory device according to the second embodiment of the present invention.

제31도는 라인모드테스트기능을 갖는 종래의 반도체 기억장치의 주요구성요소의 구조를 예시한 도면.FIG. 31 illustrates the structure of major components of a conventional semiconductor memory device having a line mode test function.

제32도는 제29도의 반도체 기억장치의 래치회로와 비교회로를 예시한 회로도.32 is a circuit diagram illustrating a latch circuit and a comparison circuit of the semiconductor memory device of FIG.

본 발명은 반도체 기억장치에 관한 것으로, 특히 테스트회로를 구비한 반도체 기억장치와 그 동작방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a semiconductor memory device having a test circuit and a method of operating the same.

최근, 테스트시간의 증가는 반도체장치의 크기가 증가함에 따라 현저하다.In recent years, an increase in test time is remarkable as the size of a semiconductor device increases.

테스트시간을 비약적으로 감소하기 위한 기술로서, 라인모드테스트(line mode test)는 1989 IEEE International Solid－State Circuits Conference Digest of Technical Papers의 244－245페이지에 제한되어 있다.As a technique for drastically reducing test time, the line mode test is limited to pages 244-245 of the 1989 IEEE International Solid-State Circuits Conference Digest of Technical Papers.

이 라인모드테스트에 의하면, 하나의 워드라인에 접속된 모든 메모리셀은 동시에 테스트되어서, 많은 비트를 한번에 테스트 할수 있다.According to this line mode test, all memory cells connected to one word line are tested simultaneously, so that many bits can be tested at one time.

이것은 테스트시간을 현저하게 감소하는 것이 기대된다.This is expected to significantly reduce test time.

제31도는 라인모드테스트기능을 갖는 종래의 다이내믹형 반도체 기억장치의 주요구성부품의 구조를 나타내고 있다.Fig. 31 shows the structure of the main components of a conventional dynamic semiconductor memory device having a line mode test function.

제31도에 의해, 복수의 비트라인쌍 BL,과 복수의 워드선 WL이 서로 수직으로 배열되어 있고, 각 교차점에는 메모리셀 MC가 배열되어 있다.31, a plurality of bit line pairs BL, And a plurality of word lines WL are arranged perpendicular to each other, and memory cells MC are arranged at each intersection.

복수의 워드선 WL은 디코더(31)과 워드구동부(32)를 갖는 행디코더(row decoder)(3)에 접속되어 있다.The plurality of word lines WL are connected to a row decoder 3 having a decoder 31 and a word driver 32.

센스증폭기(50)는 비트라인쌍 BL,에 접속되어 있다.Sense amplifier 50 is a bit line pair BL, Is connected to.

각 비트라인쌍 BL,은 N채널 MOS 트랜지스터(121,122)와 N채널 MOS 트랜지스터(125,126)를 경유하여 입출력라인쌍 I/O,에 접속되어 있다.Each bitline pair BL, Input / output line pair I / O via N-channel MOS transistors 121 and 122 and N-channel MOS transistors 125 and 126; Is connected to.

트랜지스터(121,122,125 및 126)는 트랜스퍼게이트(transfer gate)로 동작된다.Transistors 121, 122, 125 and 126 are operated as transfer gates.

트랜지스터(125와 126)의 게이트에는 열디코더(4)로부터 인가되는 열선택신호 Yi(i＝1,2…)가 제공된다.The gates of the transistors 125 and 126 are provided with column select signals Yi (i = 1, 2, ...) applied from the column decoder 4.

비교회로(100)와 래치회로(110)는 각 비트라인 BL,에 대응하여 제공되어 있다.The comparison circuit 100 and the latch circuit 110 each bit line BL, It is provided correspondingly.

행디코더(3)는 복수의 워드선 WL중 하나를 선택하기 위하여 외부에서 인가된 행어드레스신호 RA에 응답하여 I전위를 "H"레벨로 상승시킨다.The row decoder 3 raises the I potential to " H " level in response to an externally applied row address signal RA for selecting one of the plurality of word lines WL.

열디코더(4)는 복수비트라인쌍 BL,중 하나를 선택하기 위하여 외부에서 인가된 열어드레스신호 CA에 응답하여, "H"레벨의 열선택신호 Yi를 대응하는 트랜지스터(125,126)의 게이트로 제공된다.The column decoder 4 includes a plurality of bit line pairs BL, In response to an externally applied open-dress signal CA to select one of them, a column select signal Yi of " H " level is provided to the gates of the corresponding transistors 125 and 126.

이로써, 하나의 메모리셀 MC은 선택되어, 데이타가 입출력라인쌍 I/O,를 경우하여 선택된 메모리셀 MC에 기입하고, 또는 상기 선택된 메모리셀 MC에 저장된 데이타는 입출력라인쌍 I/O,를 거쳐서 외부로 독출된다.Thus, one memory cell MC is selected so that data is input / output line pair I / O, Write to the selected memory cell MC, or data stored in the selected memory cell MC include input / output line pair I / O, It is read out to the outside.

다음 라인모드테스트를 설명한다.The following line mode test is described.

라인모드테스트시에, 외부에서 인가된 기대치 데이타는 먼저 래치회로(110)에 저장된다.In the line mode test, externally expected value data is first stored in the latch circuit 110.

상기 선택된 워드라인 WL에 접속된 메모리셀 MC로부터 독출된 데이타와 래치회로(110)에 저장된 기대치 데이타는 비교회로(100)에서 비교된다.The data read from the memory cell MC connected to the selected word line WL and the expected data stored in the latch circuit 110 are compared in the comparison circuit 100.

따라서, 하나의 워드선 WL에 접속된 복수의 메모리셀 MC의 테스트는 한번에 수행된다.Therefore, the test of the plurality of memory cells MC connected to one word line WL is performed at one time.

먼저, 메모리셀 MC에 테스트데이타를 기입하는 것을 설명한다. 열디코더(4)에 의해 선택된 트랜지스터(125,126)는 도통된다. 이는 입출력라인쌍 I/O,을 경유하여 인가된 테스트데이타를 노드 NA 및 NB로 전송되게 한다.First, writing test data into the memory cell MC will be described. The transistors 125 and 126 selected by the column decoder 4 are conductive. I / O line pair I / O, The test data is then sent to the node NA and NB via.

이 테스트데이타는 래치회로(110)에 저장된다.This test data is stored in the latch circuit 110.

래치회로(110)에 저장된 테스트데이타는 테스트할 때에는 상기 기대치 데이타이다.The test data stored in the latch circuit 110 is the expected data when tested.

이때, 신호 TR은 "L"레벨에 있다.At this time, the signal TR is at the "L" level.

트랜지스터(121,122)는 오프되고 아울러 노드 NA와 NB에 있는 테스트데이타는 비트라인쌍 BL,으로 전송되지 않는다.Transistors 121 and 122 are turned off and the test data at nodes NA and NB is the bit line pair BL, Is not sent to.

열디코더(4)에 의해 복수쌍의 트랜지스터(125,126)를 연속적으로 선택하므로써, 테스트데이타는 복수의 래치회로(10)에 연속적으로 저장된다.By continuously selecting the plurality of pairs of transistors 125 and 126 by the column decoder 4, the test data is stored in the plurality of latch circuits 10 in succession.

이때, 싱호 TR은 "H"레벨로 올라간다.At this time, the singho TR goes up to the "H" level.

이것은 트랜지스터(121,122)를 도통시킨다.This conducts transistors 121 and 122.

복수의 워드라인 WL중 하나는 행디코더(3)에 의해 선택된다. 이것은 래치회로(110)에 저장된 테스트데이타를 상기 선택된 워드라인 WL에 접속된 각 메모리셀 MC에 기입되게 한다.One of the plurality of word lines WL is selected by the row decoder 3. This causes the test data stored in the latch circuit 110 to be written to each memory cell MC connected to the selected word line WL.

행디코더(3)에 의해 복수의 워드라인 WL를 순차적으로 선택하므로써, 테스트데이타는 모든 메모리셀 MC에 기입된다. 메모리셀 MC에 기입된 테스트데이타의 독출은 아울러 독출된 데이타와 기대치 데이타와의 비교는 아래에서 설명한다.By sequentially selecting the plurality of word lines WL by the row decoder 3, the test data is written to all the memory cells MC. The reading of the test data written in the memory cell MC and the comparison between the read data and the expected data are described below.

복수의 워드라인 WL중 하나는 행디코더(3)에 의해 선택된다. 이는 테스트데이타가 선택된 워드라인 WL에 접속된 메모리셀 MC로부터 독출되어 대응하는 비트라인쌍 BL,으로 제공되어진다.One of the plurality of word lines WL is selected by the row decoder 3. The test data is read from the memory cell MC connected to the selected word line WL and corresponding bit line pair BL, Is provided.

상기 독출된 테스트데이타는 대응하는 센스증폭기(50)에 의해 증폭된다.The read test data is amplified by the corresponding sense amplifier 50.

신호 LTE는 "H"레벨로 올라가고, 반면에 신호 TR은 "L"레벨에 있다.Signal LTE rises to the "H" level, while signal TR is at the "L" level.

이는 N채널 MOS 트랜지스터(123,124)를 도통시킨다.This conducts the N-channel MOS transistors 123 and 124.

이로써, 각 메모리셀로부터 독출된 테스트데이타는 대응하는 비교회로(100)로 전송된다.As a result, the test data read from each memory cell is transmitted to the corresponding comparison circuit 100.

각 비교회로(100)에는 노드 NA,NB 및 NV,NW를 경유하여 래치회로(110)에 저장된 기대치 데이타가 제공된다.Each comparison circuit 100 is provided with expected data stored in the latch circuit 110 via the nodes NA, NB, NV, and NW.

각 비교회로(100)는 메모리셀 MC로부터 독출된 테스트데이타와 래치회로(110)에 저장된 기대치 데이타를 비교하여 그 비교결과를 검출라인(detection line) LTS로 제공한다.Each comparison circuit 100 compares the test data read from the memory cell MC with the expected value data stored in the latch circuit 110 and provides the comparison result to a detection line LTS.

모든 비교회로(100)에서, 메모리셀 MC로부터 독출된 테스트데이타가 래치회로(110)에 저장된 기대치 데이타와 일치할때, 검출라인 LTS의 전위는 "H"레벨을 유지한다.In all the comparison circuits 100, when the test data read out from the memory cell MC coincides with the expected data stored in the latch circuit 110, the potential of the detection line LTS maintains the "H" level.

만일, 적어도 하나의 비교회로(110)에서, 메모리셀 MC로부터 독출된 데이타가 래치회로(110)에 저장된 기대치 데이타와 일치하지 않을 경우에는, 검출라인 LTS의 전위는 "L"레벨로 방전된다.In the at least one comparison circuit 110, when the data read out from the memory cell MC does not match the expected data stored in the latch circuit 110, the potential of the detection line LTS is discharged to the "L" level.

제32도는 제31도의 비교회로(100)와 래치회로(110)의 구조를 구체적으로 나타내고 있다.32 shows the structure of the comparison circuit 100 and the latch circuit 110 in FIG.

비교회로(100)는 N채널 MOS 트랜지스터(101~104)를 구비한다. 래치회로(110)는 N채널 MOS 트랜지스터(111,113)와 P채널 MOS 트랜지스터(113,114) 열선택신호 Yi가 열디코더(4)(제31도 참조)에 의하여 "H"레벨을 유지할때, 트랜지스터(125,126)는 도통된다.The comparison circuit 100 includes N-channel MOS transistors 101 to 104. The latch circuit 110 performs the transistors 125 and 126 when the N-channel MOS transistors 111 and 113 and the P-channel MOS transistors 113 and 114 column select signals Yi maintain the " H " level by the column decoder 4 (see FIG. 31). ) Is conducted.

이는 외부에서 인가된 테스트데이타가 입출력라인쌍 I/O,을 경유하여 노드 NA와 NB로 전송되고 아울러 래치회로(110)에 저장되게 한다.This is because externally applied test data is input / output line pair I / O, The node NA and the NB are transmitted to the node NA and the NB and stored in the latch circuit 110.

신호 CRE가 "H"레벨을 유지하고 아울러 신호가 "L"레벨을 유지할때, N채널 MOS 트랜지스터(127)와 P채널 MOS 트랜지스터(128)은 각각 도통된다.Signal CRE remains at "H" level and signal Maintains the " L " level, the N-channel MOS transistor 127 and the P-channel MOS transistor 128 are each turned on.

이는 노드 NA 또는 NB중 "H"레벨의 전위가 공급레벨로 설정되게 하고, 아울러 "L"레벨의 전위가 접지레벨로 설정되게 한다.This causes the potential of the "H" level of the node NA or NB to be set to the supply level, and also the potential of the "L" level to the ground level.

테스트시에는, 노드 NC의 전위는 N채널 트랜지스터(103)가 신호 LTR로 도통되므로써 미리 "L"레벨로 검출라인 LTS의 전위는 앞서 "H"레벨로 설정되어 있다.In the test, the potential of the node NC is previously set to the "L" level because the N-channel transistor 103 is conducted with the signal LTR, and the potential of the detection line LTS is previously set to the "H" level.

신호 LTE는 신호 TR이 "L"레벨로 유지되는 동안 "H"레벨로 올라갈때, 트랜지스터(123,124)는 도통된다.When the signal LTE rises to the "H" level while the signal TR remains at the "L" level, the transistors 123 and 124 are turned on.

이는 비트라인쌍 BL,의 노드 NE와 NF가 비교회로(100)에 접속되게 한다.This is a bit line pair BL, The nodes NE and NF of are connected to the comparison circuit 100.

예를들어, 노드 NA의 전위가 "H"레벨이고, 그리고 노드 NB의 전위가 "L"레벨일때, 트랜지스터(102)는 도통되고, 아울러 트랜지스터(101)는 오프된다.For example, when the potential of the node NA is at the "H" level and the potential of the node NB is at the "L" level, the transistor 102 is turned on and the transistor 101 is turned off.

만일, 올바른 테스트데이타가 메모리셀 MC로부터 독출된다면, 노드 NE의 전위는 "H"레벨로 유지되고, 아울러 노드 NF의 전위는 "L"레벨로 유지된다.If the correct test data is read out from the memory cell MC, the potential of the node NE is kept at the "H" level, and at the same time the potential of the node NF is kept at the "L" level.

노드 NC의 전위는 "L"레벨로 유지된다.The potential of the node NC is maintained at the "L" level.

그러므로, N채널 MOS 트랜지스터(104)는 오프되고, 아울러 검출라인 LTS의 노드 ND의 전위는 "H"레벨을 유지한다.Therefore, the N-channel MOS transistor 104 is turned off, and the potential of the node ND of the detection line LTS is maintained at the "H" level.

만일, 잘못된 테스트데이타가 메모리셀 MC로부터 독출되면, 노드 NE의 전위는 "L"레벨을 유지하고, 아울러 노드 NF의 전위는 "H"레벨을 유지한다.If erroneous test data is read out from the memory cell MC, the potential of the node NE is maintained at the "L" level, and the potential of the node NF is maintained at the "H" level.

이로써, 노드 NC의 전위는 "H"레벨을 유지하여 트랜지스터(104)를 도통시킨다.As a result, the potential of the node NC is maintained at the "H" level to conduct the transistor 104.

이리하여, 검출라인 LTS의 노드 ND의 전위는 로우레벨로 떨어진다.Thus, the potential of the node ND of the detection line LTS falls to the low level.

이로써 에러가 검출된다.This detects an error.

한쌍의 비트라인 BL과에 관한 테스트동작이 제32도에 묘사되어 있다 하더라도, 상술한 동작은 모든 비트라인쌍 BL,을 위하여 한번에 수행된다.With a pair of bitlines BL Although the test operation with respect to FIG. 32 is depicted in FIG. It is done at once.

단지 하나의 에러적인 테스트데이타가 하나의 메모리셀 MC로부터 독출되었다 하더라도, 검출라인의 노드 ND는 "L"레벨로 떨어진다.Even if only one error test data is read from one memory cell MC, the node ND of the detection line falls to the "L" level.

종래의 다이내믹형 반도체 기억장치의 라인모드테스트는 다음과 같이 요약될 수 있다.The line mode test of the conventional dynamic semiconductor memory device can be summarized as follows.

먼저, 외부에서 인가된 테스트데이타는 복수의 래치회로(110)에 저장되어 있다.First, externally applied test data is stored in the plurality of latch circuits 110.

이때, 복수의 래치회로(110)로부터 제공된 테스트데이타에 선택된 워드라인 WL에 접속된 복수의 메모리셀에 한번에 기입된다.At this time, the test data provided from the plurality of latch circuits 110 are written to the plurality of memory cells connected to the selected word line WL at one time.

이러한 기입동작은 각 워드라인을 위해 반복된다.This write operation is repeated for each word line.

이때, 테스트데이타는 선택된 워드라인 WL에 접속된 복수의 메모리셀 MC로부터 동시에 독출된다.At this time, the test data is simultaneously read from the plurality of memory cells MC connected to the selected word line WL.

독출된 테스트데이타는 래치회로(110)에 저장된 데이타와 비교된다.The read test data is compared with data stored in the latch circuit 110.

이러한 독출동작과 비교동작은 또한 각 워드라인을 위해 수행된다.This read and compare operations are also performed for each word line.

라인모드는 메모리셀 MC로부터 독출된 테스트데이타가 각 비교동작에서 래치회로(110)에 저장된 기대치 데이타와 일치할때 완료된다.The line mode is completed when the test data read from the memory cell MC matches the expected data stored in the latch circuit 110 in each comparison operation.

만일, 메모리셀 MC로부터 독출된 테스트데이타가 하나이 비교동작에서 래치회로(110)에 저장된 기대치 데이타와 일치하지 않을때 "L"레벨의 에러플래그(error flag)는 검출라인 LTS로부터 제공된다.If one of the test data read out from the memory cell MC does not match the expected data stored in the latch circuit 110 in the comparison operation, an error flag of "L" level is provided from the detection line LTS.

상기한 종래의 반도체 기억장치는 라인모드테스트를 수행하기 위해서는 복수의 비트라인쌍의 수에 대응하는 복수의 래치회로와 복수의 비교회로의 제공이 필요한다.In the conventional semiconductor memory device described above, in order to perform the line mode test, it is necessary to provide a plurality of latch circuits and a plurality of comparison circuits corresponding to the number of bit line pairs.

이러한 구조는 불이익하게 증대된 설계면적을 차지하게 된다. 테스트데이타를 복수의 래치회로 및 비트라인쌍에 기입하는데 있어서 각 비트라인쌍을 위하여 기입동작의 수행이 필요한다. 그러므로, 테스트시간의 감소를 기대할 수 없다.Such a structure would occupy a disadvantageously increased design area. Writing test data to a plurality of latch circuits and bit line pairs requires performing a write operation for each bit line pair. Therefore, a reduction in test time cannot be expected.

본 발명의 제 1 목적은 설계영역을 증가하지 않고 반도체 기억장치의 테스트시간을 감소하는데 있다.A first object of the present invention is to reduce the test time of a semiconductor memory device without increasing the design area.

본 발명의 제 2 목적은 테스트회로를 위하여 설계면적의 큰 증가없이 고속으로동작할 수 있고 아울러 테스트시간을 크게 감소시킬 수 있는 반도체메모리장치를 제공하는데 있다.It is a second object of the present invention to provide a semiconductor memory device capable of operating at high speed and greatly reducing test time for a test circuit without a large increase in design area.

본 발명의 제 3 목적은 설계영역을 증대시키지 않고 테스트를 여러 테스트패턴으로 할 수 있도록 하는데 있다.A third object of the present invention is to enable a test to be made into various test patterns without increasing the design area.

본 발명의 제 4 목적은 설계면적을 증대시키지 않고 테스트회로를 포함하는 반도체 기억장치에 있어서 테스트시간을 감소시킬 수 있고 아울러 고속으로 데이타를 독출할 수 있는 동작방법을 제공하는데 있다.A fourth object of the present invention is to provide an operation method that can reduce test time and read data at high speed in a semiconductor memory device including a test circuit without increasing the design area.

본 발명에 의한 반도체 기억장치는 복수의 행 및 열에 배열되어 있는 복수메모리셀을 갖는 메모리어레이를 구비한다.The semiconductor memory device according to the present invention includes a memory array having a plurality of memory cells arranged in a plurality of rows and columns.

상기 반도체 기억장치는 선택회로, 독출회로, 테스트회로 및 표시회로를 부가한다.The semiconductor memory device adds a selection circuit, a read circuit, a test circuit and a display circuit.

상기 선택회로는 테스트동작중에 메모리어레이의 소정수의 열을 선택하고 아울러 정상 동작중에는 복수의 열중에서 하나를 선택한다.The selection circuit selects a predetermined number of columns of the memory array during the test operation, and selects one of the plurality of columns during the normal operation.

상기 독출회로는 선택된 행 및 열의 메모리셀에 저장된 데이타를 읽어낸다.The read circuit reads data stored in memory cells of selected rows and columns.

상기 테스트회로는 상기 독출회로에 의해서 읽혀진 데이타와 소정의 기대치를 테스트동작중에 동시에 비교한다.The test circuit simultaneously compares the data read by the read circuit with a predetermined expected value during the test operation.

상기 표시회로는 테스트회로의 결과를 제공한다.The display circuit provides the results of the test circuit.

상기 테스트회로는 상기 메모리어레이의 복수열에 각각 대응하는 복수의 제 1 증폭기와, 제 2 증폭기 및 기대치 데이타를 저장하기 위한 기대치 입력회로를 구비한다.The test circuit includes a plurality of first amplifiers corresponding to a plurality of columns of the memory array, a second amplifier, and an expected input circuit for storing expected data.

상기 선택회로에 의해서 선택된 열에 대응하는 제 1 증폭기와 제 2 증폭기는 정상 독출동작중에는 커런트미러형(current mirror type) 증폭기를 형성한다.The first amplifier and the second amplifier corresponding to the column selected by the selection circuit form a current mirror type amplifier during the normal read operation.

상기 선택회로에 의해 선택된 열에 대응하는 제 1 증폭기이 각각은 상기 대응하는 열로부터 독출된 데이타와 기대치를 테스트동작중에 비교한다.Each of the first amplifiers corresponding to the column selected by the selection circuit compares the data read from the corresponding column and the expected value during the test operation.

상기 반도체메모리장치에 의하면, 선택된 복수열의 각각으로부터 독출된 데이타는 기대치와 비교되어, I 비교결과가 출력된다.According to the semiconductor memory device, data read out from each of the selected plurality of columns is compared with an expected value, and an I comparison result is output.

상기 테스트시간은 복수열의 테스트를 수행하는 테스트회로에 의해 동시에 감소된다.The test time is simultaneously reduced by a test circuit that performs a plurality of rows of tests.

상기 테스트회로에 의한 설계면적의 증대는 상기 테스트회로가 복수의 열에 공통으로 제공되어 있기 때문에 최소화된다. 여러 테스트패턴으로 메모리셀을 테스트하는 것은 동시에 선택된 각 그룹의 복수비트라인쌍을 위해 상이한 기대치를 설정하므로써 수행될 수 있다.The increase in design area by the test circuit is minimized since the test circuit is provided in common in a plurality of columns. Testing memory cells with multiple test patterns can be performed by setting different expectations for multiple bit line pairs of each group selected at the same time.

그러므로, 설계면적의 작은 증가로 테스트시간을 크게 감소할 수 있는 반도체 기억장치를 구현할 수 있다.Therefore, it is possible to implement a semiconductor memory device capable of greatly reducing test time with a small increase in design area.

본 발명의 다른 관점에 의하면, 반도체 기억장치는 복수의 워드라인, 상기 복수워드라인과 교차되는 복수의 비트라인 및 상기 워드라인과 비트라인싸의 교차점에 제공된 복수의 메모리셀을 갖는 메모리어레이를 구비한다.According to another aspect of the present invention, a semiconductor memory device includes a memory array having a plurality of word lines, a plurality of bit lines intersecting the plurality of word lines, and a plurality of memory cells provided at intersections of the word lines and bit lines. do.

상기 반도체 기억장치는 기입용 버스, 독출용 버스, 복수의 비트라인쌍 각각과 상기 독출용 버스 사이에 각각 제공된 복수의 제 1 증폭기 및 제 2 증폭기를 부가하여 구성한다.The semiconductor memory device comprises a write bus, a read bus, a plurality of bit line pairs and a plurality of first amplifiers and second amplifiers respectively provided between the read buses.

상기 반도체 기억장치는 또한 기대치 입력회로, 선택회로, 접속회로, 그리고 활성화 회로를 부가하여 구성한다.The semiconductor memory device further comprises an expected input circuit, a selection circuit, a connection circuit, and an activation circuit.

상기 선택회로는 정상동작중에 기입 및 독출을 위해 복수의 비트라인쌍중 하나를 선택하고, 동시에 테스트동작중에 소정수의 비트라인쌍을 선택한다.The selection circuit selects one of the plurality of bit line pairs for writing and reading during normal operation, and simultaneously selects a predetermined number of bit line pairs during the test operation.

상기 선택회로는 정상동작중에 상기 선택회로에 의해 선택된 비트라인쌍을 기입용 버스에 접속한다.The selection circuit connects the pair of bit lines selected by the selection circuit to the write bus during normal operation.

상기 활성화 회로는 선택된 비트라인쌍에 대응하는 제 1 증폭기를 활성화 한다.The activation circuitry activates a first amplifier corresponding to the selected bit line pair.

정상적인 독출동작중에, 활성화된 제 1 증폭기와 제 2 증폭기는 커런트미러 증폭기를 형성한다.During a normal read operation, the activated first and second amplifiers form a current mirror amplifier.

테스트동작중에, 활성화된 제 1 증폭기는 대응하는 비트라인쌍의 데이타와 기대치를 비교하여 그 비교결과를 상기 독출용 버스로 제공한다.During the test operation, the activated first amplifier compares the expected value with the data of the corresponding bit line pair and provides the comparison result to the read bus.

상기 반도체 기억장치에 의하면, 소정수의 비트라인쌍은 동시에 선택되고, 이로써 선택된 비트라인쌍에 대응하는 제 1 증폭기는 테스트동작중에 활성화 된다.According to the semiconductor memory device, a predetermined number of bit line pairs are selected at the same time, whereby the first amplifier corresponding to the selected bit line pair is activated during the test operation.

상기 활성화된 제 1 증폭기로, 대응하는 비트라인쌍의 데이타와 기대치 입력회로에 의해 인가된 데이타는 비교되어서 그 비교결과가 상기 독출용 버스로 제공한다.With the activated first amplifier, the data of the corresponding bit line pair and the data applied by the expected input circuit are compared and the comparison result is provided to the read bus.

이때, 이 경우에 제 1 증폭기는 상기 비교수단으로 동작된다. 상기 테스트시간은 복수비트라인쌍을 동시에 테스트하는 제 1 증폭기에 의해서 감소된다.In this case, the first amplifier is operated as the comparing means. The test time is reduced by a first amplifier that simultaneously tests multiple bit line pairs.

여러 테스트패턴으로 메모리셀을 테스트하는 것은 동시에 선택된 각 그룹의 복수비트라인쌍을 위한 상이한 기대치를 상기 기대치 입력회로에 제공하므로써 수행될 수 있다.Testing memory cells with different test patterns can be performed by simultaneously providing the expected input circuit with different expectations for each group of multiple bit line pairs selected.

정상 독출동작중에, 복수의 비트라인쌍중 하나가 선택되어, 상기 선택비트라인쌍에 대응하는 제 1 증폭기가 활성화 된다. 상기 활성화된 제 1 증폭기와 제 2 증폭기는 커런트 미러형 증폭기를 형성한다.During a normal read operation, one of a plurality of bit line pairs is selected to activate a first amplifier corresponding to the selected bit line pair. The activated first and second amplifiers form a current mirror type amplifier.

그러므로, 선택된 비트라인쌍에 있는 데이타가 증폭되어 고속으로 상기 독출용 버스로 독출된다.Therefore, data in the selected bit line pair is amplified and read out to the read bus at high speed.

상기 제 1 증폭기는 이때 증폭수단으로 동작된다.The first amplifier is then operated as an amplifying means.

정상 독출동작중에는 상기 기입용 버스가 비트라인쌍에 접속되지 않기 때문에 고속데이타의 독출이 가능하다.During the normal read operation, since the write bus is not connected to the bit line pair, high-speed data can be read.

정상적인 기입동작중에, 복수의 비트라인쌍의 하나가 선택되어서, 상기 선택비트라인쌍이 상기 기입버스에 접속된다.During a normal write operation, one of a plurality of bit line pairs is selected so that the selected bit line pair is connected to the write bus.

이리하여, 데이타가 상기 기입버스를 경유하여 상기 선택된 비트라인쌍에 접속된 메모리셀에 기입된다.Thus, data is written to the memory cells connected to the selected bit line pair via the write bus.

상기 반도체 기억장치에 의하면, 상기 제 1 증폭기는 테스트동작중에는 비교수단으로 아울러 정상독출동작중에는 증폭수단으로 동작되고, 아울러 상기 제 2 증폭기는 복수비트라인쌍에 공통으로 제공되어 있다.According to the semiconductor memory device, the first amplifier serves as a comparison means during a test operation and as an amplification means during a normal read operation, and the second amplifier is provided in common to a plurality of bit line pairs.

그러므로, 테스트회로에 의한 설계면적이 작게 증대된다. 또한, 고속동작이 가능한 반도체 기억장치는 설계면적의 적은 증가와 테스트시간의 큰 감소를 달성하게 된다.Therefore, the design area by the test circuit is smallly increased. In addition, a semiconductor memory device capable of high speed operation can achieve a small increase in design area and a large decrease in test time.

이하 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail.

제1도는 본 발명의 일실시예에 의한 다이내믹형 반도체 기억장치의 칩구조를 예시한 블록도이다.1 is a block diagram illustrating a chip structure of a dynamic semiconductor memory device according to an embodiment of the present invention.

메모리어레이(1)는 매트릭스 방식으로 배열된 복수의 행 및 열을 갖는 복수메모리셀을 구비한다.The memory array 1 includes a plurality of memory cells having a plurality of rows and columns arranged in a matrix manner.

어드레스버퍼(2)는 외부어드레스신호 A1~An을 제공받아서 행어드레스신호 RA와 열어드레스신호 CA를 소정의 타이밍에서 행디코더(3)과 열디코더(4)에 각각 제동된다.The address buffer 2 receives external address signals A1 to An and brakes the row address signal RA and the open address signal CA to the row decoder 3 and the column decoder 4 at predetermined timings, respectively.

독출/기입게이트(6)는 센스증폭기그룹(5)을 경유하여 메모리어레이(1)에 접속된다.The read / write gate 6 is connected to the memory array 1 via the sense amplifier group 5.

독출/테스트회로(7)는 독출/기입게이트(6)에 접속된다.The read / test circuit 7 is connected to the read / write gate 6.

하이볼트 감지장치(8a)는 어드레스신호 A0를 제공받는 입력단자 h0이 전위에 응답하여 테스트 인에이블신호를 발생한다.The high voltage sensing device 8a has a test enable signal in response to the potential of the input terminal h0 receiving the address signal A0. Occurs.

이 테스트 인에이블신호는 열디코더(4)와 독출/테스트회로(7)에 인가된다.This test enable signal Is applied to the column decoder 4 and the read / test circuit 7.

독출/테스트회로(7)의 출력은 전치증폭기(preamplifier)(9)와 출력버퍼(11)를 경유하여 출력데이타 Dout로서 외부장치로 제공된다.The output of the read / test circuit 7 is provided to the external device as the output data Dout via the preamplifier 9 and the output buffer 11.

외부입력 데이타 Din는 입력버퍼(10)를 경유하여 독출/기입게이트(6)에 인가된다.The external input data Din is applied to the read / write gate 6 via the input buffer 10.

클록발생기(12)는 외부에서 인가된 행어드레스 스트로브신호열어드레스 스트로브신호및 기입인에이블신호에 응답하여 각 구성요소의 타이밍을 제어한다.The clock generator 12 is an externally applied row address strobe signal. Open dress strobe signal And write enable signal In response, the timing of each component is controlled.

I/O 제어기(13)는 데이타기입시에 입력버퍼(10)를 활성화하고 아울러 데아타독출시에는 출력버퍼(11)를 활성화한다.The I / O controller 13 activates the input buffer 10 at the time of data writing and the output buffer 11 at the time of data readout.

라인모드테스트시에, 에러검출에 응답하여, 출력버퍼(11)는 독출/테스트회로(7)를 외부장치로 에러플래그 EF를 제공한다.In the line mode test, in response to the error detection, the output buffer 11 provides the error flag EF with the read / test circuit 7 to an external device.

제1도에 도시된 각 구성요소는 칩 CH상에 형성된다.Each component shown in FIG. 1 is formed on a chip CH.

제2도는 제1도의 반도체 기억장치의 주요구성요소의 구조를 상세하게 나타낸 회로도이다.FIG. 2 is a circuit diagram showing in detail the structure of major components of the semiconductor memory device of FIG.

종래 반도체 기억장치와 유사하게, 메모리어레이(1)는 복수의 비트라인쌍 BL,과, 비트라인쌍 BL,과 교차되게 배열되어 있는 복수의 워드라인 WL 및 그 교차점에 제공된 복수의 메모리셀을 구비한다.Similar to the conventional semiconductor memory device, the memory array 1 includes a plurality of bit line pairs BL, And bitline pair BL, And a plurality of word lines WL arranged to intersect with and a plurality of memory cells provided at intersections thereof.

상기 복수의 워드라인 WL은 행디코더(3)에 접속되어 있다. 행디코더(3)는 행어드레스신호 RA에 응답하여 복수 워드라인 WL의 하나를 선택하는 디코더(31)와, 상기 선택된 워드라인 WL의 전위를 "H"레벨로 구동하기 위한 워드구동부(32)를 포함한다. 센스증폭기(50)는 각 비트라인쌍 BL과사이에 접속되어 있다.The plurality of word lines WL are connected to the row decoder 3. The row decoder 3 includes a decoder 31 for selecting one of the plurality of word lines WL in response to the row address signal RA, and a word driver 32 for driving the potential of the selected word line WL to the "H" level. Include. The sense amplifiers 50 are each bit line pair BL and It is connected between.

제 1 차동증폭기(60)는 각 비트라인쌍 BL,에 접속되어 있다.The first differential amplifier 60 includes each bit line pair BL, Is connected to.

상기 반도체 기억장치는 기입버스 W,독출버스 R,그리고 독출/테스트회로(7)를 구비한다.The semiconductor memory device includes a write bus W, Read bus R, And a read / test circuit 7.

각 비트라인쌍 BL,은 N채널 MOS 트랜지스터(65,67,66,68)를 경유하여 기입용 버스 W,에 접속된다.Each bitline pair BL, Write bus W via N-channel MOS transistors 65,67,66,68, Is connected to.

상기 트랜지스터(65,67)의 게이트에는 클록발생기(12)(제1도 참조)로부터 인가된 기입제어신호(writing control signal) WC가 제공된다.The gates of the transistors 65 and 67 are provided with a writing control signal WC applied from the clock generator 12 (see FIG. 1).

상기 제 1 증폭기(60)는 독출용 버스 R,에 접속된다.The first amplifier 60 is a read bus R, Is connected to.

트랜지스터(66,68)와 트랜지스터 ψ₃의 게이트에는 열디코더(4)로부터 인가된 열선택신호 Yi(i=1,2,…)가 제공된다.The gates of the transistors 66 and 68 and the transistor ₃ are provided with column select signals Yi (i = 1, 2, ...) applied from the column decoder 4.

하나의 비트라인쌍 BL,은 하나의 열선택신호 Yi에 의해 선택된다.One bitline pair BL, Is selected by one column select signal Yi.

트랜지스터 ψ₂와 ψ₄는 독출용 버스와 접지하인 사이에 직렬로 접속되어 있다.Transistors ψ ₂ and ψ ₄ are readout buses Is connected in series between and the ground bottom.

트랜지스터 ψ₁과 ψ₂의 게이트는 비트라인 BL과에 각각 접속된다.Gates of transistors ψ ₁ and ψ ₂ are connected to bit line BL Are connected to each.

독출/테스트회로(7)에 있어서, 스위치(71)는 독출용 버스 R,와 데이타 버스 DB,사이에 접속되고 아울러 스위치(72)는 독출용 버스 R,와 라인테스트용 버스 LB,사이에 접속되어 있다.In the read / test circuit 7, the switch 71 is configured to read a bus R, And data bus DB, The switch 72 is connected between the reading bus R, Buses for line and line testing, It is connected between.

제 2 차동증폭기(73)는 데이타 버스 DB,에 접속된다.The second differential amplifier 73 is a data bus DB, Is connected to.

제 2 차동증폭기(73)는 공급단자 및 데이타 버스사이에 접속된 P채널 MOS 트랜지스터 ψ₅와 상기 공급단자와 데이타 버스 DB 사이에 접속된 P채널 MOS 트랜지스터 ψ₆를 구비한다.The second differential amplifier 73 provides a supply terminal and a data bus And a P-channel MOS transistor ψ ₅ connected therebetween and a P-channel MOS transistor ψ ₆ connected between the supply terminal and the data bus DB.

트랜지스터 ψ₅와 ψ₆의 게이트는 데이타 버스 DB에 접속된다.The gates of transistors ₅ and ₆ are connected to the data bus DB.

기대치 기입회로(74)는 라인테스트용 버스 LB,에 접속된다. 기대치 기입회로(74)는 라인모드테스트시 라인테스트 버스 LB와에 기대치를 기입하는데 사용된다.The expectation writing circuit 74 is a line test bus LB, Is connected to. The expectation write circuit 74 is connected to the line test bus LB during the line mode test. Is used to enter expectations.

에러검출회로(75)는 테스트 버스 LB와에 접속된다.The error detection circuit 75 is connected to the test bus LB. Is connected to.

에러검출회로(75)는 에러가 라인모드테스트시에 검출될때 에러플래그 EF를 제공한다.The error detection circuit 75 provides an error flag EF when an error is detected at the line mode test.

데이타 버스 DB,는 제1도에 도시된 전치증폭기(9)를 경유하여 출력버퍼(11)에 접속된다.Data bus DB, Is connected to the output buffer 11 via the preamplifier 9 shown in FIG.

에러플래그 EF는 출력버퍼(11)로 제공된다.The error flag EF is provided to the output buffer 11.

스위치(71)는 정상동작시에 테스트 인에이블신호 ψ에 의해 도통되고, 스위치(72)는 라인모드테스트시 테스트 인에이블신호에 의해 도통된다.The switch 71 is turned on by the test enable signal ψ in the normal operation, and the switch 72 is the test enable signal in the line mode test. Is conducted by.

상기 반도체 기억장치에 있어서, 기입용 버스 W,와 독출용 버스 R,가 분리된다.In the semiconductor memory device, a write bus W, And bus R for reading, Is separated.

이리하여, 고속의 액세스(access)가 정상동작시에 이루어지게 한다.Thus, fast access is made in normal operation.

이러한 구조는, 예를들어 1987 VLSI Circuit Symposium 79~80 페이지에 개시된 구조가 MOS 트랜지스터의 회로에 인가되는 경우의 것과 유사하다.This structure is similar to the case where the structure disclosed, for example, on pages 79-80 of the 1987 VLSI Circuit Symposium is applied to the circuit of a MOS transistor.

제1도 및 제2도의 반도체 기억장치의 동작은 이하에서 설명된다.The operation of the semiconductor memory device of FIGS. 1 and 2 is described below.

(정상동작)(Normal operation)

데이타기입시에, 복수의 워드라인 WL의 하나가 행디코더(3)에 의해 선택된다.At the time of data writing, one of the plurality of word lines WL is selected by the row decoder 3.

선택된 워드라인 WL의 전위가 "H"레벨을 유지한다.The potential of the selected word line WL remains at the "H" level.

이는 "H" 또는 "L"의 데이타가 상기 선택의 워드라인에 접속된 메모리셀 MC로부터 독출되어 대응하는 비트라인쌍 BL,으로 제공되게 한다.This means that the data of " H " or " L " is read out from the memory cell MC connected to the word line of the selection and corresponding bit line pair BL, To be provided.

센스증폭기(50)는 이때의 센스증폭기 활성회신호 SA에 의해 활성화 된다.The sense amplifier 50 is activated by the sense amplifier active signal SA at this time.

이는 각 비트라인쌍 BL,의 데이타가 증폭되게 한다.This means that for each bitline pair BL, Let the data of amplify.

이때, 기입제어신호 WC는 트랜지스터(65,67)를 도통시키기 위해 "H"레벨을 유지한다.At this time, the write control signal WC maintains the " H " level to conduct the transistors 65 and 67.

하나의 열선택신호 Yi는 열디코더(4)에 의해 선택되어서, 상기 선택된 열선택신호 Yi는 "H"레벨을 유지한다.One column select signal Yi is selected by the column decoder 4, so that the selected column select signal Yi maintains the " H " level.

이리하여, 상기 선택된 열선택신호 Yi를 공급받는 한쌍의 트랜지스터(66,68)를 도통되게 한다.Thus, the pair of transistors 66 and 68 supplied with the selected column select signal Yi are conducted.

이로써, 기입용 버스 W,에 인가된 데이타는 상기 선택된 열선택신호 Yi에 대응하는 한쌍의 비트라인 BL,로 전송되어서, 상기 데이타가 상기 선택된 메모리셀 MC에 기입된다.Thus, the write bus W, The data applied to the pair of bit lines BL corresponding to the selected column selection signal Yi, The data is written to the selected memory cell MC.

이때, 워드라인 WL의 전위는 "L"레벨을 유지한다.At this time, the potential of the word line WL is maintained at the "L" level.

상기 선택된 워드라인 WL에 접속된 모든 메모리셀의 외부에 있는 열디코더(4)에 의해 선택되지 않은 메모리셀에서는 리프레쉬(refresh)가 수행된다.Refresh is performed in memory cells not selected by the column decoder 4 external to all the memory cells connected to the selected word line WL.

데이타독출시에, 기입제어신호 WL은 "L"레벨에 있어서, 기입용 버스 W,은 비트라인쌍 BL,으로부터 전기적 접속이 떨어지게 된다.At the time of reading data, the write control signal WL is at the "L" level so that the write bus W, Silver bitline pair BL, The electrical connection is disconnected from it.

제3도에서, t0에서 행디코더(3)에 의해 선택된 워드라인 WL의 전위는 공급전압 Vcc(5V)이상으로 상승한다.In FIG. 3, the potential of the word line WL selected by the row decoder 3 at t0 rises above the supply voltage Vcc (5V).

이로써 데이타는 상기 선택된 워드라인 WL에 접속된 메모리셀 MC로부터 독출되어서 대응하는 비트라인쌍 BL,으로 제공된다.As a result, data is read from the memory cell MC connected to the selected word line WL to correspond to the corresponding bit line pair BL, Is provided.

이리하여 비트라인쌍 BL과사이의 전위차가 작게된다.Thus, the bit line pair BL and The potential difference between them becomes small.

센스증폭기 활성화신호 SA는 t1에서 "H"레벨을 유지하여 비트라인쌍 BL과사이의 작은 전위차를 증폭한다.The sense amplifier activation signal SA is maintained at the "H" level at t1, so that the bit line pair BL and Amplify the small potential difference between.

이로써, 각 비트라인쌍 BL과의 전위는 "H"레벨을 유지하고, 아울러 다른 비트라인쌍의 전위는 "L"레벨을 유지한다.This allows each bit line pair BL and The potential of is maintained at the "H" level, while the potential of the other bit line pairs is kept at the "L" level.

t2시에는, 열디코더(4)에 의해 선택된 열선택신호 Yi는 "H"레벨을 유지한다.At t2, the column select signal Yi selected by the column decoder 4 maintains the "H" level.

이로써, 상기 선택된 열선택신호 Yi에 대응하는 제 1 차동증폭기(60)가 동작한다.Thus, the first differential amplifier 60 corresponding to the selected column selection signal Yi is operated.

독출/테스트회로(7)내에 있는 상기 선택된 제 1 차동증폭기(60)과 제 2 차동증폭기(73)는 커런트 미러형 차동증폭기를 구성한다. 상기 커런트 미러형 차동증폭기는 선택된 비트라인쌍 BL과사이에 미소한 전위차를 증폭하여 그 증폭된 데이타를 독출용 버스 R,를 경유하여 데이타 버스 DB,로 제공한다.The selected first differential amplifier 60 and the second differential amplifier 73 in the read / test circuit 7 constitute a current mirror type differential amplifier. The current mirror differential amplifier is coupled to the selected bit line pair BL. A small potential difference is amplified between the bus R, Via data bus DB, To provide.

(라인모드테스트)(Line mode test)

테스트데이타를 기입할때, 복수의 워드라인 WL의 하나는 행디코더(3)에 의해 선택되어서, 그 선택된 워드라인의 전위는 "H"레벨을 유지한다.When writing test data, one of the plurality of word lines WL is selected by the row decoder 3, so that the potential of the selected word line is maintained at the "H" level.

기입제어신호 WC는 "H"레벨을 유지한다.The write control signal WC maintains the "H" level.

라인모드테스트시에, 복수의 열선택신호는 열디코더(4)에 의해 동시에 선택된다.In the line mode test, a plurality of column selection signals are simultaneously selected by the column decoder 4.

예를들어, 상기 동일한 테스트데이타가 하나의 워드라인 WL에 접속된 모든 메모리셀 MC에 기입될때, 모든 열선택신호 Yi(i＝1,2,…)는 ＝"H"레벨로 설정되어 있다.For example, when the same test data is written to all the memory cells MC connected to one word line WL, all the column select signals Yi (i = 1, 2, ...) are set at the "H" level.

이로써, 상기 동일한 데이타는 상기 선택된 워드라인 WL에 접속된 모든 메모리셀 MC에 기입된다.Thus, the same data is written to all the memory cells MC connected to the selected word line WL.

다른 메모리셀마다 다른 테스트데이타가 하나의 워드라인 WL에 접속된 메모리셀 MC에 기입될때, 기수열의 열선택신호 Yi가 먼저 "H"레벨로 설정된다.When different test data for different memory cells are written to the memory cells MC connected to one word line WL, the column select signal Yi in the odd column is first set to the "H" level.

이로써, 기입용 버스 W,로 인가된 "H"레벨의 테스트데이타는 예를들어 기수열의 비트라인쌍 BL,에 전송되고 아울러 상기 메모리셀 MC에 기입된다.Thus, the write bus W, The test data at the "H" level is applied to the bit line pair BL, Is transferred to the memory cell MC.

기수열의 열선택신호 Yi(i＝1,3…)가 "L"레벨이된 후, 기입용 버스 W,에 인가된 상기 테스트데이타는 반전된다.After the column select signal Yi (i = 1,3 ...) in the odd sequence has reached the "L" level, the write bus W, The test data applied to is inverted.

다음, 우수열의 열선택신호 Yi(i＝2,4…)는 "H"레벨로 된다. 이로써 기입용 버스 W,의 반전된 테스트데이타는 우수열의 비트라인쌍 BL,로 전송되어, "L"레벨의 테스트데이타가 메모리셀 MC에 기입된다.Next, the column selection signals Yi (i = 2, 4 ...) of even columns become " H " levels. This allows writing bus W, The inverted test data of the bit line pair BL, The test data of the "L" level is written into the memory cell MC.

이때, 모든 열선택신호 Yi(i＝1,2,…)는 "L"레벨이 된다. 따라서, 1비트마다 다른 테스트데이타(H,L,H,L,…)가 기입된다.At this time, all of the column selection signals Yi (i = 1, 2, ...) are at the "L" level. Therefore, different test data (H, L, H, L, ...) is written for each bit.

그 비트마다 다른 테스트데이타가 하나의 워드라인 WL에 접속된 메모리셀 MC에 기입될때, 상기 열선택신호는 2비트마다 "H"레벨이 되고, 예를들어 "H"레벨의 테스트데이타는 대응하는 비트라인쌍 BL,에 기입된다.When different test data for each bit is written to the memory cell MC connected to one word line WL, the column select signal is at " H " level every two bits, for example, the test data at " H " level is corresponding. Bitline pair BL, Is filled in.

이때, 이러한 열선택신호는 "L"레벨로 되고, 아울러 반전데이타는 기입될 것이다.At this time, this column selection signal will be at the "L" level, and the inversion data will be written.

다음, 나머지의 열선택신호는 "H"레벨이 되고, 아울러 "L"레벨의 테스트데이타는 대응하는 비트라인쌍 BL,에 기입된다.Next, the remaining column selection signal is at the "H" level, and the test data at the "L" level is the corresponding bit line pair BL, Is filled in.

그러므로, 2비트마다 다른 테스트데이타(H,H,L,L,…)가 기입된다.Therefore, different test data (H, H, L, L, ...) is written every two bits.

마지막으로, 모든 열선택신호 Yi(i＝1,2,…)는 "L"레벨이 된다. 하나의 워드라인 WL에 관계된 테스트데이타의 기입이 완료될때, 그 워드라인 WL의 전위는 "L"레벨로 떨어진다.Finally, all the column select signals Yi (i = 1, 2, ...) are at the "L" level. When writing of test data relating to one word line WL is completed, the potential of the word line WL drops to the "L" level.

이때, 다음의 워드라인 WL은 상기에서 언급된 동작을 반복하기 위하여 선택된다.At this time, the next word line WL is selected to repeat the above-mentioned operation.

그러므로, 테스트데이타는 워드라인 WL, 열선택신호 Yi 및 기록용 버스 W,를 사용하기 때문에 짧은 시간내에서 기입된다.Therefore, the test data includes word line WL, column select signal Yi and writing bus W, It is written in a short time because it is used.

1메가 비트 메모리어레이의 경우에 있어서, 예를들면, 상기 기입시간은 종래의 기입시간보다 약정도로 감소된다.In the case of a 1-megabit memory array, for example, the write time is less than the conventional write time. Is reduced to a degree.

제5도를 참고하여, 체커보드(checker board)의 필드패턴을 메모리어레이에 기입하는 동작을 설명한다.Referring to FIG. 5, an operation of writing a field pattern of a checker board to a memory array will be described.

워드라인 WL, 그리고 Y어드레스 BL,1BL2,…에 대응하는 X어드레스 WL1,WL2,…는 비트라인쌍 BL,에 대응하는 것으로 한다.Word line WL and Y address BL, 1BL2,... Corresponding to X addresses WL1, WL2,... Is the bitline pair BL, It shall correspond to.

제 1 워드라인 WL이 선택된때, "H"레벨의 테스트데이타는 기입용 버스 W,에 인가된다.When the first word line WL is selected, the test data of the "H" level is written to the write bus W, Is applied to.

기수열의 열선택신호 Yi는 "H"레벨로 상승되어서, 테스트데이타가 상기 선택된 워드라인 WL에 접속된 상기 메모리셀 MC에 기입된다.The column select signal Yi of the odd sequence is raised to the " H " level so that test data is written to the memory cell MC connected to the selected word line WL.

이때, 기수열의 열선택신호 Yi는 "L"레벨로 떨어진다.At this time, the column select signal Yi of the odd sequence falls to the "L" level.

그리고, 기입용 버스 W,의 테스트데이타는 "L"레벨로 반전된다.And bus W for writing, Test data is inverted to the "L" level.

상기 우수열의 열선택신호 Yi는 "H"레벨로 상승되어, 테스트데이타가 상기 선택된 워드라인 WL에 접속된 메모리셀 MC에 기입된다.The column selection signal Yi of the even column is raised to the " H " level so that test data is written to the memory cell MC connected to the selected word line WL.

이때, 제 1 워드라인 WL의 전위는 "L"레벨로 떨어져서, H,L,H,L,…의 테스트데이타가 X어드레스 WL1에 기입된다.At this time, the potential of the first word line WL drops to " L " Test data is written to the X address WL1.

다음, 제 2 워드라인 WL이 선택되어서, "L"레벨의 테스트데이타가 기수열의 열선택신호 Yi가 선택될때 기입되고, 아울러 "H"레벨의 테스트데이타가 우수열의 열선택신호 Yi가 선택될때 기입된다.Next, the second word line WL is selected so that the test data of the "L" level is written when the column selection signal Yi of the odd column is selected, and the test data of the "H" level is written when the column selection signal Yi of the even column is selected. do.

이러한 동작을 반복하므로써 제5도의 체커보드의 필드패턴이 기입된다.By repeating these operations, the field pattern of the checkerboard of FIG. 5 is written.

테스트데이타의 독출시에, 기입제어신호 WC는 "L"레벨로 된다. 그러므로, 비트라인쌍 BL,은 기입용 버스 W,의 신호 및 로드(load)에 의해 영향을 받지 않는다.At the time of reading the test data, the write control signal WC is at the "L" level. Therefore, bit line pair BL, Silver bus W, It is not affected by the signal and load.

독출용 버스 R,는 독출/테스트회로(7)의 스위치(72)를 경유하여 라인테스트용 버스 LB,에 접속된다.Read bus R, Is a line test bus LB, via a switch 72 of the read / test circuit 7; Is connected to.

상기 독출동작은 제5도의 상기 필드패턴이 기입될 경우에 설명된다.The read operation is described when the field pattern in FIG. 5 is written.

제4도를 참고하여, 선택된 워드라인 WL의 전위는 t0에서 "H"레벨로 상승된다.Referring to FIG. 4, the potential of the selected word line WL is raised to the " H " level at t0.

이리하여, 그 워드라인 WL에 접속된 메모리셀 MC에 있는 테스트데이타가 대응하는 비트라인쌍 BL,으로 독출된다.Thus, the bit line pair BL corresponding to the test data in the memory cell MC connected to the word line WL corresponds. Will be read.

센스증폭기 활성화신호 SA는 t1에서 "H"레벨로 상승되어 센스증폭기(50)를 활성화 시킨다.The sense amplifier activation signal SA is raised to the "H" level at t1 to activate the sense amplifier 50.

이로써 각 비트라인쌍 BL,사이의 미소전위차는 증폭된다.This allows each bit line pair BL, The micropotential difference between them is amplified.

기수열의 열선택신호 Yi가 "H"레벨로 상승하기 전에 "L"레벨의 기대치는 독출/테스트회로(7)의 기대치 기입회로(74)에 의하여 독출용 버스 R,로 인가된다.Before the column select signal Yi of the odd sequence rises to the "H" level, the expected value of the "L" level is read by the expected value write circuit 74 of the read / test circuit 7 for reading the bus R, Is applied.

"H"레벨의 테스트데이타가 기수열의 비트라인쌍 BL,에 독출되기 때문에, 비트라인쌍 BL과의 전위는 "H"레벨과 "L"레벨을 각각 유지한다."H" level test data is a bit line pair BL Bit line pair BL and The potential of maintains the "H" level and "L" level, respectively.

따라서, 독출용 버스 R,에 접속된 제 1 차동증폭기(60)는 도통되는 트랜지스터 ψ₁과 도통안된 트랜지스터 ψ₂를 갖는다.Therefore, the read bus R, The first differential amplifier 60 connected to has a transistor? _{1 that is turned on} and a transistor? ₂ that is not turned on.

이러한 상태에서, t2에서는 기수열의 열선택신호 Yi가 "H"레벨로 상승된다.In this state, the column select signal Yi of the odd sequence is raised to the " H " level at t2.

이로써, 독출용 버스 R,에 접속된 제 1 차동증폭기(60)는 도통된 트랜지스터 ψ₃과 ψ₄를 구비하고, 아울러 트랜지스터 ψ₁과 ψ₃을 경유하여 접지라인에 접속된 독출용 버스 R를 구비한다.Thus, the read bus R, The first differential amplifier 60 connected to is provided with the conducting transistors ψ ₃ and ψ ₄ , and also has a readout bus R connected to the ground line via transistors ψ ₁ and ψ ₃ .

독출용 버스 R의 전위가 "L"레벨로 프리챠지(precharge)되어 있기 때문에, 전위에 특별한 변화가 생기지 않는다.Since the potential of the read bus R is precharged to the "L" level, no special change occurs in the potential.

트랜지스터 ψ₂는 도통되어 있지 않기 때문에 독출용 버스는 프리챠지되어 있지 않고 아울러 그 전위는 프리챠지된 "H"레벨로 유지된다(제4도를 참조)Since the transistor ψ ₂ is not conducting, the read bus Is not precharged and its potential is maintained at the precharged " H " level (see FIG. 4).

상술한 설명은 기수열의 비트라인쌍 BL,의 테스트데이타가 정확하게 독출되는 것에 관한 것이다.The above description is the bit line pair BL, Test data is read correctly.

상기 기수열의 비트라인쌍 BL,의 하나에도 어떠한 에러가 발생되지 않는다고 가정한다면, "L"레벨로 있어야 하는 비트라인의 전위가 "H"레벨 또는 중간레벨로 된다.A bit line pair BL of the odd sequence, Assuming that no error occurs at any of the bit lines, the bitline must be at the "L" level. The potential of becomes the "H" level or the intermediate level.

그러므로, 도통되지 않아야 하는 트랜지스터 ψ₂가 도통한다. 이로써, 정상동작시에 "H"레벨로 유지되어야 하는 독출을 버스가, 제4도의 점선으로 표시된 바와 같이, 트랜지스터 ψ₂와 ψ₄를 통하여 "L"레벨로 방전된다.Therefore, transistor ψ _2, which should not be conductive, is conductive. This allows the bus to read out, which must be kept at the "H" level during normal operation. Is discharged to the " L " level via the transistors? ₂ and? ₄ as indicated by the dotted lines in FIG.

만일, 기수열의 비트라인쌍 BL,에 독출된 테스트데이타에 적어도 하나의 에러데이타가 있다면, 독출용 버스 R과의 양쪽 전위가 "L"레벨이 되고, 아울러 테스트 버스 LB와의 양쪽 전위가 "L"레벨을 유지한다.If the bit line pair BL of the radix sequence, If at least one error data is found in the test data read in the Both potentials are at the "L" level and the test bus LB Both potentials of to maintain the "L" level.

이로써, 에러플래그 EF가 에러검출회로(75)로부터 제공되어서 그 테스트를 종료한다.Thus, the error flag EF is provided from the error detection circuit 75 to end the test.

만일, 기수열의 비트라인쌍 BL,로 독출된 모든 테스트데이타가 정확하다면, 에러플래그 EF는 독출/테스트회로(7)내에 있는 에러검출회로(75)로부터 제공되지 않는다.If the bit line pair BL of the radix sequence, The error flag EF is not provided from the error detection circuit 75 in the read / test circuit 7 if all the test data read as is correct.

이러한 경우에 있어서, 우수열의 비트라인쌍 BL,의 테스트가 수행된다.In this case, the even-numbered bit line pair BL, The test of is performed.

먼저, 독출/테스트회로(7)의 기대치 기입회로(74)는 "H"레벨의 기대치를 독출용 버스 R,로 제공한 다음 우수열의 열선택신호 Yi는 "H"레벨로 상승한다.First, the expected value write circuit 74 of the read / test circuit 7 reads the expected value of the " H " level bus R, Then, the column select signal Yi of the even column is raised to the "H" level.

우수열의 비트라인쌍 BL,의 테스트데이타 모두가 정확하게 독출된때, "L"레벨의 테스트데이타가 우수열의 비트라인쌍 BL,으로 독출된다.Bit line pair BL of even column When all the test data of the data is read correctly, the test data of the "L" level is a bit line pair BL, Will be read.

그러므로, 비트라인 BL의 전위가 "L"레벨을 유지하고, 비트라인의 전위는 "H"레벨을 유지한다.Therefore, the potential of the bit line BL is kept at the "L" level, and the bit line The potential of maintains the "H" level.

이로써, 우수열의 열선택신호 Yi가 "H"레벨로 상승한다 하더라도, 독출용 버스 R의 전위는 "H"레벨을 유지하고, 아울러 독출용 버스의 전위는 "L"레벨을 유지한다.Thus, even if the column select signal Yi of the even row rises to the "H" level, the potential of the read bus R remains at the "H" level, and at the same time, the read bus The potential of maintains the "L" level.

만일, 우수열의 비트라인쌍 BL,에서 적어도 하나의 에러가 있다면, "L"레벨이어야 하는 비트라인 BL의 전위는 "H"레벨 또는 중간레벨이 된다.If bit line pair BL of even column If there is at least one error in, the potential of the bit line BL, which should be at the "L" level, becomes the "H" level or the intermediate level.

이로써, 독출용 버스가 "L"레벨로 방전된다.As a result, the read bus is discharged to the "L" level.

만일, 우수열의 비트라인쌍 BL,으로 독출된 테스트데이타에 적어도 하나의 에러적 데이타가 있다면, 독출용 버스 R,양쪽의 전위는 "L"레벨을 유지하고, 아울러 라인테스트 버스 LB,양쪽의 전위는 "L"레벨을 유지한다.If bit line pair BL of even column If at least one error data is included in the test data read by the read bus R, Both potentials are kept at the "L" level, and the line test bus LB, Both potentials remain at the "L" level.

이로써, 에러검출회로(75)는 에러플래그 EF를 제공하여서 그 테스트를 종료한다.As a result, the error detection circuit 75 provides the error flag EF to terminate the test.

에러플래그 WEF는, 우수열의 비트라인쌍 BL,으로 독출된 모든 테스트데이타가 정확할때, 독출/테스트회로(7)의 에러검출회로(75)로부터 제공되지 않는다.The error flag WEF is a bit line pair BL of even columns. When all of the test data read as is correct, it is not provided from the error detection circuit 75 of the read / test circuit 7.

제 1 워드라인 WL에 접속된 메모리셀 MC에 저장된 테스트데이타가 모두 정확하게 독출되었을때 에러플래그 EF는 독출/테스트회로(7)로부터 제공되지 않는다.When the test data stored in the memory cell MC connected to the first word line WL are all read correctly, the error flag EF is not provided from the read / test circuit 7.

이때, 워드라인 WL의 전위는 "L"레벨로 떨어진다.At this time, the potential of the word line WL drops to the "L" level.

상기 설명된 두 사이클의 독출동작으로, 제 1 워드라인 WL의 하나이 행메모리셀 MC의 테스트가 수행된다.In the two cycle read operation described above, one of the first word lines WL is subjected to a test of the row memory cell MC.

이때, 상기 동작은 제 2 워드라인, 제 3 워드라인 … 테스트를 위하여 계속해서 반복된다.In this case, the operation may include a second word line, a third word line... Repeatedly for testing.

만일, 상기 모든 워드라인의 라인모드테스트가 완료될때 에러플래그가 제공되지 않는다면, 모든 메모리셀 MC에 있는 데이타는 정확하게 독출되고 아울러 그 칩은 그 테스트를 통과하는 것으로 간주된다.If no error flag is provided when the line mode test of all the word lines is completed, the data in all the memory cells MC is read correctly and the chip is considered to pass the test.

제6도는 제1도의 반도체 기억장치의 고전압검출장치(8a~8d)의 구조를 나타낸 회로도이다.6 is a circuit diagram showing the structure of the high voltage detection devices 8a to 8d of the semiconductor memory device of FIG.

N채널 MOS 트랜지스터(81－86)은 어드레스신호 Ai용 입력단자 hi와 노드 N80 사이에 접속된다.The N-channel MOS transistors 81-86 are connected between the input terminal hi for the address signal Ai and the node N80.

레지스터(87)는 노드 N80과 접지라인 사이에 접속된다.The register 87 is connected between the node N80 and the ground line.

i는 0,1,2,3을 표시한다.i represents 0,1,2,3.

노드 N80은 인버터(88)를 거쳐서 래치회로(89)에 접속되어 있다. 트랜지스터(81~86)의 임계전압은 0V로 설정되어 있고 아울러 인버터(88)의 임계전압은 예를들어 공급전압 Vcc의 1/2로 설정되어 있다.The node N80 is connected to the latch circuit 89 via the inverter 88. The threshold voltages of the transistors 81 to 86 are set to 0 V, and the threshold voltage of the inverter 88 is set to 1/2 of the supply voltage Vcc, for example.

공급전압 Vcc가 5V이면, 인버터(88)의 임계전압은 2.5이다. 입력단자 hi로 10V의 전압을 인가하므로써, 6볼트에 의해서 감소된 전압 즉 4V가 노드 N80에 나타난다.If the supply voltage Vcc is 5V, the threshold voltage of the inverter 88 is 2.5. By applying a voltage of 10V to the input terminal hi, a voltage reduced by 6 volts, or 4V, appears at node N80.

인버터(88)는 노드 N80의 신호를 "H"레벨의 신호로 간주하여 "L"레벨의 전압을 제공한다.The inverter 88 regards the signal of the node N80 as a signal of the "H" level and provides a voltage of the "L" level.

입력단자 hi가 어드레스신호 Ai를 인가하는데 사용되기 때문에, 인버터(88)의 출력은 래치회로(89)에 의해 래치된다.Since the input terminal hi is used to apply the address signal Ai, the output of the inverter 88 is latched by the latch circuit 89.

래치회로(89)의 출력신호는 신호로 사용된다.The output signal of the latch circuit 89 is a signal Used as

정상동작시에, 0V~7V의 어드레스신호 Ai는 입력단자 hi로 인가된다.In normal operation, an address signal Ai of 0V to 7V is applied to the input terminal hi.

7V의 어드레스신호 Ai가 입력단자 hi로 인가될때, 1V의 전압은 노드 N80에서 발생된다.When an address signal Ai of 7V is applied to the input terminal hi, a voltage of 1V is generated at the node N80.

이 전압은 인버터(88)에 의해 "L"레벨로 판정되어서 신호를 "H"레벨로 되게 한다.This voltage is determined by the inverter 88 at the " L " level signal To the "H" level.

제7도는 제1도의 반도체 기억장치의발생회로(8e)의 구조를 예시한 회로도이다.FIG. 7 shows the semiconductor memory device of FIG. It is a circuit diagram illustrating the structure of the generation circuit 8e.

발생회로(8e)는 NAND 게이트(91)와 인버터(92)를 구비한다. The generation circuit 8e includes a NAND gate 91 and an inverter 92.

NAND 게이트(91)의 입력단자는 고전압검출장치(8a~8e)로부터 제공된 신호가 인가된다.The input terminal of the NAND gate 91 is a signal provided from the high voltage detection devices 8a to 8e. Is applied.

신호의 적어도 하나가 "L"레벨일때, 인버터(92)로부터 제공된 테스트 인에이블신호는 "L"레벨을 유지한다.signal Test enable signal provided from inverter 92 when at least one of Keeps the "L" level.

제8도는 제1도의 반도체 기억장치의 어드레스버퍼(2)에 포함된 열어드레스버퍼(2a)의 일부구조를 예시한 블록도이다.FIG. 8 is a block diagram illustrating a partial structure of the open address buffer 2a included in the address buffer 2 of the semiconductor memory device of FIG.

열어드레스버퍼(2a)는 보수신호발생회로(20), NAND 게이트(21,22) 및 인버터(23,24)를 구비한다.The open address buffer 2a includes a maintenance signal generation circuit 20, NAND gates 21 and 22, and inverters 23 and 24.

보수신호발생회로(20)는 어드레스신호 Aj를 제공받아 서로 보수적인 신호를 발생한다.The complementary signal generation circuit 20 receives the address signal Aj and generates conservative signals with each other.

J는 0~n을 표시한다.J represents 0 to n.

낸드게이트(21,22)의 일입력단자에는 테스트 인에이블신호가 인가된다.A test enable signal is provided at one input terminal of the NAND gates 21 and 22. Is applied.

테스트 인에이블신호가 "H"레벨인 경우, 보수적 열어드레스신호 CAj,는 인버터(23,24)로부터 제공된다.Test Enable Signal Is "H" level, the conservative open dress signal CAj, Is provided from inverters 23 and 24.

테스트 인에이블신호가 "L"레벨인 경우, 열어드레스신호 CAj,모두가 "L"레벨을 유지한다.Test Enable Signal Is "L" level, the open dress signal CAj, Everyone keeps the "L" level.

제9도와 제10도는 제1도의 반도체 기억장치의 열디코더(4) 구조를 예시한 회로도이다.9 and 10 are circuit diagrams illustrating the structure of the column decoder 4 of the semiconductor memory device of FIG.

열디코더(4)는 제9도에 도시된 열전치디코더(column predecoder)(40)와 제10도의 열메인디코더(column main dicoder)(41)을 구비한다.The column decoder 4 has a column predecoder 40 shown in FIG. 9 and a column main decoder 41 of FIG.

열전치디코더(40)는 복수의 NAND 게이트(42)와 복수의 NAND 게이트(43)을 구비한다.The thermoelectric decoder 40 includes a plurality of NAND gates 42 and a plurality of NAND gates 43.

각 NAND 게이트(42)에는 열어드레스신호의 임의의 두개 신호가 인가된다.Each NAND gate 42 has an open dress signal Any two signals of are applied.

열어드레스신호와 관계된 낸드게이트(43)의 일입력단자에는 신호가 각각 인가된다.Open dress signal The signal is provided at one input terminal of the NAND gate 43 associated with the Are applied respectively.

신호 C0,C1,C2,…는 NAND 게이트(43)으로부터 제공된다.Signals C0, C1, C2, ...; Is provided from the NAND gate 43.

신호와 테스트 인에이블신호는 모두 "H"레벨일때, 열전치디코더(40)는 인가된 열어드레스신호에 응답하여 신호 C0~C3중 하나와, 신호 C4~C7중 하나 및 신호 C8~C11중 하나를 각각 "H"레벨로 전환한다.signal And test enable signal Are all at the "H" level, the thermal predecoder 40 sets one of the signals C0 to C3, one of the signals C4 to C7, and one of the signals C8 to C11, respectively, in response to the applied open dress signal. Switch to

테스트 인에이블신호가 "L"레벨일때, 신호 C4~C11 모두는 "H"레벨을 유지한다.Test Enable Signal Is at the "L" level, all of the signals C4 to C11 maintain the "H" level.

신호의 상기 "H"레벨의 신호에 대응하여, 모두 또는 신호 C0~C3중 어느것이 하이레벨을 유지한다.signal In response to the " H " level signal of < RTI ID = 0.0 >,< / RTI >

열메인디코더(41)는 복수의 AND 게이트(44)를 구비한다.The column main decoder 41 has a plurality of AND gates 44.

열메인디코더(41)는 신호 C0,C1,C2,…에 응답하여 하나 또는 복수의 열선택신호 Y1,Y2,Y3,…를 "H"레벨로 한다.The thermal main decoder 41 has signals C0, C1, C2,... In response to one or more column selection signals Y1, Y2, Y3,... Is set to the "H" level.

테스트 인에이블신호와 신호가 "L"레벨이고, 아울러 신호는 "H"레벨일때, 또는 테스트 인에이블신호와 신호는 "L"레벨이고 그리고 신호는 "H"레벨일때, 열선택신호 Yi는 모든 1비트에 의해 선택된다. 테스트 인에이블신호와 신호는 "L"레벨이고 신호는 "H"레벨인때, 또는 테스트 인에이블신호및 신호는 "L"레벨이고 그리고 신호는 "H"레벨인때, 열선택신호 Yi는 각 2비트를 위해 선택된다.Test Enable Signal And signal Is at the "L" level and signal Is at the "H" level, or the test enable signal And signal Is the "L" level and the signal When is at the "H" level, the column select signal Yi is selected by every 1 bit. Test Enable Signal And signal Is the "L" level and the signal Is at the "H" level, or the test enable signal And signal Is the "L" level and the signal When is at the "H" level, the column select signal Yi is selected for each 2 bits.

테스트 인에이블신호가 "L"레벨이고, 신호중 하나가 "L"레벨이며, 그리고 나머지의 신호가 "H"레벨일때, 열선택신호 Yi는 각 4비트를 위해 선택된다.Test Enable Signal Is the "L" level, the signal When one is at the "L" level, and the remaining signal is at the "H" level, the column select signal Yi is selected for each 4 bits.

테스트 인에이블신호및 신호가 모두 "L"레벨일때, 모든 열선택신호 Yi는 선택된다.Test Enable Signal And signal Are all at the "L" level, all the column select signals Yi are selected.

제11도는 제2도의 에러검출회로(75)의 구조이다.11 shows the structure of the error detection circuit 75 of FIG.

에러검출회로(75)는 3－입력 NOR 게이트로 구비되어 있다. NOR 게이트는 라인테스트용 버스 LB에 접속된 제 1 입력단자와, 라인테스트 버스용에 접속된 제 2 입력단자 및 에러플래그 제어신호 EFC를 인가하는 제 3 입력단자를 갖는다.The error detection circuit 75 is provided with a three-input NOR gate. The NOR gate is the first input terminal connected to the line test bus LB and the line test bus. And a second input terminal connected to the third input terminal for applying the error flag control signal EFC.

에러플래그 제어신호 EFC는 라인모드테스트시에 에러체크가 수행될때에만 "L"레벨을 유지한다.The error flag control signal EFC maintains the "L" level only when an error check is performed during the line mode test.

"H"레벨의 에러플래그 EF는, 에러가 감지될때, NOR 게이트(75)로부터 제공된다.The error flag EF at the "H" level is provided from the NOR gate 75 when an error is detected.

제12도는 상기 제 1 차동증폭기(60)의 다른 예를 예시한 회로도이다.12 is a circuit diagram illustrating another example of the first differential amplifier 60.

제2도의 제 1 차동증폭기(60)와 비교하여 볼때, 비트라인쌍 BL,에 접속된 트랜지스터 ψ₁과 ψ₂의 위치와 열선택신호 Yi를 제공받는 트랜지스터 ψ₃,ψ₄는 서로 대치된다.Compared with the first differential amplifier 60 of FIG. 2, the bit line pair BL, Positions of transistors ψ ₁ and ψ ₂ connected to and transistors ψ ₃ , ψ ₄ receiving the column select signal Yi are replaced with each other.

제12도의 구조에 의하면, 비트라인쌍 BL,사이의 전압크기가 정상동작시에서 충분히 큰 후에 열선택신호 Yi는 "H"레벨로 될수 있다.According to the structure of FIG. 12, the bit line pair BL, The column select signal Yi can be brought to the " H " level after the voltage magnitude between is sufficiently large in normal operation.

그러므로, 관련스트레이 커패시턴스(relating stray capacitance)에 따라 독출용 버스 R1 또는의 전위를 "L"레벨로 급속히 강하할 수 있다.Therefore, depending on the relative stray capacitance, read bus R1 or Can be rapidly lowered to the "L" level.

제13도는 제 1 차동증폭기(60)의 또 다른 예를 예시한 회로도이다.13 is a circuit diagram illustrating another example of the first differential amplifier 60.

제2도의 제 1 차동증폭기(60)와 비교할때, 하나의 트랜지스터 ψ₂₀가 열선택신호 Yi를 받아들이는 두개의 트랜지스터 ψ₃,ψ₄대신에 사용된다.Compared to the first differential amplifier 60 of FIG. 2, one transistor ψ ₂₀ is used instead of two transistors ψ ₃ , ψ ₄ which accept the column select signal Yi.

이것은 장치의 수가 감소되는 것을 의미한다.This means that the number of devices is reduced.

그러나, 비트라인쌍 BL,에 에러가 있어서 비트라인 BL과 비트라인가 단락된다면, 트랜지스터 ψ₁과 ψ₂는 도통되어, 독출용 버스 R1과는 트랜지스터 ψ₁과 ψ₂를 경유하여 각각 접속되어 있다.However, the bitline pair BL, Error in bitline BL and bitline Is short-circuited, transistors ψ ₁ and ψ ₂ are conducted so that the read bus R1 and Are connected via transistors ψ ₁ and ψ ₂ , respectively.

오류비트(fault bit)라인쌍 BL,가 잉여회로에 의해 대체된다 하더라도 라인모드테스트의 수행은 불가능하게 될 것이다.Fault bit line pair BL, Even if is replaced by a redundant circuit, the line mode test will not be possible.

제14도는 제 2 차동증폭기(73)의 다른 예를 예시하는 회로도이다.14 is a circuit diagram illustrating another example of the second differential amplifier 73.

이러한 제 2 차동증폭기(73)는 대칭형 차동증폭기라 칭한다.This second differential amplifier 73 is called a symmetrical differential amplifier.

상기 제 2 차동증폭기(73)는 부가적으로 트랜지스터 ψ₆와 병렬로 접속된 P채널 MOS 트랜지스터 ψ₈와, 트랜지스터 ψ₅과 병렬로 접속된 P채널 MOS 트랜지스터 ψ₇가 제공되어 있다.The second differential amplifier 73 is additionally provided with a P-channel MOS transistor ψ ₈ connected in parallel with the transistor ψ ₆ and a P-channel MOS transistor ψ ₇ connected in parallel with the transistor ψ ₅ .

이리하여, 다음에 설명되는 바와 같이, 정상동작중의 동작특성을 개선할 수 있다.Thus, as described below, the operating characteristic during normal operation can be improved.

제15도는 제 2 차동증폭기(73)의 다른 예를 예시하는 회로도이다.15 is a circuit diagram illustrating another example of the second differential amplifier 73. As shown in FIG.

상기 제 2 차동증폭기(73)는 더블차동증폭기라 한다.The second differential amplifier 73 is called a double differential amplifier.

제15도의 상기 제 2 차동증폭기(73)는 P채널 MOS 트랜지스터 ψ₁₁,ψ₁₂와 N채널 MOS 트랜지스터 ψ₁₅및 ψ₁₆을 갖는 제 1 차동증폭기와, P채널 MOS 트랜지스터 ψ₁₃,ψ₁₄및 N채널 MOS 트랜지스터 ψ₁₇및 ψ₁₈을 갖는 제 2 차동증폭기를 구비한다.The second differential amplifier 73 of FIG. 15 includes a first differential amplifier having P-channel MOS transistors ψ ₁₁ , ψ ₁₂ and N-channel MOS transistors ψ ₁₅ and ψ ₁₆ , and P-channel MOS transistors ψ ₁₃ , ψ ₁₄ and N. And a second differential amplifier having channel MOS transistors? ₁₇ and? ₁₈ .

상기 제 1 차동증폭기는 데이타 버스 DB에 접속되고, 상기 제 2 차동증폭기는 데이타 버스에 접속된다.The first differential amplifier is connected to a data bus DB, and the second differential amplifier is connected to a data bus. Is connected to.

트랜지스터 ψ₁₅와 ψ₁₇의 게이트에는 기준전압 VR이 제공된다.The gates of transistors ψ ₁₅ and ψ ₁₇ are provided with a reference voltage VR.

기준전압 VR은 공급전압 Vcc의 1/2로 세트되어 있다.The reference voltage VR is set to 1/2 of the supply voltage Vcc.

트랜지스터 ψ₁₆및 ψ₁₈의 게이트에는 활성화신호 Y가 제공된다.An activation signal Y is provided to the gates of the transistors? ₁₆ and? ₁₈ .

활성화신호 Y는, 열선택신호 Yi가 "H"레벨을 유지할때, "H"레벨로 된다.The activation signal Y is at the "H" level when the column selection signal Yi is at the "H" level.

제15도의 구조에 의하면, 정상동작의 동작특성의 감도가 개선된다.According to the structure of FIG. 15, the sensitivity of the operating characteristics of the normal operation is improved.

제16도는 상기 제 2 차동증폭기(73)의 또 다른 예를 예시하는 회로도이다.FIG. 16 is a circuit diagram illustrating another example of the second differential amplifier 73. As shown in FIG.

제16도의 상기 차동증폭기(73)는 제14도의 대칭형 차동증폭기와 제15도의 더블차동증폭기의 조합이다.The differential amplifier 73 of FIG. 16 is a combination of the symmetrical differential amplifier of FIG. 14 and the double differential amplifier of FIG.

이러한 제 2 차동증폭기(73)를 더블대칭형 차동증폭기라 한다.This second differential amplifier 73 is called a double symmetric differential amplifier.

제15도의 제 2 차동증폭기(73)과 대비하여 볼때, P채널 MOS 트랜지스터 ψ₂₁~ψ₂₄가 부가적으로 제공된다.In contrast to the second differential amplifier 73 of FIG. 15, the P-channel MOS transistors ψ ₂₁ to ψ ₂₄ are additionally provided.

이러한 구조에 의하면, 대칭형 차동증폭기와 더블차동증폭기 모두의 장점을 구현하게 된다.This structure realizes the advantages of both symmetrical differential amplifiers and double differential amplifiers.

비대칭 차동증폭기와 대칭형 차동증폭기의 특성차는 다음에서 설명된다.The characteristic difference between an asymmetrical differential amplifier and a symmetrical differential amplifier is described below.

제17a도는 구조를 예시하고, 제17b도는 비대칭형 차동증폭기이 파형도를 예시한다.FIG. 17A illustrates the structure, and FIG. 17B illustrates the waveform diagram of the asymmetric differential amplifier.

제18a도는 구조를 예시하고, 제18b도는 대칭형 차동증폭기의 파형도이다.FIG. 18A illustrates a structure, and FIG. 18B is a waveform diagram of a symmetrical differential amplifier.

활성화신호 C가 신호 A와 신호 B사이의 전위차 V를 갖는 "H"가 될때 그 특성이 비교된다.When the activation signal C becomes " H " having a potential difference V between the signals A and B, the characteristics are compared.

비대칭형 차동증폭기에 있어서, 노드 D의 하이레벨 전위와 노드 E의 하이레벨 전위와의 전위차 L1과 노드 E의 로우레벨의 전위와 노드 D의 로우레벨 전위와의 전위차 L2가 존재하고 있다.In the asymmetric differential amplifier, there is a potential difference L2 between the high level potential of the node D and the high level potential of the node E, the low level potential of the node E, and the low level potential of the node D.

대칭형 차동증폭기에는, "H"레벨의 전위를 갖는 노드 D의 "H"레벨전위의 노드 E와의 전위차와, 그리고 "L"레벨전위의 노드 E와 "L"레벨전위의 노드 D와의 전위차는 존재하지 않는다. 필드패턴에 의한 테스트와 마치테스트는 다음에 설명된다. 필드패턴의 여러 예를 제19도~제24도에서 도시한다.In the symmetrical differential amplifier, there is a potential difference between the node E having the "H" level potential and the node E of the "H" level potential, and the potential difference between the node E of the "L" level potential and the node D of the "L" level potential. I never do that. The test with the field pattern and the test are described next. Various examples of the field pattern are shown in FIGS. 19 to 24.

제19도는 행스트라이프 필드패턴이고, 제20도는 체커패턴보드의 필드패턴이며, 제21도는 2－행스트라이프 필드패턴이고, 제22도는 2－열체커패턴이며, 제23도는 더블체커 필드패턴이고, 그리고 제24도는 열스트라이프 필드패턴이다.FIG. 19 is a row stripe field pattern, FIG. 20 is a field pattern of a checker pattern board, FIG. 21 is a 2-row stripe field pattern, FIG. 22 is a 2-column checker pattern, FIG. 23 is a double checker field pattern, 24 is a heat stripe field pattern.

필드패턴 테스트는 상기 필드패턴에 의한 테스트데이타를 메모리어레이에 기입하므로써 수행되고, 그 테스트데이타가 상기 메모리어레이로부터 독출되는 동작이 뒷따른다.The field pattern test is performed by writing test data based on the field pattern into a memory array, followed by an operation in which the test data is read from the memory array.

메모리셀간의 간섭, 워드라인의 노이즈, 비트라인의 노이즈, 센스증폭기간의 노이즈와 같은 작동마진(operational margins)는 필드패턴테스트에 의해 체크될 수 있다.Operational margins such as interference between memory cells, noise in word lines, noise in bit lines, and noise in sense amplification periods can be checked by field pattern tests.

상기 실시예에서는 라인모드테스트가 열선택신호 Yi를 적절하게 선택하므로써 제19도~제24도의 여러 필드패턴을 사용할 수 있게 한다.In the above embodiment, the line mode test selects the column selection signal Yi appropriately so that various field patterns of FIGS. 19 to 24 can be used.

필드패턴에 의한 테스트시에, 어드레스 시스템에서의 에러는, 예를들어, 상기 패턴이 주기적 방식으로 존재하기 때문에 검출되지 않을 가능성이 있다.In testing with a field pattern, an error in the address system may not be detected, for example because the pattern is in a periodic manner.

이러한 경우에, 다음 마치테스트를 수행하는 것이 필요하다. 제25도는 상기 마치테스트를 설명하는 도면이다.In this case, it is necessary to perform the following test. 25 is a diagram for explaining the above test.

4×4(＝16)비트 메모리어레이의 마치테스트의 일예가 제25도에 도시되어 있다.An example of a test of a 4x4 (= 16) bit memory array is shown in FIG.

제25도의 a에서, "L"레벨의 테스트데이타가 백그라운드 데이타(background data)로서 모든 어드레스에 기입된다.In a of FIG. 25, test data of the " L " level is written to all addresses as background data.

b에서, "L"레벨의 테스트데이타가 X어드레스 1과 Y어드레스 1로부터 독출되고, 아울러 "H"레벨의 테스트데이타가 동일어드레스에 기입된다.In b, the test data of the "L" level is read out from the X address 1 and the Y address 1, and the test data of the "H" level is written in the same address.

C에서, "L"레벨의 테스트데이타는 X어드레스 2와 Y어드레스 1로부터 독출되고, 아울러 "H"레벨의 테스트데이타는 동일어드레스로 기입된다.In C, test data of the "L" level is read out from X address 2 and Y address 1, and test data of the "H" level is written in the same address.

X어드레스의 어드레스는 연속적으로 증가되고, 그리고 상기 동작이 반복된다.The address of the X address is continuously increased, and the operation is repeated.

상기 동작이 X어드레스의 4어드레스에 대하여 완료된때, Y어드레스의 어드레스는 1증가되고 그리고 상기 동작은 X어드레스의 어드레스가 계속해서 1증가되는 동안 반복된다.When the operation is completed for four addresses of the X address, the address of the Y address is increased by one and the operation is repeated while the address of the X address is continuously increased by one.

d에서, "L"레벨의 테스트데이타는 X어드레스 4와 Y어드레스 4로부터 독출되고, 아울러 "H"레벨의 테스트데이타는 동일어드레스에 기입된다.In d, test data of the "L" level is read out from X address 4 and Y address 4, and test data of the "H" level is written in the same address.

상기의 방식으로 X어드레스와 Y어드레스를 증가하면, "H"레벨의 테스트데이타는 독출되고 그리고 "L"레벨의 테스트데이타는 기입된다.When the X address and the Y address are increased in the above manner, the test data of the "H" level is read out and the test data of the "L" level is written.

이러한 동작은 모든 어드레스에 대해 반복된다.This operation is repeated for all addresses.

"L"레벨의 테스트데이타가 e에 도시된 바와 같이 모든 어드레스에 기입된다.Test data of the "L" level is written to all addresses as shown in e.

이때, 모든 어드레스의 "L"레벨 테스트데이타는 독출된다.At this time, the "L" level test data of all addresses is read.

상기의 동작과 유사한 동작이 X어드레스와 Y어드레스의 어드레스를 증가하면서 수행된다.An operation similar to the above operation is performed while increasing the addresses of the X address and the Y address.

이러한 마치테스트는 어드레스가 정확하게 선택되는 가를 심사하는 것이 필요하다.Such a marquee test needs to examine whether the address is correctly selected.

상기 실시예에서의 반도체 메모리장치에 있어서, 상기 마치테스트와 유사한 테스트가 수행될 수 있다.In the semiconductor memory device in the above embodiment, a test similar to the March test can be performed.

이러한 유사마치테스트(pseudo march test)가 상기 실시예에 따라서 수행될 수 있다는 것이 제26도를 참고하여 설명된다. 제26도를 참고하여, 상기 동일테스트 데이타의 독출 및 기입동작은 Y어드레스의 4비트마다 수행된다.It is described with reference to FIG. 26 that such pseudo march test can be performed according to the above embodiment. Referring to Fig. 26, the read and write operations of the same test data are performed every four bits of the Y address.

동시에 선택된 Y어드레스의 4개의 어드레스내에 있는 테스트데이타를 구별하는 것이 필요한다.At the same time, it is necessary to distinguish test data in four addresses of the selected Y address.

"L"레벨의 테스트데이타가 모든 어드레스내에 기입된 다음, X어드레스 WL1이 선택된다.After the test data of the "L" level is written into all addresses, the X address WL1 is selected.

"L"레벨의 기대치는 Y어드레스 BL1~BL10에 인가되면서 이들 어드레스로부터 "L"레벨의 테스트데이타의 독출동작이 뒷따른다.The expected value of the "L" level is applied to the Y addresses BL1 to BL10, followed by the reading operation of the test data of the "L" level from these addresses.

다음, "H"레벨의 테스트데이타는 Y어드레스 BL1,BL5 및 BL9에만 기입되고, 아울러 "L"레벨의 테스트데이타는 Y어드레스 BL2~BL4,BL6~BL8,BL10으로 기입된다.Next, the test data of the "H" level is written only to the Y addresses BL1, BL5 and BL9, and the test data of the "L" level is written into the Y addresses BL2 to BL4, BL6 to BL8, BL10.

X어드레스의 증가후, 상기에서 언급된 기입 및 독출동작이 수행된다.After the increase of the X address, the above-described write and read operations are performed.

이러한 동작이 이전 X어드레스로 완료된때, X어드레스는 WL1으로 복귀된다.When this operation is completed with the previous X address, the X address is returned to WL1.

"H"의 기대치가 Y어드레스 BL1,BL5 및 BL9로 제공되고, 아울러 "L"의 기대치는 Y어드레스 BL2~BL4,BL6~BL8 및 BL10으로 제공된다.The expectation of "H" is provided in Y addresses BL1, BL5 and BL9, and the expectation of "L" is provided in Y addresses BL2 to BL4, BL6 to BL8 and BL10.

테스트데이타는 이러한 어드레스로부터 독출된다.Test data is read from this address.

이때, "H"레벨의 테스트데이타는 Y어드레스 BL1,BL2,BL5,BL6,BL9 및 BL10으로 기입되고, 아울러 "L"레벨의 테스트데이타는 Y어드레스 BL3,BL4,BL7 및 BL8으로 기입된다.At this time, the test data of the "H" level is written in Y addresses BL1, BL2, BL5, BL6, BL9 and BL10, and the test data of the "L" level is written in Y addresses BL3, BL4, BL7 and BL8.

X어드레스가 증가되고, 아울러 상기 독출 및 기입동작이 반복된다.The X address is increased and the read and write operations are repeated.

유사하게, "H"레벨의 기대치는 Y어드레스 BL1,BL2,BL5,BL6,BL9,BL10으로 제공되고, 아울러 "L"레벨의 기대치는 Y어드레스 BL3,BL4,BL7,BL8으로 기입된다.Similarly, the expectations of the "H" level are provided in the Y addresses BL1, BL2, BL5, BL6, BL9, BL10, and the expectations of the "L" level are written in the Y addresses BL3, BL4, BL7, BL8.

테스트데이타는 이러한 어드레스로부터 독출된다.Test data is read from this address.

마치테스트와 국부적으로 동일한 테스트가 상기한 방법으로 수행될 수 있다.The same test as the local test can be performed in the above manner.

그러므로, 테스트시간은 복수의 래치회로를 사용하는 종래의 라인모드테스트시에는 효과적이지 못한 유사마치에서 조차 비약적으로 감소될 수 있다.Therefore, the test time can be drastically reduced even in similarity which is not effective in the conventional line mode test using a plurality of latch circuits.

제27도 및 제28도는 메모리어레이가 16블록어레이 BK로 분리될 경우의 예를 나타내고 있다.27 and 28 show an example in which the memory array is divided into 16 block arrays BK.

상기 메모리어레이는 1024비트라인쌍과 1024워드라인을 구비하고 1M비트의 용량을 갖는다.The memory array has a pair of 1024 bit lines and 1024 word lines and has a capacity of 1 M bits.

하나의 열선택신호 Yi는 하나의 블록어레이 BK내에서 활성화 된다.One column select signal Yi is activated in one block array BK.

그러므로 16개의 메모리셀은 동시에 테스트될 수 있다.Therefore, 16 memory cells can be tested simultaneously.

모든 메모리어레이의 테스트는 각 블록어레이에서 마치테스트를 수행하므로써 완료된다.All memory array tests are completed by performing a test on each block array.

따라서, 상기 마치테스트시간은 1/16로 감소될 수 있다.Therefore, the test time can be reduced to 1/16.

제29도를 참고하여, 제1 및 제2도의 반도체 기억장치의 다른 동작이 이하에서 설명된다.Referring to FIG. 29, other operations of the semiconductor memory devices of FIGS. 1 and 2 are described below.

독출용 버스 R,는 "H"레벨로 프리챠지된다.Read bus R, Is precharged to the "H" level.

예를들어, "H" 테스트데이타가 우수열의 모든 비트라인쌍 BL,으로 적절하게 독출되면, 독출용 버스 R,에 접속된 각 제 1 차동증폭기(60)는 트랜지스터 ψ₁을 턴온(turn on)시키고 아울러 트랜지스터 ψ₂를 턴오프(turn off)시킨다.For example, if the "H" test data is all bitline pairs BL in the even column, When properly read, the reading bus R, Thereby the each of the first differential amplifier 60 is turned on and the transistor ψ ₁ (turn on) and as well as turning off the transistor ψ ₂ (turn off) the connection.

모든 열선택신호 Yi가 "H"레벨 상승될때, 독출용 버스는 "L"레벨로 방전되고, 아울러 독출용 버스 R은 방전되지 않아, 그 전위가 "H"레벨로 유지된다.Read bus when all heat select signals Yi are raised to "H" level Is discharged to the "L" level, and the read bus R is not discharged, and its potential is maintained at the "H" level.

만일, 우수열의 비트라인쌍 BL,의 하나에서 에러가 있다면, 예를들어, "L"레벨로 유지되어야 하는 비트라인의 전위는 "H"레벨 또는 중간레벨을 유지한다.If bit line pair BL of even column If there is an error in one of the bit lines, for example, the bitline should be kept at the "L" level The potential of maintains the "H" level or the intermediate level.

따라서, 턴오프되어야 하는 트랜지스터 ψ₂는 온된다.Thus, transistor ψ ₂ to be turned off is turned on.

이리하여 독출용 버스 R,모두가 "L"레벨로 방전된다.Thus bus R for reading, All are discharged to the "L" level.

동시에 모두 독출된 복수의 데이타가 서로 일치된때, 모든 데이타가 적절하게 독출되었는가를 검출한다.When a plurality of data read all at the same time coincide with each other, it is detected whether all data have been read properly.

동시에 독출된 복수의 데이타중 어느것이 기타의 데이타와 일치하지 않을때, 에러가 발생되었는지를 검출한다.It is detected whether an error has occurred when any of a plurality of data read at the same time does not match other data.

독출용 버스 R,에는 기대치로서, 독출될 데이타와 대응하는 데이타가 제공된다.Read bus R, As expected, data corresponding to the data to be read is provided.

각 어드레스에 저장된 데이타가 기대치를 판정하기 위하여 "H" 또는 "L"레벨인지의 여부를 미리 알고 있는 것이 필요하다.It is necessary to know in advance whether the data stored at each address is at the "H" or "L" level in order to determine the expected value.

또한, 각 어드레스에 대응하는 기대치를 상기 독출용 버스에 기입하는 것이 필요한다.In addition, it is necessary to write the expected value corresponding to each address to the read bus.

그 결과, 테스트동작이 복잡하게 된다.As a result, the test operation is complicated.

상기 방식에서, 동일데이타가 다른 메모리셀을 위하여 저장되어 있는 정보만이 앞서 요구된다.In this manner, only information in which the same data is stored for another memory cell is required previously.

기대치 기입회로(74)에 의하여 상기 기대치를 독출용 버스로 제공하는 것은 필요치 않다.It is not necessary to provide the expected value to the read bus by the expectation writing circuit 74.

이로써, 테스트를 용이하게 수행할 수 있다.As a result, the test can be easily performed.

제30도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 주요구성의 구조를 나타내는 회로도이다.30 is a circuit diagram showing the structure of main components of a semiconductor memory device according to another embodiment of the present invention.

이 반도체 기억장치는 두개의 메모리어레이 블록 1a 및 1b를 포함하는 분리된 센스증폭기 구조를 구비한다.This semiconductor memory device has a separate sense amplifier structure including two memory array blocks 1a and 1b.

메모리어레이 블록 1a와 1b는 센스증폭기그룹(5)와 독출/기입게이트(6)를 공유한다.The memory array blocks 1a and 1b share the sense amplifier group 5 and the read / write gate 6.

메모리어레이 블록 1a에서 각 비트라인쌍 BL,은 스위치 Sa를 경유하여 대응하는 센스증폭기(50)와 대응하는 제 1 차동증폭기(60)에 접속된다.Each bit line pair BL, in memory array block 1a Is connected to a corresponding sense amplifier 50 and a corresponding first differential amplifier 60 via a switch Sa.

메모리어레이 블록 1b에 있는 각 비트라인쌍 BL,은 스위치 Sb를 경유하여 대응하는 센스증폭기(50)와 대응하는 제 1 차동증폭기(60)에 접속되어 있다.Each bitline pair BL in memory array block 1b, Is connected to the corresponding sense amplifier 50 and the corresponding first differential amplifier 60 via the switch Sb.

스위치 Sa 및 Sb의 하나가 스위치신호 SL 및 SR에 의해 선택적으로 턴온된다.One of the switches Sa and Sb is selectively turned on by the switch signals SL and SR.

상기 실시예에 의하면, 한세트의 센스증폭기그룹(5)과 한세트의 독출/기입게이트(6)만이 두개의 메모리어레이 블록 1a와 1b를 위해 필요하다.According to this embodiment, only one set of sense amplifier groups 5 and one set of read / write gates 6 are required for the two memory array blocks 1a and 1b.

이리하여 설계면적을 감소한다.This reduces the design area.

상기 실시예는 센스증폭기그룹(5)과 독출/기입게이트(6)가 큰 면적을 차지하기 때문에 설계면적을 감소하는데 특히 이롭다.This embodiment is particularly advantageous for reducing the design area since the sense amplifier group 5 and the read / write gate 6 occupy a large area.

본 발명이 상세하게 설명되고 예시되었다 하더라도, 본 발명은 예시 및 예에 불과하고 그에 제한되는 것은 아니고, 본 발명의 정신 및 범위는 첨부된 청구범위에 의해서만이 제한된다.Although the invention has been described and illustrated in detail, the invention is not limited to the examples and examples, but the spirit and scope of the invention is limited only by the appended claims.

Claims (23)

복수의 행 및 열에 배열된 복수의 메모리셀(MC)을 포함하는 메모리어레이(1)와, 테스트 동작중에는 선택된 행에 있는 상기 메모리어레이(1)의 소정수의 열을 동시에 선택하고 아울러 정상동작중에는 상기 복수의 열중 하나를 선택하기 위한 수단(4)와, 선택된 행 및 열의 메모리셀에 저장된 데이타를 독출하기 위한 독출수단(3)과, 테스트 동작중에 상기 독출수단(3)에 의해 독출된 데이타를 소정의 기대치와 동시에 비교하는 테스트수단(7)과, 아울러 상기 테스트수단의 결과를 제공하기 위한 표시수단(11)을 구비하되, 상기 테스트수단(7)이 상기 메모리어레이(1)의 복수열에 각각 대응되는 복수의 제 1 증폭수단(60), 제 2 동증폭기(73) 및 기대치를 저장하기 위한 기대치 입력수단(74)을 갖고, 정상독출동작중에는 상기 선택수단(4)와 상기 제 2 차동증폭기(73)에 의해 선택된 열에 대응하는 상기 제 1 증폭수단(60)이 커런트 미러형 증폭기를 형성하고, 테스트동작시에는 상기 선택수단(4)에 의해 선택된 열에 대응하는 상기 제 1 증폭수단(60)의 각각이 상기 대응하는 열로부터 독출된 데이타를 상기 기대치와 비교하는 것을 특징으로 하는 반도체 기억장치.During a test operation, a memory array 1 including a plurality of memory cells MC arranged in a plurality of rows and columns and a predetermined number of columns of the memory array 1 in a selected row are simultaneously selected during a test operation. Means (4) for selecting one of the plurality of columns, reading means (3) for reading data stored in memory cells of the selected rows and columns, and data read by the reading means (3) during a test operation. Test means (7) for simultaneously comparing with a predetermined expectation and display means (11) for providing the results of said test means, wherein said test means (7) are arranged in a plurality of rows of said memory array (1), respectively. A corresponding plurality of first amplifying means 60, a second dynamic amplifier 73, and expectation input means 74 for storing the expectation value, and the selection means 4 and the second differential amplifier during the normal reading operation. By (73) The first amplifying means 60 corresponding to the selected column forms a current mirror amplifier, and during the test operation, each of the first amplifying means 60 corresponding to the column selected by the selecting means 4 And the data read out from the corresponding column is compared with the expected value. 제1항에 있어서, 동시에 테스트하기 위해서, 상기 메모리어레이(1)의 다른 열을 선택하기 위하여 상기 선택수단(4)를 제어하기 위한 제어수단(2,8a 내지 8b)을 부가하는 것을 특징으로 하는 반도체 기억장치.The method according to claim 1, characterized by adding control means (2, 8a to 8b) for controlling the selection means (4) to select another column of the memory array (1) for simultaneous testing. Semiconductor memory. 제2항에 있어서, 기입용 버스(W,)와, 독출용 버스(R,)과, 정상 기입동작중에 상기 선택수단(4)에 의해서 선택된 단일의 열을 상기 기입용 버스(W,)에 접속하기 위한 접속수단(65 내지 68) 및 상기 선택수단(4)에 의해서 선택된 열에 대응하는 상기 제 1 증폭수단(60)을 활성화하기 위한 활성화수단(Q3,Q4)를 부가하는 것을 특징으로 하는 반도체 기억장치.The writing bus W according to claim 2, ) And bus for reading (R, And a single row selected by the selection means 4 during the normal write operation. And connecting means (65 to 68) for connecting to the first and second means for activating the first amplifying means (60) corresponding to the heat selected by the selecting means (4). Semiconductor memory device. 제1항에 있어서, 상기 테스트수단(7)이 라인모드테스트를 수행하는 것을 특징으로 하는 반도체 기억장치.The semiconductor memory device according to claim 1, wherein said test means (7) performs a line mode test. 복수의 워드라인(WL), 상기 복수의 워드라인(WL)에 교차되어 있는 복수의 비트라인쌍(BL,), 아울러 상기 워드라인(WL)과 상기 비트라인쌍(BL,)의 교차점에 제공된 복수의 메모리셀(MC)을 갖는 메모리어레이(1)과, 기입용 버스(W,)와, 독출용 버스(R,)과, 상기 각각의 복수의 비트라인쌍(BL,)과 상기 독출용 버스(R,) 사이에 각기 제공된 복수의 제 1 증폭수단(60)과, 제 2 증폭수단(73)과, 기대치를 저장하기 위한 기대치 입력수단(74)와, 정상동작중에 독출 및 기입하기 위해 상기 복수의 비트라인쌍중의 하나를 선택하고, 아울러 테스트동작중에 소정수의 비트라인쌍을 동시에 선택하기 위한 선택수단(4)와, 정상동작중에는 상기 선택수단(4)에 의해 선택된 비트라인쌍을 상기 기입용 버스(W,)에 접속하기 위한 접속수단(65 내지 68) 및 선택된 비트라인쌍에 대응하는 제 1 증폭수단(60)을 활성화 하기 위한 활성화수단(Q3,Q4)을 구비하여서, 정상독출동작시에는 상기 활성화된 제 1 증폭수단(60)과 상기 제 2 증폭수단(73)이 커런트 미러형 증폭기를 형성하고, 테스트동작중에는 상기 각각의 활성화된 제 1 증폭수단(60)이 상기 대응하는 비트라인쌍의 데이타를 상기 기대치와 비교하여 그 비교결과를 상기 독출용 버스(R,)로 제공하는 것을 특징으로 하는 반도체 기억장치.A plurality of word lines WL and a plurality of bit line pairs BL, which intersect the plurality of word lines WL, ) And the word line WL and the bit line pair BL, Memory array 1 having a plurality of memory cells MC provided at the intersections of < RTI ID = 0.0 >),< / RTI > ) And bus for reading (R, ) And the plurality of bit line pairs BL, ) And the read bus R, A plurality of first amplifying means 60, a second amplifying means 73, expectation input means 74 for storing expected values, and the plurality of bits for reading and writing during normal operation. The selecting means 4 for selecting one of the line pairs and simultaneously selecting a predetermined number of pairs of bit lines during the test operation, and the bit line pair selected by the selecting means 4 during the normal operation. Bus (W, And activating means (Q3, Q4) for activating the first amplifying means (60) corresponding to the selected bit line pair. The first amplifying means 60 and the second amplifying means 73 form a current mirror amplifier, and during the test operation, each of the activated first amplifying means 60 receives data of the corresponding bit line pair. The comparison result is compared with the expected value and the read bus R, A semiconductor memory device characterized by the above-mentioned. 제5항에 있어서, 데이타 버스(DB,), 라인테스트 버스(LD,), 아울러 정상독출동작중에는 상기 독출용 버스(R,)를 상기 데이타 버스(DB,)에 접속하고, 테스트동작중에는 상기 독출용 버스(R,)를 상기 라인테스트 버스(LB,)에 접속하기 위한 스위치수단(71,72)를 부가하는 것을 특징으로 하는 반도체 기억장치.The method of claim 5, wherein the data bus (DB, ), Line test bus (LD, In addition, the read bus (R, ) The data bus (DB, ), And during the test operation, the read bus R, ) The line test bus LB, And switching means (71, 72) for connecting to the semiconductor memory device. 제6항에 있어서, 상기 반도체 기억장치를 정상동작모드 또는 테스트동작모드로 설정하기 위한 설정수단(8a 내지 8e)를 부가하는 것을 특징으로 하는 반도체 기억장치.7. The semiconductor memory device according to claim 6, further comprising setting means (8a to 8e) for setting the semiconductor memory device to a normal operation mode or a test operation mode. 제7항에 있어서, 상기 설정수단(8a 내지 8e)이, 외부에서 가해진 신호를 받아들이는 적어도 하나의 외부단자(h0 내지 h3)와, 정상 논리레벨보다 높은 레벨의 전압이 상기 외부단자(h0 내지 h3)중 적어도 어느 하나에 제공될때, 상기 반도체 기억장치를 테스트모드로 설정하기 위한 신호()를 발생하기 위한 검출수단을 구비하는 것을 특징으로 하는 반도체 기억장치.8. The apparatus according to claim 7, wherein the setting means (8a to 8e) includes at least one external terminal (h0 to h3) for receiving a signal applied from the outside, and a voltage at a level higher than a normal logic level. a signal for setting the semiconductor memory device to a test mode when provided to at least one of h3). And a detecting means for generating the semiconductor memory device. 제7항에 있어서, 상기 설정수단이, 외부서 가해진 신호를 받아들이기 위한 복수의 외부단자(h0 내지 h3)와, 정상 논리레벨보다 높은 레벨의 전압이 외부단자로 제공될때 검출신호를 발생하기 위한 상기 복수의 외부단자(h0 내지 h3)로 각각 접속된 복수의 고전압검출수단(8a 내지 8d)과, 아울러 상기 검출신호가 상기 고전압검출수단(8a 내지 8d)중의 하나로부터 발생될때 상기 반도체 기억장치를 테스트모드로 설정하기 위하여 신호()를 발생하기 위한 설정용 신호발생수단(8e)을 부가하는 것을 특징으로 하는 반도체 기억장치.8. The apparatus according to claim 7, wherein said setting means is adapted to generate a detection signal when a plurality of external terminals h0 to h3 for accepting an externally applied signal and a voltage higher than the normal logic level are provided to the external terminals. The semiconductor memory device when a plurality of high voltage detecting means 8a to 8d connected to the plurality of external terminals h0 to h3, respectively, and the detection signal is generated from one of the high voltage detecting means 8a to 8d. Signal to set the test mode. And a setting signal generating means (8e) for generating (). 제9항에 있어서, 상기 선택수단(4)은 상기 복수의 고전압검출수단으로부터 가해진 복수의 검출신호와 복수의 비트라인쌍을 동시에 선택하기 위하여 상기 설정용 신호발생수단(8e)으로부터 가해진 상기 설정용신호()에 응답하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.10. The setting means according to claim 9, wherein said selecting means (4) is applied from said setting signal generating means (8e) for simultaneously selecting a plurality of detection signals and a plurality of bit line pairs applied from said plurality of high voltage detecting means. signal( And means for responding to the semiconductor memory device. 제5항에 있어서, 상기 제 1 증폭수단(60)으로부터 받아들인 비교표시에 응답하여 에러플래그를 제공하기 위한 에러검출수단(75)을 부가하는 것을 특징으로 하는 반도체 기억장치.6. The semiconductor memory device according to claim 5, further comprising error detecting means (75) for providing an error flag in response to the comparison display received from said first amplifying means (60). 제5항에 있어서, 상기 복수의 각각의 제 1 증폭수단(60)은 차동증폭기(60)을 형성하는 것을 특징으로 하는 반도체 기억장치.6. The semiconductor memory device according to claim 5, wherein each of said plurality of first amplifying means (60) forms a differential amplifier (60). 제5항에 있어서, 상기 제 2 증폭수단이 차동증폭기(73)를 형성하는 것을 특징으로 하는 반도체 기억장치.6. The semiconductor memory device according to claim 5, wherein said second amplifying means forms a differential amplifier (73). 제13항에 있어서, 상기 차동증폭기(73)이 대칭형 차동증폭기인 것을 특징으로 하는 반도체 기억장치.14. The semiconductor memory device according to claim 13, wherein said differential amplifier (73) is a symmetrical differential amplifier. 제13항에 있어서, 상기 차동증폭기(73)가 더블차동증폭기인 것을 특징으로 하는 반도체 기억장치.14. The semiconductor memory device according to claim 13, wherein said differential amplifier (73) is a double differential amplifier. 제13항에 있어서, 상기 차동증폭기(73)가 더블대칭형 차동증폭기인 것을 특징으로 하는 반도체 기억장치.14. The semiconductor memory device according to claim 13, wherein said differential amplifier (73) is a double symmetric differential amplifier. 제5항에 있어서, 상기 선택수단이, 테스트동작시에 복수의 비트라인을 동시에 선택하기 위한 복수의 선택신호를 발생하고, 아울러 정상독출 및 기입동작시에 신호선택신호를 발생하기 위해 외부로부터 가해진 어드레스신호에 응답하는 열디코더수단(4)를 구비하는 것을 특징으로 하는 반도체 기억장치.6. The apparatus according to claim 5, wherein said selection means is applied from outside to generate a plurality of selection signals for simultaneously selecting a plurality of bit lines during a test operation, and to generate a signal selection signal during normal read and write operations. And a column decoder means (4) in response to the address signal. 제5항에 있어서, 상기 테스트동작이 라인모드테스트동작을 포함하는 것을 특징으로 하는 반도체 기억장치.6. The semiconductor memory device according to claim 5, wherein said test operation comprises a line mode test operation. 복수의 워드라인(WL), 상기 복수의 워드라인과 교차되게 하기 위해 제공된 복수의 비트라인쌍(BL,) 및 상기 워드라인과 상기 비트라인싸의 교차점에 제공된 복수의 메모리셀(MC)을 구비한 메모리어레이(1)와, 기입용 버스(W,)와, 독출용 버스(R,)와, 상기 복수의 비트라인쌍과 상기 독출용 버스(R,) 사이에 각각 제공된 복수의 제 1 증폭수단(60) 및 제 2 증폭수단(73)을 구비한 반도체 기억장치의 작동방법에 있어서, 동작모드를 지정하는 스텝과, 테스트모드의 지정에 응답하여, 제 1 기대치를 발생하는 스텝과, 임의적인 제 1 복수의 비트라인쌍(BL,)을 동시에 선택하는 스텝과, 상기 제 1 복수의 비트라인쌍(BL,)으로부터 저장된 데이타를 증폭하는 스텝과, 상기 대응하는 제 1 복수의 비트라인쌍(BL,)의 증폭된 데이타를 상기 제 1 기대치와 동시에 비교하는 스텝과, 임의적인 제 2 복수의 비트라인쌍(BL,)을 동시에 선택하는 스텝과, 상기 제 2 복수의 비트라인쌍(BL,)으로부터 저장된 데이타를 증폭하는 스텝과, 상기 대응하는 제 2 복수의 비트라인쌍(BL,)의 증폭된 데이타를 상기 제 2 기대치와 동시에 비교하는 스텝 및 정상동작모드의 지정에 응답하여, 상기 복수의 비트라인쌍(BL,)의 어느 하나를 선택하는 스텝과 기입동작을 위해 상기 선택된 비트라인쌍(BL,)을 상기 기입용 버스(W,)로 접속하는 스텝과, 독출동작을 위해 상기 선택된 비트라인쌍(BL,)으로부터 저장된 데이타를 증폭하는 스텝을 포함하여서, 독출동작을 위한 상기 증폭의 스텝이 상기 제 1 증폭수단(60) 및 상기 제 2 증폭수단(73)을 활성화시킴으로써 커런트 미러형 증폭기를 구현하는 스텝을 갖는 것을 특징으로 하는 반도체 기억장치의 동작방법.A plurality of word lines WL, a plurality of bit line pairs BL, provided to intersect the plurality of word lines ) And a memory array 1 having a plurality of memory cells MC provided at intersections of the word line and the bit line, and a write bus W, ) And bus for reading (R, ), The plurality of bit line pairs and the read bus R, In a method of operating a semiconductor memory device having a plurality of first amplifying means 60 and a second amplifying means 73 provided respectively between the steps of: specifying an operation mode, and in response to specifying a test mode, Generating a first expectation value and an optional first plurality of bit line pairs BL, ) And simultaneously selecting the first plurality of bit line pairs BL, Amplifying the stored data from the plurality of bit lines; and corresponding first plurality of bit line pairs BL, Comparing the amplified data of C1) with the first expected value simultaneously with an optional second plurality of bit line pairs BL, ) And simultaneously selecting the second plurality of bit line pairs BL, Amplifying the stored data from the second plurality of bit line pairs (BL, Comparing said amplified data with the second expected value simultaneously and in response to designation of a normal operation mode, said plurality of bit line pairs BL, Step of selecting any one of the " ) Is the bus for writing (W, ), And the selected bit line pair BL, for a read operation. And amplifying the stored data from the amplification step, wherein the amplifying step for the read operation is performed by activating the first amplifying means 60 and the second amplifying means 73 to implement a current mirror amplifier. And a method of operating a semiconductor memory device. 복수의 행 및 열에 배열된 복수의 메모리셀(MC)을 구비한 메모리어레이(1)과, 테스트동작시에는 선택된 행에 있는 상기 메모리어레이(1)의 소정수의 열을 동시에 선택하고, 아울러 정상동작중에는 상기 복수의 열중 하나를 선택하기 위한 선택수단(4)과, 상기 선택된 행 및 열의 메모리셀에 저장된 데이타를 독출하는 독출수단(3)과, 테스트 동작중에는 상기 독출수단에 의해 독출된 데이타를 서로서로 동시에 비교하는 테스트수단(7) 및 상기 테스트수단의 결과를 제공하는 표시수단(11)을 구비하되, 상기 테스트수단(7)이 상기 메모리어레이의 복수열에 각각 대응하는 복수의 제 1 증폭수단(60)과 제 2 차동증폭기(73)을 갖고, 상기 선택수단(4)와 상기 제 2 증폭수단(73)에 의해 선택된 열에 대응하는 상기 제 1 증폭수단(60)이 정상독출동작시에 커런트 미러형 증폭기를 형성하며, 상기 제 1 증폭수단(60)이 상기 대응하는 열로부터 독출된 모든 데이타를 서로서로 비교하는 것을 특징으로 하는 반도체 기억장치.A memory array 1 having a plurality of memory cells MC arranged in a plurality of rows and columns and a predetermined number of columns of the memory array 1 in a selected row at the time of a test operation are simultaneously selected and normal. Selecting means 4 for selecting one of the plurality of columns during operation, reading means 3 for reading data stored in memory cells of the selected rows and columns, and data read by the reading means during a test operation. And test means (7) for simultaneously comparing each other with each other and display means (11) for providing the results of the test means, wherein the test means (7) comprise a plurality of first amplifications corresponding to a plurality of rows of the memory array, respectively. The first amplifying means (60) having a means (60) and a second differential amplifier (73) and corresponding to the heat selected by said selecting means (4) and said second amplifying means (73) during normal read operation. Current mirror type increase Form a group, wherein the first amplifying means (60), the semiconductor memory device, characterized in that said corresponding comparison with one another of all the data read out from the heat. 제20항에 있어서, 동시 테스트를 위해 상기 메모리어레이(1)의 다른 열을 선택하기 위하여 상기 선택수단(4)를 제어하기 위한 제어수단(2,8a 내지 8e)를 부가하는 것을 특징으로 하는 반도체 기억장치.21. The semiconductor according to claim 20, further comprising control means (2, 8a to 8e) for controlling said selection means (4) to select another row of said memory array (1) for simultaneous testing. Memory. 복수의 행 및 열에 배열된 복수의 메모리셀(MC)을 갖는 제 1 및 제 2 메모리어레이(1a,1b)와, 상기 제 1 및 제 2 메모리어레이(1a,1b)중 하나를 선택하기 위한 스위치수단(Sa,Sb)와, 테스트동작시에는 상기 선택된 메모리어레이(1)의 소정수의 열을 동시에 선택하고, 아울러 정상동작시에는 상기 복수의 열중 하나를 선택하기 위한 선택수단(4)와, 상기 선택된 행 및 열의 메모리셀에 저장된 데이타를 독출하는 독출수단(3)과, 테스트동작중에는 상기 독출수단에 의해 독출된 데이타를 소정의 기대치와 동시에 비교하는 테스트수단(7) 및 상기 테스트수단의 결과를 제공하는 표시수단(11)을 구비하되, 상기 테스트수단(7)이 상기 메모리어레이의 복수열에 각각 대응하는 복수의 제 1 증폭수단(60)과 제 2 증폭수단(73) 및 기대치를 저장하기 위한 기대치 입력수단(74)를 갖고, 상기 선택수단(4)와 상기 제 2 증폭수단(73)에 의해 선택된 열에 대응하는 상기 제 1 증폭수단(60)이 정상독출동작시에 커런트 미러형 증폭기를 형성하며, 상기 선택수단(4)에 의해 선택된 열에 대응하는 상기 제 1 증폭수단(60)의 각각은 상기 대응하는 열로부터 독출된 데이타를 테스트동작시에 상기 기대치와 비교하는 것을 특징으로 하는 반도체 기억장치.Switches for selecting one of the first and second memory arrays 1a and 1b having a plurality of memory cells MC arranged in a plurality of rows and columns, and one of the first and second memory arrays 1a and 1b. Means (Sa, Sb) and selection means (4) for simultaneously selecting a predetermined number of columns of the selected memory array (1) during a test operation, and selecting one of the plurality of columns during normal operation; Reading means (3) for reading data stored in the memory cells of the selected rows and columns, and test means (7) for simultaneously comparing data read by the reading means with a predetermined expectation during a test operation and the test means Display means (11) for providing a result, wherein said test means (7) stores a plurality of first amplification means (60) and a second amplification means (73) corresponding to a plurality of rows of said memory array, and an expected value, respectively; With expectation input means 74 for The first amplifying means 60 corresponding to the heat selected by the selecting means 4 and the second amplifying means 73 forms a current mirror amplifier in the normal reading operation, and the selecting means 4 And each of the first amplifying means (60) corresponding to the column selected by the step compares the data read out from the corresponding column with the expected value during the test operation. 제22항에 있어서, 동시 테스트를 위해 상기 메모리어레이(1)의 다른 열을 선택하기 위하여 상기 선택수단(4)를 제어하기 위한 제어수단(2,8a 내지 8e)를 부가하는 것을 특징으로 하는 반도체 기억장치.23. The semiconductor device according to claim 22, further comprising control means (2, 8a to 8e) for controlling said selection means (4) to select another row of said memory array (1) for simultaneous testing. Memory.