JPH04323723A - 累積加算回路 - Google Patents
累積加算回路Info
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- JPH04323723A JPH04323723A JP3094220A JP9422091A JPH04323723A JP H04323723 A JPH04323723 A JP H04323723A JP 3094220 A JP3094220 A JP 3094220A JP 9422091 A JP9422091 A JP 9422091A JP H04323723 A JPH04323723 A JP H04323723A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の正値のディジタ
ル入力信号を累積加算する加算回路の高速化、低電力化
に関するものである。
ル入力信号を累積加算する加算回路の高速化、低電力化
に関するものである。
【０００２】
【従来の技術】従来回路の構成の基本となる加算基本回
路を図１（ｂ）に示す。加算基本回路は被加算信号Ａ、
Ｂ、桁上がり入力Ｃｉと計算開始信号Ｓｔａｒｔの入力
端子をもち、加算出力信号Ｓｕｍ、桁上がり出力Ｃｏと
計算終了信号ＮＳｔａｒｔの出力端子をもつ。被加算信
号Ａ、Ｂはそれぞれ、ゲート回路ＧＡ、ＧＢを経て加算
回路ＡＤＤに被加算値として入力される。桁上がり入力
Ｃｉは加算回路ＡＤＤに桁上がり入力として入力される
。計算開始信号Ｓｔａｒｔはゲート回路ＧＡ、ＧＢの制
御信号として用いられる。加算出力信号Ｓｕｍには加算
回路ＡＤＤの加算結果が、桁上がり出力Ｃｏには加算回
路ＡＤＤの桁上がり出力信号が、また、計算終了信号Ｎ
Ｓｔａｒｔには加算回路ＡＤＤの桁上がり出力信号の否
定が出力される。ゲート回路ＧＡ、ＧＢは、入力端子、
出力端子および制御信号端子をそれぞれ１つづつもち、
制御信号が０のときには表し得る値の最大値を出力端子
から出力し、制御信号が１のときには入力端子から入力
された値をそのまま出力端子に出力する。初期状態では
計算開始信号Ｓｔａｒｔの値は０にセットされており、
桁上がり入力Ｃｉは１にセットされている。このとき、
被加算信号Ａ、Ｂの値に関わらず、ゲート回路ＧＡ、Ｇ
Ｂの出力は表し得る値の最大値となっており、桁上がり
入力Ｃｉが１であるから、加算出力信号Ｓｕｍには表し
得る値の最大値が、桁上がり出力Ｃｏには１が出力され
、計算終了信号ＮＳｔａｒｔには０が出力されている。 計算開始信号Ｓｔａｒｔの値を１に、桁上がり入力Ｃｉ
を０にすることにより、加算回路ＡＤＤに被加算信号Ａ
、Ｂが取り込まれ計算が開始される。加算結果Ａ＋Ｂが
表し得る値の最大値よりも小さい場合には、加算出力信
号Ｓｕｍには加算結果Ａ＋Ｂが、桁上がり出力Ｃｏには
０が、よって計算終了信号ＮＳｔａｒｔには１が出力さ
れ、加算結果Ａ＋Ｂが表し得る値の最大値よりも大きい
場合には、桁上がり出力Ｃｏ、計算終了信号ＮＳｔａｒ
ｔの値は初期状態の値から変化しない。
路を図１（ｂ）に示す。加算基本回路は被加算信号Ａ、
Ｂ、桁上がり入力Ｃｉと計算開始信号Ｓｔａｒｔの入力
端子をもち、加算出力信号Ｓｕｍ、桁上がり出力Ｃｏと
計算終了信号ＮＳｔａｒｔの出力端子をもつ。被加算信
号Ａ、Ｂはそれぞれ、ゲート回路ＧＡ、ＧＢを経て加算
回路ＡＤＤに被加算値として入力される。桁上がり入力
Ｃｉは加算回路ＡＤＤに桁上がり入力として入力される
。計算開始信号Ｓｔａｒｔはゲート回路ＧＡ、ＧＢの制
御信号として用いられる。加算出力信号Ｓｕｍには加算
回路ＡＤＤの加算結果が、桁上がり出力Ｃｏには加算回
路ＡＤＤの桁上がり出力信号が、また、計算終了信号Ｎ
Ｓｔａｒｔには加算回路ＡＤＤの桁上がり出力信号の否
定が出力される。ゲート回路ＧＡ、ＧＢは、入力端子、
出力端子および制御信号端子をそれぞれ１つづつもち、
制御信号が０のときには表し得る値の最大値を出力端子
から出力し、制御信号が１のときには入力端子から入力
された値をそのまま出力端子に出力する。初期状態では
計算開始信号Ｓｔａｒｔの値は０にセットされており、
桁上がり入力Ｃｉは１にセットされている。このとき、
被加算信号Ａ、Ｂの値に関わらず、ゲート回路ＧＡ、Ｇ
Ｂの出力は表し得る値の最大値となっており、桁上がり
入力Ｃｉが１であるから、加算出力信号Ｓｕｍには表し
得る値の最大値が、桁上がり出力Ｃｏには１が出力され
、計算終了信号ＮＳｔａｒｔには０が出力されている。 計算開始信号Ｓｔａｒｔの値を１に、桁上がり入力Ｃｉ
を０にすることにより、加算回路ＡＤＤに被加算信号Ａ
、Ｂが取り込まれ計算が開始される。加算結果Ａ＋Ｂが
表し得る値の最大値よりも小さい場合には、加算出力信
号Ｓｕｍには加算結果Ａ＋Ｂが、桁上がり出力Ｃｏには
０が、よって計算終了信号ＮＳｔａｒｔには１が出力さ
れ、加算結果Ａ＋Ｂが表し得る値の最大値よりも大きい
場合には、桁上がり出力Ｃｏ、計算終了信号ＮＳｔａｒ
ｔの値は初期状態の値から変化しない。
【０００３】従来回路の構成を図５に示す。複数個（ｎ
個）の入力端子から正値のディジタル入力信号Ｘ１、Ｘ
２、Ｘ３…、Ｘｎが入力され、この他に計算開始信号Ｓ
ｔａｒｔ−１が入力端子から入力される。計算開始信号
Ｓｔａｒｔ−１に１が入力されると全体の計算が開始さ
れる。ｉ番目の入力信号Ｘｉは加算基本回路ＴＡＤＤ−
ｉに入力され、計算開始信号Ｓｔａｒｔ−ｉに１が入力
されると、（ｉ−１）番目までの入力の累積結果と加算
される。この加算結果が加算基本回路ＴＡＤＤ−ｉの表
し得る値の最大値よりも小さい場合には、加算出力信号
Ｓｕｍ−ｉにはこの加算結果が、桁上がり出力Ｃｏには
０が、計算終了信号ＮＳｔａｒｔ−ｉには１が出力され
、次の加算基本回路ＴＡＤＤ−（ｉ＋１）の計算が開始
され、この加算結果が表し得る値の最大値よりも大きい
場合には、桁上がり出力Ｃｏ−ｉは１、計算終了信号Ｎ
Ｓｔａｒｔ−ｉは０のまま変化しないので、累積演算は
この段階で終了し、最終的な出力ｙ（加算回路ＡＤＤ−
ｎの出力）には最大値が出力されたままである。ｎ番目
の加算回路ＡＤＤ−ｎの出力はゲートＧＡ、ＧＢと同様
の機能をもつゲートＧａｔｅを経て出力ｙとして出力さ
れる。このゲートＧａｔｅは、ＮＳｔａｒｔ−ｎによっ
て制御され、加算回路ＡＤＤ−ｎの加算においてはじめ
て累積値が表し得る値の最大値よりも大きくなった場合
に出力ｙに最大値以外の値が出力されることを防いでい
る。この構成によって、最終的な累積結果が表し得る値
の最大値よりも小さい場合には、出力ｙには最終的な累
積結果が出力され、最終的な累積結果が表し得る値の最
大値よりも大きい場合には、出力ｙには表し得る値の最
大値が出力される。
個）の入力端子から正値のディジタル入力信号Ｘ１、Ｘ
２、Ｘ３…、Ｘｎが入力され、この他に計算開始信号Ｓ
ｔａｒｔ−１が入力端子から入力される。計算開始信号
Ｓｔａｒｔ−１に１が入力されると全体の計算が開始さ
れる。ｉ番目の入力信号Ｘｉは加算基本回路ＴＡＤＤ−
ｉに入力され、計算開始信号Ｓｔａｒｔ−ｉに１が入力
されると、（ｉ−１）番目までの入力の累積結果と加算
される。この加算結果が加算基本回路ＴＡＤＤ−ｉの表
し得る値の最大値よりも小さい場合には、加算出力信号
Ｓｕｍ−ｉにはこの加算結果が、桁上がり出力Ｃｏには
０が、計算終了信号ＮＳｔａｒｔ−ｉには１が出力され
、次の加算基本回路ＴＡＤＤ−（ｉ＋１）の計算が開始
され、この加算結果が表し得る値の最大値よりも大きい
場合には、桁上がり出力Ｃｏ−ｉは１、計算終了信号Ｎ
Ｓｔａｒｔ−ｉは０のまま変化しないので、累積演算は
この段階で終了し、最終的な出力ｙ（加算回路ＡＤＤ−
ｎの出力）には最大値が出力されたままである。ｎ番目
の加算回路ＡＤＤ−ｎの出力はゲートＧＡ、ＧＢと同様
の機能をもつゲートＧａｔｅを経て出力ｙとして出力さ
れる。このゲートＧａｔｅは、ＮＳｔａｒｔ−ｎによっ
て制御され、加算回路ＡＤＤ−ｎの加算においてはじめ
て累積値が表し得る値の最大値よりも大きくなった場合
に出力ｙに最大値以外の値が出力されることを防いでい
る。この構成によって、最終的な累積結果が表し得る値
の最大値よりも小さい場合には、出力ｙには最終的な累
積結果が出力され、最終的な累積結果が表し得る値の最
大値よりも大きい場合には、出力ｙには表し得る値の最
大値が出力される。
【０００４】各数値信号が自然２進コード４ビットで表
されている場合の加算基本回路の構成を図３に示す。入
力信号Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｂ
４は被加算信号Ａ、Ｂの、また、出力信号Ｓｕｍ−１、
Ｓｕｍ−２、Ｓｕｍ−３、Ｓｕｍ−４は加算結果信号Ｓ
ｕｍのそれぞれ第１、２、３、４ビット目を表す。入力
信号ＣｉＯは桁上がり入力信号、出力信号ＣｏＯは桁上
がり出力信号を、入力信号Ｓｔａｒｔは計算開始信号、
出力信号ＮＳｔａｒｔは計算終了信号をそれぞれ表す。 全加算器の入出力端子、ＩＮ１、ＩＮ２は被加算入力信
号を、Ｃｉは桁上がり入力信号を、Ｓは加算出力信号を
、Ｃｏは桁上がり出力信号を、それぞれ表している。 図５に示したように、桁上がり入力信号ＣｉＯは常に計
算開始信号Ｓｔａｒｔの否定値となっている。この構成
によって先に述べた加算基本回路の機能が実現されてい
ることを以下に示す。初期状態では計算開始信号Ｓｔａ
ｒｔの値は０にセットされており、桁上がり入力ＣｉＯ
は１にセットされている。全てのＮＡＮＤ回路の入力の
一方はＳｔａｒｔであるから、このときＮＡＮＤ回路の
出力、すなわち全加算器の被加算入力信号ＩＮ１、ＩＮ
２はすべて１である。また、桁上がり入力ＣｉＯも１で
あるから、全加算器の加算出力信号Ｓｕｍ−ｉ（ｉは１
以上４以下の整数）、および桁上がり出力信号ＣｏＯは
すべて１となり、加算出力信号Ｓｕｍには表し得る値の
最大値が、桁上がり出力ＣｏＯには１が出力されている
ことになる。計算開始信号Ｓｔａｒｔの値を１に、桁上
がり入力ＣｉＯは０にすることにより、ＮＡＮＤ回路は
ＮＯＴ回路として動作するようになるので、ＮＡＮＤ回
路の出力、すなわち全加算器の被加算入力信号ＩＮ１、
ＩＮ２にはＡｉおよびＢｉが入力される。このとき桁上
がり入力ＣｉＯは０である。加算結果Ａ＋Ｂが表し得る
値の最大値よりも小さい場合には、加算出力信号Ｓｕｍ
には加算結果Ａ＋Ｂが、桁上がり出力ＣｏＯには０が、
よって計算終了信号にはＮＳｔａｒｔには１が出力され
、加算結果Ａ＋Ｂが表し得る値の最大値よりも大きい場
合には、桁上がり出力Ｃｏ、計算終了信号ＮＳｔａｒｔ
は初期状態の値から変化しない。この例では、計算終了
信号ＮＳｔａｒｔが最大ビットの加算回路の桁上がり出
力信号からとられているため、加算結果が表し得る最大
値より１だけ大きい値、すなわち１６になるとＣｏＯが
１となり、ＮＳｔａｒｔが０になるので計算が終了する
。これに対して計算終了信号ＮＳｔａｒｔをｉビット目
の加算回路の桁上がり出力信号からとれば、加算結果が
（２のｉ乗）以上になったときにＮＳｔａｒｔが０にな
り計算が終了する。この例によって自然２進コード４ビ
ットで加算基本回路の機能が実現できることを示したが
、さらにビット数が増えても同様の機能が実現可能であ
ることは明らかである。なお参照文献としては、齋藤修
、他；“超大規模ＬＳＩに適した低消費電力型ニューロ
ン回路”、電子情報通信学会技術研究報告、ＣＰＳＹ９
０−７６／ＩＣＤ９０−１３２（１９９０）が挙げられ
る。
されている場合の加算基本回路の構成を図３に示す。入
力信号Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｂ
４は被加算信号Ａ、Ｂの、また、出力信号Ｓｕｍ−１、
Ｓｕｍ−２、Ｓｕｍ−３、Ｓｕｍ−４は加算結果信号Ｓ
ｕｍのそれぞれ第１、２、３、４ビット目を表す。入力
信号ＣｉＯは桁上がり入力信号、出力信号ＣｏＯは桁上
がり出力信号を、入力信号Ｓｔａｒｔは計算開始信号、
出力信号ＮＳｔａｒｔは計算終了信号をそれぞれ表す。 全加算器の入出力端子、ＩＮ１、ＩＮ２は被加算入力信
号を、Ｃｉは桁上がり入力信号を、Ｓは加算出力信号を
、Ｃｏは桁上がり出力信号を、それぞれ表している。 図５に示したように、桁上がり入力信号ＣｉＯは常に計
算開始信号Ｓｔａｒｔの否定値となっている。この構成
によって先に述べた加算基本回路の機能が実現されてい
ることを以下に示す。初期状態では計算開始信号Ｓｔａ
ｒｔの値は０にセットされており、桁上がり入力ＣｉＯ
は１にセットされている。全てのＮＡＮＤ回路の入力の
一方はＳｔａｒｔであるから、このときＮＡＮＤ回路の
出力、すなわち全加算器の被加算入力信号ＩＮ１、ＩＮ
２はすべて１である。また、桁上がり入力ＣｉＯも１で
あるから、全加算器の加算出力信号Ｓｕｍ−ｉ（ｉは１
以上４以下の整数）、および桁上がり出力信号ＣｏＯは
すべて１となり、加算出力信号Ｓｕｍには表し得る値の
最大値が、桁上がり出力ＣｏＯには１が出力されている
ことになる。計算開始信号Ｓｔａｒｔの値を１に、桁上
がり入力ＣｉＯは０にすることにより、ＮＡＮＤ回路は
ＮＯＴ回路として動作するようになるので、ＮＡＮＤ回
路の出力、すなわち全加算器の被加算入力信号ＩＮ１、
ＩＮ２にはＡｉおよびＢｉが入力される。このとき桁上
がり入力ＣｉＯは０である。加算結果Ａ＋Ｂが表し得る
値の最大値よりも小さい場合には、加算出力信号Ｓｕｍ
には加算結果Ａ＋Ｂが、桁上がり出力ＣｏＯには０が、
よって計算終了信号にはＮＳｔａｒｔには１が出力され
、加算結果Ａ＋Ｂが表し得る値の最大値よりも大きい場
合には、桁上がり出力Ｃｏ、計算終了信号ＮＳｔａｒｔ
は初期状態の値から変化しない。この例では、計算終了
信号ＮＳｔａｒｔが最大ビットの加算回路の桁上がり出
力信号からとられているため、加算結果が表し得る最大
値より１だけ大きい値、すなわち１６になるとＣｏＯが
１となり、ＮＳｔａｒｔが０になるので計算が終了する
。これに対して計算終了信号ＮＳｔａｒｔをｉビット目
の加算回路の桁上がり出力信号からとれば、加算結果が
（２のｉ乗）以上になったときにＮＳｔａｒｔが０にな
り計算が終了する。この例によって自然２進コード４ビ
ットで加算基本回路の機能が実現できることを示したが
、さらにビット数が増えても同様の機能が実現可能であ
ることは明らかである。なお参照文献としては、齋藤修
、他；“超大規模ＬＳＩに適した低消費電力型ニューロ
ン回路”、電子情報通信学会技術研究報告、ＣＰＳＹ９
０−７６／ＩＣＤ９０−１３２（１９９０）が挙げられ
る。
【０００５】
【発明が解決しようとする課題】従来回路においては、
計算終了信号ＮＳｔａｒｔをｉビット目の加算回路の桁
上がり出力信号から取ることにより、加算結果が（２の
ｉ乗）以上になったときに計算を終了させるように累積
加算器が構成されていた。このため、計算を停止させる
累積途中結果の値ＳｂはＳｂ＝（２のｉ乗）という形で
しか取り得ず（ＮＳｔａｒｔが最大ビットの加算回路の
桁上がり出力信号から取られている場合、Ｓｂは加算回
路の語長で表し得る最大の値Ｓａに一致する。）、この
ような形で表せない任意の値ｈで計算を停止させること
ができない。このため、累積の途中結果がｈを越えた段
階で計算を終了させることで必要な結果が得られる場合
でも、ｈ≦Ｓｂ＝（２のｉ乗）を満たす最小のＳｂまで
は累積演算を停止させることができず、そのために不要
な演算を行ない、演算時間および消費電力の増大を招く
。また、Ｓｂの値を変更するためには、計算終了信号Ｎ
Ｓｔａｒｔの結線を変更する必要がある。本発明は、複
数の正値の入力を加算する累積回路のうちで、累積結果
がある値を越えたときに累積演算を途中で停止する機能
を有するものにおいて、計算を停止させる累積結果の値
を任意に設定可能とすることにより、消費電力および演
算時間の削減を可能とする累積加算回路を提供すること
を目的とする。
計算終了信号ＮＳｔａｒｔをｉビット目の加算回路の桁
上がり出力信号から取ることにより、加算結果が（２の
ｉ乗）以上になったときに計算を終了させるように累積
加算器が構成されていた。このため、計算を停止させる
累積途中結果の値ＳｂはＳｂ＝（２のｉ乗）という形で
しか取り得ず（ＮＳｔａｒｔが最大ビットの加算回路の
桁上がり出力信号から取られている場合、Ｓｂは加算回
路の語長で表し得る最大の値Ｓａに一致する。）、この
ような形で表せない任意の値ｈで計算を停止させること
ができない。このため、累積の途中結果がｈを越えた段
階で計算を終了させることで必要な結果が得られる場合
でも、ｈ≦Ｓｂ＝（２のｉ乗）を満たす最小のＳｂまで
は累積演算を停止させることができず、そのために不要
な演算を行ない、演算時間および消費電力の増大を招く
。また、Ｓｂの値を変更するためには、計算終了信号Ｎ
Ｓｔａｒｔの結線を変更する必要がある。本発明は、複
数の正値の入力を加算する累積回路のうちで、累積結果
がある値を越えたときに累積演算を途中で停止する機能
を有するものにおいて、計算を停止させる累積結果の値
を任意に設定可能とすることにより、消費電力および演
算時間の削減を可能とする累積加算回路を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、複数（ｎ個）の入力端子とそれと同数
の加算回路を持ち、各入力端子からの正値のディジタル
入力信号を対応する各加算回路の被加算値の一つとし、
ｉを１以上ｎ以下の整数として（ｉ−１）番目の加算回
路までの累積加算結果を次のｉ番目の加算回路のもう一
つの被加算値とすることにより全ての入力を累積加算す
る手段と、各加算回路の被加算値入力側にそれぞれ、直
前の加算回路からの桁上がり信号によって制御されて自
加算回路への被加算値の入力を制御するゲート回路を配
置して、（ｉ−１）番目の加算回路における累積加算結
果が加算回路の語長で表しうる最大の値Ｓａ以上になっ
たときにｉ番目の加算回路以降の累積演算を停止する手
段とを有する累積加算回路において、任意の正値をｈ（
ｈ＜Ｓａ）として、１番目の加算回路の被加算値入力の
うち上記入力端子とは異なる被加算値入力に（Ｓａ−ｈ
）の信号を入力するとともに、ｎ番目の加算回路の出力
側に加算回路を設け、該加算回路の一方の被加算値入力
にｎ番目の加算回路の加算結果を、他方の被加算値入力
に−（Ｓａ−ｈ）をそれぞれ入力する手段を備えること
とする。
め、本発明では、複数（ｎ個）の入力端子とそれと同数
の加算回路を持ち、各入力端子からの正値のディジタル
入力信号を対応する各加算回路の被加算値の一つとし、
ｉを１以上ｎ以下の整数として（ｉ−１）番目の加算回
路までの累積加算結果を次のｉ番目の加算回路のもう一
つの被加算値とすることにより全ての入力を累積加算す
る手段と、各加算回路の被加算値入力側にそれぞれ、直
前の加算回路からの桁上がり信号によって制御されて自
加算回路への被加算値の入力を制御するゲート回路を配
置して、（ｉ−１）番目の加算回路における累積加算結
果が加算回路の語長で表しうる最大の値Ｓａ以上になっ
たときにｉ番目の加算回路以降の累積演算を停止する手
段とを有する累積加算回路において、任意の正値をｈ（
ｈ＜Ｓａ）として、１番目の加算回路の被加算値入力の
うち上記入力端子とは異なる被加算値入力に（Ｓａ−ｈ
）の信号を入力するとともに、ｎ番目の加算回路の出力
側に加算回路を設け、該加算回路の一方の被加算値入力
にｎ番目の加算回路の加算結果を、他方の被加算値入力
に−（Ｓａ−ｈ）をそれぞれ入力する手段を備えること
とする。
【０００７】
【作用】従来回路では、複数の正値の入力を加算する累
積回路において、ある加算回路における累積の途中結果
がＳｂ＝（２のｉ乗）を越えたとき、この加算回路の桁
上がり信号を用いて次の加算回路への被加算値の入力を
制御し、次の加算回路以降の累積演算を停止させること
で、累積の途中結果がＳｂ以上になったときに累積演算
を停止させていた。これに対して本発明では、ｈを任意
の正値（ｈ＜Ｓａ）として、この累積回路に最初にＳａ
−ｈを入力し、ｎ番目の加算回路の出力側に加算回路を
設け、該加算回路の一方の被加算値入力にｎ番目の加算
回路の加算結果を、他方の被加算値入力に−（Ｓａ−ｈ
）をそれぞれ入力することにより、累積の途中結果が任
意の正値ｈを越えた段階で累積演算を停止させることに
なる。したがって、不要に演算を続けることがなくなる
から演算時間の短縮や消費電力の削減をもたらす。
積回路において、ある加算回路における累積の途中結果
がＳｂ＝（２のｉ乗）を越えたとき、この加算回路の桁
上がり信号を用いて次の加算回路への被加算値の入力を
制御し、次の加算回路以降の累積演算を停止させること
で、累積の途中結果がＳｂ以上になったときに累積演算
を停止させていた。これに対して本発明では、ｈを任意
の正値（ｈ＜Ｓａ）として、この累積回路に最初にＳａ
−ｈを入力し、ｎ番目の加算回路の出力側に加算回路を
設け、該加算回路の一方の被加算値入力にｎ番目の加算
回路の加算結果を、他方の被加算値入力に−（Ｓａ−ｈ
）をそれぞれ入力することにより、累積の途中結果が任
意の正値ｈを越えた段階で累積演算を停止させることに
なる。したがって、不要に演算を続けることがなくなる
から演算時間の短縮や消費電力の削減をもたらす。
【０００８】
（実施例１）本発明の構成の基礎となる加算基本回路、
図１（ｂ）は従来回路のものと変わらない。本発明の回
路の構成図１（ａ）に示す。複数個（ｎ個）の入力端子
から正値のディジタル入力信号Ｘ１、Ｘ２、Ｘ３…、Ｘ
ｎが入力され、計算開始信号Ｓｔａｒｔ−１が入力端子
から入力され、最終的な累積演算の結果ｙが出力端子か
ら出力される点は従来回路と変わらない。この他に累積
演算を停止させる任意の正値ｈ（累積演算の途中結果が
ｈを越えた段階で累積演算を停止させる。以下ではｈを
計算停止値と呼ぶ。）が入力端子から入力される。ｉ番
目の入力信号Ｘｉは加算基本回路ＴＡＤＤ−ｉの一方の
被加算値Ｂに接続され、もう一方の被加算値Ａには、ｉ
≠１では（ｉ−１）番目までの入力の累積結果、すなわ
ち直前の加算基本回路ＴＡＤＤ−（ｉ−１）の加算出力
Ｓｕｍ−（ｉ−１）が接続され、ｉ＝１では計算停止値
ｈの否定（全てのビットにおいて値を反転したもの）が
接続される。これはｉ＝１では、この累積加算回路を構
成する各加算回路の語長で表しうる最大の値をＳａとし
たとき、ＡにはＳａ−ｈが入力されていることを意味す
る。ｎ番目の入力信号Ｘｎに対応する加算基本回路ＴＡ
ＤＤ−ｎの加算出力Ｓｕｍ−ｎは次の付加的な加算回路
ＡＤＤ−ｈの一方の被加算値に接続され、この加算回路
のもう一方の被加算値には計算停止値ｈが接続されてい
る。また、この加算回路の桁上がり入力信号には“１”
が入力されている。この接続により、加算回路ＡＤＤ−
ｈではＳｕｍ−ｎとｈ＋１との加算、すなわち、Ｓｕｍ
−ｎからＳａ−ｈを引く減算が実行される。加算回路Ａ
ＤＤ−ｈの加算出力は加算基本回路ＴＡＤＤ−ｎの桁上
がり出力信号Ｃｏ−ｎによって制御される制御ゲートＧ
ａｔｅ−ｈに入力され、制御ゲートＧａｔｅ−ｈの出力
が最終的な累積加算結果ｙとして出力される。この制御
ゲートＧａｔｅ−ｈもゲート回路ＧＡ、ＧＢと同様に、
制御信号が０のときには表し得る値の最大値を出力端子
から出力し、制御信号が１のときには入力端子から入力
された値をそのまま出力端子に出力する。初期状態では
計算開始信号Ｓｔａｒｔ−１の値は０にセットされてお
り、このため、すべてのｉに対してＳｔａｒｔ−ｉは０
、Ｓｕｍ−ｉはＳａ、よって、最終的な累積加算結果ｙ
には表しうる値の最大値が出力されている。計算開始信
号Ｓｔａｒｔ−１に１が入力されると全体の計算が開始
される。計算開始信号Ｓｔａｒｔ−ｉが１に変化すると
、ｉ番目の加算基本回路ＴＡＤＤ−ｉにおいてｉ番目の
入力信号Ｘｉと、（ｉ−１）番目までの入力の累積結果
（ｉ≠１）またはＳａ−ｈ（ｉ＝１）との加算が実行さ
れる。この加算結果がＳａよりも小さい場合には、加算
出力信号Ｓｕｍ−ｉにはこの加算結果が、桁上がり出力
Ｃｏには０が、計算終了信号ＮＳｔａｒｔ−ｉには１が
出力され、次の加算基本回路ＴＡＤＤ−（ｉ＋１）の計
算が開始される。この加算結果がＳａよりも大きい場合
には、桁上がり出力Ｃｏ−ｉは１、計算終了信号ＮＳｔ
ａｒｔ−ｉは０のまま変化しないので、累積演算はこの
段階で終了し、加算回路ＡＤＤ−ｎの出力および最終的
な出力ｙには最大値が出力されたままである。第１番目
の加算基本回路ＴＡＤＤ−１においてＳａ−ｈが加算さ
れているため、この累積演算の途中結果は入力Ｘ１、Ｘ
２、Ｘ３…、Ｘｎの累積にＳａ−ｈが加算されたものに
なっている。よって、この累積加算回路内での演算の途
中結果がＳａになるということは、真の累積加算の途中
結果がＳａ−（Ｓａ−ｈ）、すなわちｈになったという
ことを意味している。ｎ番目の加算基本回路ＴＡＤＤ−
ｎの加算出力ＳｕｍがＳａよりも小さい場合には、加算
出力信号Ｓｕｍ−ｎにはこの加算結果が、桁上がり出力
Ｃｏ−ｎには０が、計算終了信号ＮＳｔａｒｔ−ｎには
１が出力される。加算回路ＡＤＤ−ｈによってこの加算
出力信号Ｓｕｍ−ｎからＳａ−ｈが引かれ、制御ゲート
Ｇａｔｅ−ｈを通過して最終的な累積加算結果ｙとして
出力される。この構成によって、最終的な累積結果が計
算停止値ｈよりも小さい場合には、出力ｙには最終的な
累積結果が出力され、最終的な累積結果が計算停止値ｈ
よりも大きい場合には、出力ｙには表し得る値の最大値
が出力される。
図１（ｂ）は従来回路のものと変わらない。本発明の回
路の構成図１（ａ）に示す。複数個（ｎ個）の入力端子
から正値のディジタル入力信号Ｘ１、Ｘ２、Ｘ３…、Ｘ
ｎが入力され、計算開始信号Ｓｔａｒｔ−１が入力端子
から入力され、最終的な累積演算の結果ｙが出力端子か
ら出力される点は従来回路と変わらない。この他に累積
演算を停止させる任意の正値ｈ（累積演算の途中結果が
ｈを越えた段階で累積演算を停止させる。以下ではｈを
計算停止値と呼ぶ。）が入力端子から入力される。ｉ番
目の入力信号Ｘｉは加算基本回路ＴＡＤＤ−ｉの一方の
被加算値Ｂに接続され、もう一方の被加算値Ａには、ｉ
≠１では（ｉ−１）番目までの入力の累積結果、すなわ
ち直前の加算基本回路ＴＡＤＤ−（ｉ−１）の加算出力
Ｓｕｍ−（ｉ−１）が接続され、ｉ＝１では計算停止値
ｈの否定（全てのビットにおいて値を反転したもの）が
接続される。これはｉ＝１では、この累積加算回路を構
成する各加算回路の語長で表しうる最大の値をＳａとし
たとき、ＡにはＳａ−ｈが入力されていることを意味す
る。ｎ番目の入力信号Ｘｎに対応する加算基本回路ＴＡ
ＤＤ−ｎの加算出力Ｓｕｍ−ｎは次の付加的な加算回路
ＡＤＤ−ｈの一方の被加算値に接続され、この加算回路
のもう一方の被加算値には計算停止値ｈが接続されてい
る。また、この加算回路の桁上がり入力信号には“１”
が入力されている。この接続により、加算回路ＡＤＤ−
ｈではＳｕｍ−ｎとｈ＋１との加算、すなわち、Ｓｕｍ
−ｎからＳａ−ｈを引く減算が実行される。加算回路Ａ
ＤＤ−ｈの加算出力は加算基本回路ＴＡＤＤ−ｎの桁上
がり出力信号Ｃｏ−ｎによって制御される制御ゲートＧ
ａｔｅ−ｈに入力され、制御ゲートＧａｔｅ−ｈの出力
が最終的な累積加算結果ｙとして出力される。この制御
ゲートＧａｔｅ−ｈもゲート回路ＧＡ、ＧＢと同様に、
制御信号が０のときには表し得る値の最大値を出力端子
から出力し、制御信号が１のときには入力端子から入力
された値をそのまま出力端子に出力する。初期状態では
計算開始信号Ｓｔａｒｔ−１の値は０にセットされてお
り、このため、すべてのｉに対してＳｔａｒｔ−ｉは０
、Ｓｕｍ−ｉはＳａ、よって、最終的な累積加算結果ｙ
には表しうる値の最大値が出力されている。計算開始信
号Ｓｔａｒｔ−１に１が入力されると全体の計算が開始
される。計算開始信号Ｓｔａｒｔ−ｉが１に変化すると
、ｉ番目の加算基本回路ＴＡＤＤ−ｉにおいてｉ番目の
入力信号Ｘｉと、（ｉ−１）番目までの入力の累積結果
（ｉ≠１）またはＳａ−ｈ（ｉ＝１）との加算が実行さ
れる。この加算結果がＳａよりも小さい場合には、加算
出力信号Ｓｕｍ−ｉにはこの加算結果が、桁上がり出力
Ｃｏには０が、計算終了信号ＮＳｔａｒｔ−ｉには１が
出力され、次の加算基本回路ＴＡＤＤ−（ｉ＋１）の計
算が開始される。この加算結果がＳａよりも大きい場合
には、桁上がり出力Ｃｏ−ｉは１、計算終了信号ＮＳｔ
ａｒｔ−ｉは０のまま変化しないので、累積演算はこの
段階で終了し、加算回路ＡＤＤ−ｎの出力および最終的
な出力ｙには最大値が出力されたままである。第１番目
の加算基本回路ＴＡＤＤ−１においてＳａ−ｈが加算さ
れているため、この累積演算の途中結果は入力Ｘ１、Ｘ
２、Ｘ３…、Ｘｎの累積にＳａ−ｈが加算されたものに
なっている。よって、この累積加算回路内での演算の途
中結果がＳａになるということは、真の累積加算の途中
結果がＳａ−（Ｓａ−ｈ）、すなわちｈになったという
ことを意味している。ｎ番目の加算基本回路ＴＡＤＤ−
ｎの加算出力ＳｕｍがＳａよりも小さい場合には、加算
出力信号Ｓｕｍ−ｎにはこの加算結果が、桁上がり出力
Ｃｏ−ｎには０が、計算終了信号ＮＳｔａｒｔ−ｎには
１が出力される。加算回路ＡＤＤ−ｈによってこの加算
出力信号Ｓｕｍ−ｎからＳａ−ｈが引かれ、制御ゲート
Ｇａｔｅ−ｈを通過して最終的な累積加算結果ｙとして
出力される。この構成によって、最終的な累積結果が計
算停止値ｈよりも小さい場合には、出力ｙには最終的な
累積結果が出力され、最終的な累積結果が計算停止値ｈ
よりも大きい場合には、出力ｙには表し得る値の最大値
が出力される。
【０００９】（実施例２）実施例１の回路構成では、最
終的な累積結果が計算停止値ｈよりも大きい場合には、
出力ｙには表し得る値の最大値Ｓａが出力される。最終
的な累積結果が計算停止値ｈよりも大きい場合に、出力
ｙにｈが出力されるように実施例１に修正を加えた場合
の本発明の回路の構成を図２に示す。実施例１と本実施
例との回路構成上の相違点は、付加的な加算回路ＡＤＤ
−ｈと制御ゲートＧａｔｅ−ｈの信号線上の位置関係が
逆転しているという点のみである。ｎ番目の入力信号Ｘ
ｎに対応する加算基本回路ＴＡＤＤ−ｎの加算出力Ｓｕ
ｍ−ｎは、加算基本回路ＴＡＤＤ−ｎの桁上がり出力信
号Ｃｏ−ｎによって制御される制御ゲートＧａｔｅ−ｈ
に入力され、この制御ゲートの出力が次の付加的な加算
回路ＡＤＤ−ｈの一方の被加算値に接続され、この加算
回路のもう一方の被加算値には計算終了値ｈが接続され
ている。また、この加算回路の桁上がり入力信号には“
１”が入力されてい。この接続により、加算回路ＡＤＤ
−ｈでＳｕｍ−ｎからＳａ−ｈを引く減算が実行される
点は実施例１と変わらない。回路動作についての実施例
１との相違点は、Ｓｔａｒｔ−ｎが０の場合に、加算回
路ＡＤＤ−ｈにおいてＧａｔｅ−ｈの出力ＳａからＳａ
−ｈの減算が実行されて、Ｓａ−（Ｓａ−ｈ）＝ｈが最
終的な累積加算結果ｙに出力される、という点である。 よって、この構成により、最終的な累積結果が計算停止
値ｈよりも小さい場合には、出力ｙには最終的な累積結
果が出力され、最終的な累積結果が計算停止値ｈよりも
大きい場合には、出力ｙにはｈが出力される。
終的な累積結果が計算停止値ｈよりも大きい場合には、
出力ｙには表し得る値の最大値Ｓａが出力される。最終
的な累積結果が計算停止値ｈよりも大きい場合に、出力
ｙにｈが出力されるように実施例１に修正を加えた場合
の本発明の回路の構成を図２に示す。実施例１と本実施
例との回路構成上の相違点は、付加的な加算回路ＡＤＤ
−ｈと制御ゲートＧａｔｅ−ｈの信号線上の位置関係が
逆転しているという点のみである。ｎ番目の入力信号Ｘ
ｎに対応する加算基本回路ＴＡＤＤ−ｎの加算出力Ｓｕ
ｍ−ｎは、加算基本回路ＴＡＤＤ−ｎの桁上がり出力信
号Ｃｏ−ｎによって制御される制御ゲートＧａｔｅ−ｈ
に入力され、この制御ゲートの出力が次の付加的な加算
回路ＡＤＤ−ｈの一方の被加算値に接続され、この加算
回路のもう一方の被加算値には計算終了値ｈが接続され
ている。また、この加算回路の桁上がり入力信号には“
１”が入力されてい。この接続により、加算回路ＡＤＤ
−ｈでＳｕｍ−ｎからＳａ−ｈを引く減算が実行される
点は実施例１と変わらない。回路動作についての実施例
１との相違点は、Ｓｔａｒｔ−ｎが０の場合に、加算回
路ＡＤＤ−ｈにおいてＧａｔｅ−ｈの出力ＳａからＳａ
−ｈの減算が実行されて、Ｓａ−（Ｓａ−ｈ）＝ｈが最
終的な累積加算結果ｙに出力される、という点である。 よって、この構成により、最終的な累積結果が計算停止
値ｈよりも小さい場合には、出力ｙには最終的な累積結
果が出力され、最終的な累積結果が計算停止値ｈよりも
大きい場合には、出力ｙにはｈが出力される。
【００１０】（応用例）本発明は、ニューラルネットワ
ーク回路や閾値回路などの応用分野においてその有効性
を発揮する。ニューラルネットワーク回路とは生物の神
経回路網をモデル化して、従来のノイマン形計算機では
難しかった文字認識や音声認識などのパターン認識処理
、最適化問題、ロボット制御などを実現するものであり
、図４のように比較的単純な単位回路をネットワーク状
に多数組み合わせたものである。この単位回路はニュー
ロン回路と呼ばれ、１個のニューロン回路は複数の入力
端子からの信号を受けて、それらの入力信号とそれぞれ
の入力信号に対応する係数との間で乗算や、それらの間
の誤差計算などを行ない、その結果を全て加算し、その
加算結果を閾値処理して出力を決定する。入力信号と対
応する係数との間の計算の結果が正の値である場合、本
発明の回路を用いることにより、消費電力、および計算
時間の削減を図ることができる。ニューラルネットワー
ク回路をハード化するとき、必要なニューロン回路数は
応用によって異なるが、一般的にはニューロン回路数が
大きいほど処理能力は向上する。そのため、ＬＳＩ化に
よって多数のニューロン回路を搭載したニューラルネッ
トワーク回路の実現が期待されている。しかし、放熱や
実装の問題から１チップで消費できる電力は制限されて
いる。したがって、ＬＳＩ化されたニューラルネットワ
ーク回路が実用的な性能を発揮するために、ニューロン
回路の高速化および消費電力の低減が最も重要な課題に
なっている。このため、本発明の加算回路を用いること
により、ニューラルネットワーク回路が実用的レベルま
で性能が向上する効果は極めて大きい。
ーク回路や閾値回路などの応用分野においてその有効性
を発揮する。ニューラルネットワーク回路とは生物の神
経回路網をモデル化して、従来のノイマン形計算機では
難しかった文字認識や音声認識などのパターン認識処理
、最適化問題、ロボット制御などを実現するものであり
、図４のように比較的単純な単位回路をネットワーク状
に多数組み合わせたものである。この単位回路はニュー
ロン回路と呼ばれ、１個のニューロン回路は複数の入力
端子からの信号を受けて、それらの入力信号とそれぞれ
の入力信号に対応する係数との間で乗算や、それらの間
の誤差計算などを行ない、その結果を全て加算し、その
加算結果を閾値処理して出力を決定する。入力信号と対
応する係数との間の計算の結果が正の値である場合、本
発明の回路を用いることにより、消費電力、および計算
時間の削減を図ることができる。ニューラルネットワー
ク回路をハード化するとき、必要なニューロン回路数は
応用によって異なるが、一般的にはニューロン回路数が
大きいほど処理能力は向上する。そのため、ＬＳＩ化に
よって多数のニューロン回路を搭載したニューラルネッ
トワーク回路の実現が期待されている。しかし、放熱や
実装の問題から１チップで消費できる電力は制限されて
いる。したがって、ＬＳＩ化されたニューラルネットワ
ーク回路が実用的な性能を発揮するために、ニューロン
回路の高速化および消費電力の低減が最も重要な課題に
なっている。このため、本発明の加算回路を用いること
により、ニューラルネットワーク回路が実用的レベルま
で性能が向上する効果は極めて大きい。
【００１１】
【発明の効果】累積の途中結果が任意の正値ｈを越えた
段階で計算を終了させることにより必要な結果が得られ
る場合でも、従来回路では Ｓｂ＝（２のｉ乗） を満
たす最小のＳｂまでは累積演算を停止することができず
、そのために不要な加算演算を実行しなければならない
のに対し、本発明の回路では加算回路の語長で表し得る
最大の値Ｓａより小さい任意の正値ｈを越えた段階で累
積演算を停止することができ、演算時間の短縮および消
費電力の削減が可能である。本発明はこのような効果が
あるので、多数のニューロン回路を搭載したＬＳＩニュ
ーラルネットワークに本発明を適用すれば、このような
ニューラルネットワークの実用化をもたらす上で著しい
効果を発揮する。
段階で計算を終了させることにより必要な結果が得られ
る場合でも、従来回路では Ｓｂ＝（２のｉ乗） を満
たす最小のＳｂまでは累積演算を停止することができず
、そのために不要な加算演算を実行しなければならない
のに対し、本発明の回路では加算回路の語長で表し得る
最大の値Ｓａより小さい任意の正値ｈを越えた段階で累
積演算を停止することができ、演算時間の短縮および消
費電力の削減が可能である。本発明はこのような効果が
あるので、多数のニューロン回路を搭載したＬＳＩニュ
ーラルネットワークに本発明を適用すれば、このような
ニューラルネットワークの実用化をもたらす上で著しい
効果を発揮する。
【図１】本発明の回路の構成（実施例１）図。
【図２】本発明の回路の構成（実施例２）図。
【図３】加算基本回路の構成図。
【図４】ニューロン回路の構成で、本発明の応用の一例
図。
図。
【図５】従来回路の構成図。
ＧＡ、ＧＢ ゲート回路
ＡＤＤ 加算回路
ＴＡＤＤ 加算基本回路
Ａ、Ｂ 被加算信号
Ｃｉ、ＣｉＯ 桁上がり入力信号
Ｃｏ、ＣｏＯ 桁上がり出力信号
Ｓｔａｒｔ 計算開始信号
ＮＳｔａｒｔ 計算終了信号
Ｓｕｍ 加算出力信号
Claims (1)
- 【請求項１】複数（ｎ個）の入力端子とそれと同数の加
算回路を持ち、各入力端子からの正値のディジタル入力
信号を対応する各加算回路の被加算値の一つとし、ｉを
１以上ｎ以下の整数として（ｉ−１）番目の加算回路ま
での累積加算結果を次のｉ番目の加算回路のもう一つの
被加算値とすることにより全ての入力を累積加算する手
段と、各加算回路の被加算値入力側にそれぞれ、直前の
加算回路からの桁上がり信号によって制御されて自加算
回路への被加算値の入力を制御するゲート回路を配置し
て、（ｉ−１）番目の加算回路における累積加算結果が
加算回路の語長で表しうる最大の値Ｓａ以上になったと
きにｉ番目の加算回路以降の累積演算を停止する手段と
を有する累積加算回路において、任意の正値をｈ（ｈ＜
Ｓａ）として、１番目の加算回路の被加算値入力のうち
上記入力端子とは異なる被加算値入力に（Ｓａ−ｈ）の
信号を入力するとともに、ｎ番目の加算回路の出力側に
加算回路を設け、該加算回路の一方の被加算値入力にｎ
番目の加算回路の加算結果を、他方の被加算値入力に−
（Ｓａ−ｈ）をそれぞれ入力する手段を備えることを特
徴とする累積加算回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094220A JPH04323723A (ja) | 1991-04-24 | 1991-04-24 | 累積加算回路 |
| US07/727,065 US5166539A (en) | 1990-07-09 | 1991-07-08 | Neural network circuit |
| KR1019910011546A KR950001601B1 (ko) | 1990-07-09 | 1991-07-08 | 뉴-럴 네트워크 회로 |
| EP91111435A EP0477486B1 (en) | 1990-07-09 | 1991-07-09 | Neural network circuit |
| DE69119172T DE69119172T2 (de) | 1990-07-09 | 1991-07-09 | Neuronalnetzwerkschaltung |
| US07/909,993 US5353383A (en) | 1990-07-09 | 1992-07-07 | Neural network circuit |
| US08/266,691 US5467429A (en) | 1990-07-09 | 1994-06-28 | Neural network circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094220A JPH04323723A (ja) | 1991-04-24 | 1991-04-24 | 累積加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323723A true JPH04323723A (ja) | 1992-11-12 |
Family
ID=14104236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094220A Pending JPH04323723A (ja) | 1990-07-09 | 1991-04-24 | 累積加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323723A (ja) |
-
1991
- 1991-04-24 JP JP3094220A patent/JPH04323723A/ja active Pending
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