JPH04322511A - Hysteresis comparator circuit - Google Patents

Abstract

PURPOSE:To obtain a stable fine hysteresis width. CONSTITUTION:This hysteresis comparator circuit is provided with two sets of emitter follower circuits each composed of a transistor(TR) Q1(Q2), a comparator 6 receiving each output of the emitter follower circuits, and a bias current control circuit 7 varying the bias current of at least one of the two sets of emitter follower circuits. Since the hysteresis width is set by the ratio of two currents, the stable fine hysteresis width is obtained.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明は、モノリシック集積回
路に適した微小ヒステリシス幅を有するヒステリシスコ
ンパレータ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hysteresis comparator circuit having a minute hysteresis width suitable for monolithic integrated circuits.

【０００２】0002

【従来の技術】従来のヒステリシスコンパレータの構成
例を図４に示す。図において、１０１　はコンパレータ
で、該コンパレータ１０１　の出力は抵抗Ｒ３　を介し
て出力端子１０２　に接続されている。出力端子１０２
　にはツェナーダイオード１０３　が接続されており、
また出力端子１０２　とコンパレータ１０１　の非反転
入力端子間には抵抗Ｒ２　が接続され、更に非反転入力
端子とＧＮＤ間には抵抗Ｒ１　が接続されている。なお
１０４　は入力端子でコンパレータ１０１　の反転入力
端子に接続されている。2. Description of the Related Art An example of the configuration of a conventional hysteresis comparator is shown in FIG. In the figure, 101 is a comparator, and the output of the comparator 101 is connected to an output terminal 102 via a resistor R3. Output terminal 102
A Zener diode 103 is connected to
Further, a resistor R2 is connected between the output terminal 102 and the non-inverting input terminal of the comparator 101, and a resistor R1 is further connected between the non-inverting input terminal and GND. Note that 104 is an input terminal connected to the inverting input terminal of the comparator 101.

【０００３】次に、このように構成されているヒステリ
シスコンパレータの動作を、図５に示す信号波形図を参
照しながら説明する。入力信号が充分低い状態から上昇
してくる時、コンパレータ１０１　の出力はツェナーダ
イオード１０３　のツェナー電圧ＶＺ　でクランプされ
ているため、コンパレータ１０１　の反転電圧（アッパ
ートリップポイント、以下ＵＴＰと略称する）ＶＵＴＰ
　は、次式（１）で表される。 　　　　　　　　ＶＵＴＰ　＝ＶＺ　×Ｒ１　／（Ｒ１
　＋Ｒ２　）　　　　　　　　　　　　　　　　・・・
・・・（１）一方、入力信号が充分高い状態から下降し
てくる時、コンパレータ１０１　の出力はツェナーダイ
オード１０３　の順方向電圧ＶＤ　でクランプされてい
るため、コンパレータ１０１　の反転電圧（ローアート
リップポイント、以下ＬＴＰと略称する）ＶＬＴＰ　は
、次式（２）で表される。 　　　　　　　　ＶＬＴＰ　＝−ＶＤ　×Ｒ１　／（Ｒ
１　＋Ｒ２　）　　　　　　　　　　　　　　・・・・
・・（２）したがって、この場合のヒステリシス幅ＶＨ
　は次式（３）で表されるようになる。 　　　　　　　　ＶＨ　＝ＶＵＴＰ　−ＶＬＴＰ　＝（
ＶＺ　＋ＶＤ　）×Ｒ１　／（Ｒ１　＋Ｒ２　）　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　・・・・・・（３）Next, the operation of the hysteresis comparator configured as described above will be explained with reference to the signal waveform diagram shown in FIG. When the input signal rises from a sufficiently low state, the output of the comparator 101 is clamped by the Zener voltage VZ of the Zener diode 103, so the inversion voltage (upper trip point, hereinafter abbreviated as UTP) VUTP of the comparator 101
is expressed by the following equation (1). VUTP = VZ × R1 / (R1
+R2)...
(1) On the other hand, when the input signal falls from a sufficiently high state, the output of the comparator 101 is clamped by the forward voltage VD of the Zener diode 103, so the inversion voltage (lower trip point) of the comparator 101 , hereinafter abbreviated as LTP) is expressed by the following equation (2). VLTP=-VD×R1/(R
1 +R2) ・・・・・・
...(2) Therefore, the hysteresis width VH in this case
is expressed by the following equation (3). VH = VUTP - VLTP = (
VZ +VD )×R1 /(R1 +R2)


・・・・・・(3)

【０００４】0004

【発明が解決しようとする課題】ところで、上記従来の
ヒステリシスコンパレータにおいて、微小なアナログ信
号を２値化する場合、図４における抵抗Ｒ１と抵抗Ｒ２
　の比を極端に大きくとらなくてはならない。例えば、
扱うアナログ信号が小さく、２値化する場合のヒステリ
シス幅を１０ｍＶと設定したとする。このとき（３）式
にけおるＶＺ　を５Ｖ、ＶＤ　を０．７Ｖとすると、１
０ｍＶのヒステリシス幅を得るためには抵抗Ｒ１　と抵
抗Ｒ２　の比を１：５６９　としなくてはならない。こ
のような極端な抵抗の比を半導体集積回路上にて実現す
ることは、集積度及び比精度の安定性、すなわちヒステ
リシス幅の安定性の点で好ましくないという問題点があ
る。[Problems to be Solved by the Invention] By the way, in the conventional hysteresis comparator described above, when a minute analog signal is to be binarized, the resistor R1 and the resistor R2 in FIG.
The ratio must be extremely large. for example,
Assume that the analog signal to be handled is small and the hysteresis width for binarization is set to 10 mV. At this time, in equation (3), if VZ is 5V and VD is 0.7V, then 1
In order to obtain a hysteresis width of 0 mV, the ratio of resistor R1 to resistor R2 must be 1:569. There is a problem in that realizing such an extreme resistance ratio on a semiconductor integrated circuit is undesirable in terms of the degree of integration and the stability of the ratio accuracy, that is, the stability of the hysteresis width.

【０００５】本発明は、従来のヒステリシスコンパレー
タにおける上記問題点を解消するためになされたもので
、極端な抵抗比を精度良く作る必要もなく、高集積化が
可能で、しかも微小なヒステリシス幅でも安定して得る
ことの可能なヒステリシスコンパレータ回路を提供する
ことを目的とする。The present invention has been made to solve the above-mentioned problems in conventional hysteresis comparators, and it is not necessary to create an extremely high resistance ratio with high precision, allowing for high integration, and even with a minute hysteresis width. It is an object of the present invention to provide a hysteresis comparator circuit that can be stably obtained.

【０００６】[0006]

【課題を解決するための手段及び作用】上記問題点を解
決するための本発明の構成を、図１に示す概念図に基づ
いて説明する。本発明は、トランジスタＱ１及びＱ２か
らなる２組のエミッタフォロワ回路と、該エミッタフォ
ロア回路のそれぞれの出力を入力とするコンパレータ６
と、該コンパレータ６の出力に応じて、前記２組のエミ
ッタフォロア回路の少なくとも一方のバイアス電流値を
変化させるバイアス電流制御回路７とでヒステリシスコ
ンパレータ回路を構成するものである。なお図１におい
て、１，４は電源端子、２は反転入力端子、３は非反転
入力端子、５は電流バイアス回路、８は出力端子を示し
ている。[Means and Operations for Solving the Problems] The structure of the present invention for solving the above problems will be explained based on the conceptual diagram shown in FIG. The present invention comprises two sets of emitter follower circuits consisting of transistors Q1 and Q2, and a comparator 6 whose inputs are the respective outputs of the emitter follower circuits.
and a bias current control circuit 7 that changes the bias current value of at least one of the two sets of emitter follower circuits according to the output of the comparator 6, forming a hysteresis comparator circuit. In FIG. 1, 1 and 4 are power supply terminals, 2 is an inverting input terminal, 3 is a non-inverting input terminal, 5 is a current bias circuit, and 8 is an output terminal.

【０００７】このように構成したヒステリシスコンパレ
ータ回路においては、反転入力端子２及び非反転入力端
子３に入力された信号は、それぞれトランジスタＱ１及
びＱ２からなるエミッタフォロワ回路によりレベルシフ
トされ、コンパレータ６に入力される。コンパレータ６
に入力された２つの信号の大小により、出力端子８にハ
イレベルもしくはローレベルが出力される。同時にこの
出力信号はバイアス電流制御回路７に入力される。電流
制御回路７は出力端子８の出力状態に応じ、トランジス
タＱ１及びＱ２からなる２個のエミッタフォロワ回路の
電流バイアス回路５の電流バイアス値を変化させる信号
を出力する。すなわち出力信号が反転する毎に、初段の
２つのエミッタフォロワ回路のバイアス電流値を変化さ
せることによりヒステリシスを得るようになっている。In the hysteresis comparator circuit configured as described above, the signals input to the inverting input terminal 2 and the non-inverting input terminal 3 are level-shifted by the emitter follower circuits consisting of transistors Q1 and Q2, respectively, and are input to the comparator 6. be done. Comparator 6
Depending on the magnitude of the two input signals, a high level or low level is output to the output terminal 8. At the same time, this output signal is input to the bias current control circuit 7. The current control circuit 7 outputs a signal that changes the current bias value of the current bias circuit 5 of two emitter follower circuits made up of transistors Q1 and Q2 according to the output state of the output terminal 8. That is, hysteresis is obtained by changing the bias current values of the two emitter follower circuits at the first stage each time the output signal is inverted.

【０００８】[0008]

【実施例】次に具体的な実施例について説明する。図２
は、本発明の第１実施例を示す回路構成図であり、図１
に示した概念図と同一又は同等の部材には同一符号を付
して示している。反転入力端子２及び非反転入力端子３
に入力された２つの信号は、それぞれトランジスタＱ１
からなるエミッタフォロワ回路及びトランジスタＱ２か
らなるエミッタフォロワ回路に入力される。トランジス
タＱ１のエミッタ及びトランジスタＱ２のエミッタは、
それぞれコンパレータ６の入力に接続され、コンパレー
タ６の出力はバイアス電流制御回路７に接続されている
。バイアス電流制御回路７は出力端子８がハイレベル状
態にあるとき、電流バイアス回路５のトランジスタＱ７
をオンさせ、出力端子８がローレベル状態にあるときは
トランジスタＱ７をオフさせるように制御信号を出力す
るように構成されている。電流バイアス回路５のトラン
ジスタＱ７は、電流源Ｉ３，トランジスタＱ６及びトラ
ンジスタＱ５からなるカレントミラー回路のオン・オフ
を制御する。そしてこのカレントミラー回路の出力端子
、すなわちトランジスタＱ５のコレクタはトランジスタ
Ｑ２のエミッタに接続される。なおＱ３，Ｑ４はそれぞ
れトランジスタＱ１，Ｑ２のエミッタに接続され、ベー
スにバイアス電源Ｅ１　を接続したバイアス用トランジ
スタで、該トランジスタＱ３，Ｑ４のエミッタはそれぞ
れ抵抗Ｒ１　，Ｒ２　を介して電源端子４に接続されて
いる。[Example] Next, a specific example will be explained. Figure 2
is a circuit configuration diagram showing a first embodiment of the present invention, and FIG.
The same reference numerals are given to the same or equivalent members as in the conceptual diagram shown in FIG. Inverting input terminal 2 and non-inverting input terminal 3
The two signals input to the transistor Q1 are respectively input to the transistor Q1.
and an emitter follower circuit consisting of a transistor Q2. The emitter of transistor Q1 and the emitter of transistor Q2 are
Each is connected to the input of a comparator 6, and the output of the comparator 6 is connected to a bias current control circuit 7. The bias current control circuit 7 controls the transistor Q7 of the current bias circuit 5 when the output terminal 8 is in a high level state.
When the output terminal 8 is at a low level, a control signal is output to turn on the transistor Q7 and turn off the transistor Q7. Transistor Q7 of current bias circuit 5 controls on/off of a current mirror circuit consisting of current source I3, transistor Q6, and transistor Q5. The output terminal of this current mirror circuit, ie, the collector of transistor Q5, is connected to the emitter of transistor Q2. Note that Q3 and Q4 are bias transistors that are connected to the emitters of transistors Q1 and Q2, respectively, and whose bases are connected to bias power supply E1, and the emitters of transistors Q3 and Q4 are connected to power supply terminal 4 via resistors R1 and R2, respectively. has been done.

【０００９】次に上記構成のヒステリシスコンパレータ
の動作について説明する。説明を簡単にするために、ト
ランジスタＱ１とトランジスタＱ２は特性が等しいもの
とする。またトランジスタＱ３のコレクタ電流ＩＣ３と
トランジスタＱ４のコレクタ電流ＩＣ４は等しいものと
する。すなわちＩＣ３＝ＩＣ４とする。まず反転入力端
子２の電位をＶＩＮ（−）、また非反転入力端子３の電
位をＶＩＮ（＋）　とすると、ＶＩＮ（−）　≪ＶＩＮ
（＋）　のとき出力端子８はハイレベル状態となり、ト
ランジスタＱ７はバイアス電流制御回路７によりオン状
態とされる。このときトランジスタＱ５はオフ状態にあ
り、このコレクタ電流ＩＣ５はゼロとなる。したがって
トランジスタＱ１のバイアス電流ＩＣ１及びトランジス
タＱ２のバイアス電流ＩＣ２について次式（４）の関係
が成り立つ。 　　　　　　　　ＩＣ１＝ＩＣ２＝ＩＣ３＝ＩＣ４　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　・・・・・・（４）トランジスタＱ１のエミッタ電位
ＶＥ１は反転入力端子２の電位ＶＩＮ（−）　からトラ
ンジスタＱ１のベース・エミッタ間電圧ＶＢＥ１だけレ
ベルシフトし、そのシフト量は次式（５）で表される。 　　　　　　　　ＶＢＥ１　＝ＶＴ　ｌｎ（ＩＣ１／Ｉ
Ｓ　）　　　　　　　　　　　　　　　　　　　　　　
・・・・・・（５）ここでＶＴ　は熱電圧、ＩＳ　は逆
方向飽和電流である。同様にトランジスタＱ２でのレベ
ルシフト量ＶＢＥ２　は、次式（６）で表される。 　　　　　　　　ＶＢＥ２　＝ＶＴ　ｌｎ（ＩＣ２／Ｉ
Ｓ　）　　　　　　　　　　　　　　　　　　　　　　
・・・・・・（６）上記式（４），（５）及び（６）よ
りトランジスタＱ１でのレベルシフト量と、トランジス
タＱ２でのレベルシフト量は等しい状態にあるため、Ｖ
ＩＮ（−）　≪ＶＩＮ（＋）　の状態からＶＩＮ（−）
　が上昇していった時にコンパレータ６が反転する条件
は、ＶＩＮ（−）　＝ＶＩＮ（＋）　である。Next, the operation of the hysteresis comparator having the above structure will be explained. To simplify the explanation, it is assumed that transistor Q1 and transistor Q2 have the same characteristics. It is also assumed that collector current IC3 of transistor Q3 and collector current IC4 of transistor Q4 are equal. That is, IC3=IC4. First, let the potential of the inverting input terminal 2 be VIN(-), and the potential of the non-inverting input terminal 3 be VIN(+), then VIN(-) ≪VIN
(+), the output terminal 8 becomes a high level state, and the transistor Q7 is turned on by the bias current control circuit 7. At this time, transistor Q5 is in an off state, and this collector current IC5 becomes zero. Therefore, the following equation (4) holds true for the bias current IC1 of the transistor Q1 and the bias current IC2 of the transistor Q2. IC1=IC2=IC3=IC4

(4) The emitter potential VE1 of the transistor Q1 is level-shifted from the potential VIN(-) of the inverting input terminal 2 by the base-emitter voltage VBE1 of the transistor Q1, and the amount of shift is given by the following equation (5). It is expressed as VBE1 = VT ln(IC1/I
S)
(5) Here, VT is the thermal voltage and IS is the reverse saturation current. Similarly, the level shift amount VBE2 in transistor Q2 is expressed by the following equation (6). VBE2 = VT ln(IC2/I
S)
......(6) From the above equations (4), (5) and (6), the level shift amount in transistor Q1 and the level shift amount in transistor Q2 are equal, so V
IN(-) <<VIN(+) state to VIN(-)
The condition for the comparator 6 to be inverted when VIN(-) increases is VIN(-) = VIN(+).

【００１０】一方、ＶＩＮ（−）　≫ＶＩＮ（＋）　の
とき出力端子８はローレベルとなり、トランジスタＱ７
はバイアス電流制御回路７によりオフ状態とされる。こ
こでトランジスタＱ５のコレクタ電流ＩＣ５は、電流源
Ｉ３の電流値、トランジスタＱ５とトランジスタＱ６の
エミッタ面積比により任意に設定できるものである。ト
ランジスタＱ２のバイアス電流ＩＣ２は、トランジスタ
Ｑ４のコレクタ電流ＩＣ４とトランジスタＱ５のコレク
タ電流ＩＣ５の和となり、トランジスタＱ２でのレベル
シフト量ＶＢＥ２　は次式（７）で表される。 　　　　　　　　ＶＢＥ２　＝ＶＴ　ｌｎ（ＩＣ２／Ｉ
Ｓ　）　　　　　　　　　　　　　　＝ＶＴ　ｌｎ｛（
ＩＣ４＋ＩＣ５）／ＩＳ　｝　　　　　　　　　　　　
・・・・・・（７）トランジスタＱ１でのレベルシフト
量ＶＢＥ１　はバイアス電流を変化させていないため、
（５）式で表すことができる。（４），（５）及び（７
）式よりトランジスタＱ２のレベルシフト量は、トラン
ジスタＱ１でのレベルシフト量より次式（８）だけ大き
くなる。 　　　　　　　　ＶＴ　ｌｎ｛（ＩＣ４＋ＩＣ５）／Ｉ
Ｓ　｝−ＶＴ　ｌｎ（ＩＣ１／ＩＳ　）　　　　　　　
　＝ＶＴ　ｌｎ｛（ＩＣ４＋ＩＣ５）／ＩＣ１｝　　　
　　　　　＝ＶＴ　ｌｎ｛１＋（ＩＣ５／ＩＣ３）｝　
　　　　　　　　　　　　　　　　　　　・・・・・・
（８）すなわちＶＩＮ（−）　≫ＶＩＮ（＋）　の状態
からＶＩＮ（−）　を下げてきたとき、ＶＩＮ（−）　
＝ＶＩＮ（＋）　の条件ではコンパレータ６は反転せず
に、ＶＩＮ（−）　＝ＶＩＮ（＋）　−ＶＴ　ｌｎ｛１
＋（ＩＣ５／ＩＣ３）｝となった時にコンパレータ６が
反転する。On the other hand, when VIN(-)≫VIN(+), the output terminal 8 becomes low level, and the transistor Q7
is turned off by the bias current control circuit 7. Here, the collector current IC5 of the transistor Q5 can be arbitrarily set depending on the current value of the current source I3 and the emitter area ratio of the transistor Q5 and the transistor Q6. The bias current IC2 of the transistor Q2 is the sum of the collector current IC4 of the transistor Q4 and the collector current IC5 of the transistor Q5, and the level shift amount VBE2 in the transistor Q2 is expressed by the following equation (7). VBE2 = VT ln(IC2/I
S ) =VT ln{(
IC4+IC5)/IS }
......(7) Since the level shift amount VBE1 in transistor Q1 does not change the bias current,
It can be expressed by equation (5). (4), (5) and (7
), the level shift amount of the transistor Q2 is larger than the level shift amount of the transistor Q1 by the following equation (8). VT ln{(IC4+IC5)/I
S }-VT ln(IC1/IS)
=VT ln{(IC4+IC5)/IC1}
=VT ln{1+(IC5/IC3)}
・・・・・・
(8) In other words, when VIN(-) is lowered from the state of VIN(-) ≫VIN(+), VIN(-)
=VIN(+), the comparator 6 is not inverted and VIN(-) =VIN(+) -VT ln{1
+(IC5/IC3)}, the comparator 6 is inverted.

【００１１】以上のような動作により、本実施例は、Ｖ
Ｔ　ｌｎ｛１＋（ＩＣ５／ＩＣ３）｝のヒステリシス幅
をもったコンパレータとして作用する。このヒステリシ
ス幅はＩＣ５とＩＣ３の比により設定が可能である。例
えばＩＣ５：ＩＣ３を１：１にすることで１８ｍＶのヒ
ステリシス幅、ＩＣ５：ＩＣ３を１：２にすることで１
０ｍＶのヒステリシス幅を得ることができる。このよう
に２つの電流比によってヒステリシス幅を決定している
ため、電流比の精度を出し易い半導体集積回路において
安定した微小なヒステリシス幅を得ることが可能となる
。[0011] Through the above-described operation, the present embodiment achieves V
It acts as a comparator with a hysteresis width of T ln{1+(IC5/IC3)}. This hysteresis width can be set by the ratio of IC5 and IC3. For example, by setting IC5:IC3 to 1:1, the hysteresis width is 18mV, and by setting IC5:IC3 to 1:2, the hysteresis width is 18mV.
A hysteresis width of 0 mV can be obtained. Since the hysteresis width is determined by the two current ratios in this way, it is possible to obtain a stable and minute hysteresis width in a semiconductor integrated circuit where it is easy to obtain accurate current ratios.

【００１２】次に第２実施例を図３に示す。この実施例
は、図２に示した第１の実施例におけるトランジスタＱ
５，Ｑ６からなるカレントミラー回路の代わりに、トラ
ンジスタＱ７のコレクタとトランジスタＱ１のエミッタ
間にダイオードＤ１を接続し、電流バイアス回路を簡略
化したものである。反転入力端子２の電位をＶＩＮ（−
）　、非反転入力端子３の電位をＶＩＮ（＋）　とする
と、ＶＩＮ（−）　≪ＶＩＮ（＋）　のとき、コンパレ
ータ６の出力端子８はハイレベルとなり、トランジスタ
Ｑ７がオンすることによりダイオードＤ１は逆バイアス
される。したがってトランジスタＱ１のバイアス電流Ｉ
Ｃ１とトランジスタＱ２のバイアス電流ＩＣ２は等しく
なり、ＶＩＮ（−）　≪ＶＩＮ（＋）　の状態からＶＩ
Ｎ（−）　が上昇していったときのコンパレータ６の反
転条件は、ＶＩＮ（−）　＝ＶＩＮ（＋）　となる。Next, a second embodiment is shown in FIG. This embodiment is based on the transistor Q in the first embodiment shown in FIG.
5 and Q6, a diode D1 is connected between the collector of the transistor Q7 and the emitter of the transistor Q1, thereby simplifying the current bias circuit. The potential of inverting input terminal 2 is set to VIN(-
), the potential of the non-inverting input terminal 3 is VIN(+), when VIN(-) <<VIN(+), the output terminal 8 of the comparator 6 becomes high level, and the transistor Q7 turns on, causing the diode D1 to turn on. Reverse biased. Therefore, the bias current I of transistor Q1
The bias current IC2 of C1 and transistor Q2 becomes equal, and VI
The inversion condition for the comparator 6 when N(-) increases is VIN(-) = VIN(+).

【００１３】一方、ＶＩＮ（−）　≫ＶＩＮ（＋）　の
とき、コンパレータ６の出力端子８はローレベルとなり
、トランジスタＱ７がオフすることにより、ダイオード
Ｄ１が順バイアスされる。このときトランジスタＱ１の
バイアス電流ＩＣ１は電流源Ｉ３の分だけ、トランジス
タＱ２のバイアス電流ＩＣ２より減少している。トラン
ジスタＱ１でのレベルシフト量ＶＢＥ１　とトランジス
タＱ２でのレベルシフト量ＶＢＥ２　の差は、次式（９
）で表される。ここでＩ３　は電流源Ｉ３の電流値を示
す。 　　　　ＶＢＥ１　−ＶＢＥ２　＝ＶＴ　ｌｎ（ＩＣ１
／ＩＳ　）−ＶＴ　ｌｎ（ＩＣ２／ＩＳ　）　　　　　
　　　　　　　　　　　　　＝ＶＴ　ｌｎ｛（ＩＣ３−
Ｉ３　）／ＩＳ　｝−ＶＴ　ｌｎ（ＩＣ３／ＩＳ　）　
　　　　　　　　　　　　　　　　　＝ＶＴ　ｌｎ｛１
−（Ｉ３　／ＩＣ３）｝　　　　　　　　　　・・・・
・・（９）したがってＶＩＮ（−）　≫ＶＩＮ（＋）　
の状態からＶＩＮ（−）　を下げていったときのコンパ
レータ６の反転条件は、ＶＩＮ（−）　＋ＶＴ　ｌｎ｛
１−（Ｉ３　／ＩＣ３）｝＝ＶＩＮ（＋）　である。On the other hand, when VIN(-) >>VIN(+), the output terminal 8 of the comparator 6 becomes a low level, and the transistor Q7 is turned off, thereby forward biasing the diode D1. At this time, the bias current IC1 of the transistor Q1 is smaller than the bias current IC2 of the transistor Q2 by the amount of the current source I3. The difference between the level shift amount VBE1 in transistor Q1 and the level shift amount VBE2 in transistor Q2 is calculated by the following equation (9
). Here, I3 indicates the current value of current source I3. VBE1 −VBE2 =VT ln(IC1
/IS)-VT ln(IC2/IS)
=VT ln{(IC3-
I3)/IS}-VT ln(IC3/IS)
=VT ln{1
−(I3 /IC3)} ・・・・・・
...(9) Therefore, VIN(-) ≫VIN(+)
The inversion condition for comparator 6 when VIN(-) is lowered from the state is VIN(-) +VT ln{
1-(I3/IC3)}=VIN(+).

【００１４】以上の動作により、本実施例は、ＶＴ　ｌ
ｎ｛１−（Ｉ３　／ＩＣ３）｝のヒステリシス幅をもっ
たコンパレータとして動作する。本実施例においてもヒ
ステリシス幅を２つの電流値の比によって設定できるた
め、半導体集積回路において安定した微小なヒステリシ
ス幅を得ることが可能となる。[0014] Through the above-described operation, the present embodiment achieves the VT l
It operates as a comparator with a hysteresis width of n{1-(I3/IC3)}. Also in this embodiment, since the hysteresis width can be set by the ratio of two current values, it is possible to obtain a stable and minute hysteresis width in the semiconductor integrated circuit.

【００１５】[0015]

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、２つの電流値の比によってヒステリシ
ス幅を設定できるようになるため、微小なヒステリシス
幅を安定して得ることの可能なヒステリシスコンパレー
タ回路を実現することができる。[Effect of the invention] As explained above based on the embodiments,
According to the present invention, since the hysteresis width can be set by the ratio of two current values, it is possible to realize a hysteresis comparator circuit that can stably obtain a small hysteresis width.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の基本構成を示す概念図である。FIG. 1 is a conceptual diagram showing the basic configuration of the present invention.

【図２】本発明の第１実施例を示す回路構成図である。FIG. 2 is a circuit configuration diagram showing a first embodiment of the present invention.

【図３】本発明の第２実施例を示す回路構成図である。FIG. 3 is a circuit configuration diagram showing a second embodiment of the present invention.

【図４】従来のヒステリシスコンパレータの構成例を示
す図である。FIG. 4 is a diagram showing a configuration example of a conventional hysteresis comparator.

【図５】図４に示したヒステリシスコンパレータの動作
を説明するための信号波形図である。5 is a signal waveform diagram for explaining the operation of the hysteresis comparator shown in FIG. 4. FIG.

【符号の説明】[Explanation of symbols]

５　　電流バイアス回路 ６　　コンパレータ ７　　バイアス電流制御回路 5 Current bias circuit 6 Comparator 7 Bias current control circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　２組のエミッタフォロア回路と、該エ
ミッタフォロア回路のそれぞれの出力を入力とするコン
パレータと、該コンパレータの出力状態に応じて、前記
２組のエミッタフォロア回路の少なくとも一方のバイア
ス電流値を変化させるバイアス電流制御回路とからなる
ことを特徴とするヒステリシスコンパレータ回路。1. Two sets of emitter follower circuits, a comparator receiving the respective outputs of the emitter follower circuits, and a bias current of at least one of the two sets of emitter follower circuits depending on the output state of the comparator. A hysteresis comparator circuit comprising a bias current control circuit that changes a value.