JPH0432222A - 格子不整合系のエピタキシャル成長方法 - Google Patents
格子不整合系のエピタキシャル成長方法Info
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- JPH0432222A JPH0432222A JP13919690A JP13919690A JPH0432222A JP H0432222 A JPH0432222 A JP H0432222A JP 13919690 A JP13919690 A JP 13919690A JP 13919690 A JP13919690 A JP 13919690A JP H0432222 A JPH0432222 A JP H0432222A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野〕
本発明は、格子定数差のある材料同士を転位(disl
ocation)や欠陥などの発生を抑えて積層させる
ことができる格子不整合系のエピタキシャル成長方法に
関するものである。
ocation)や欠陥などの発生を抑えて積層させる
ことができる格子不整合系のエピタキシャル成長方法に
関するものである。
[従来の技術]
従来、半導体レーザー、発光ダイオード、ヘテロバイポ
ーラトランジスタ等のへテロ構造を用いた化合物半導体
デバイスが、光通信や光メモリなどの情報処理分野で幅
広(用いられている。
ーラトランジスタ等のへテロ構造を用いた化合物半導体
デバイスが、光通信や光メモリなどの情報処理分野で幅
広(用いられている。
また、最近、量子井戸構造を用いた超高速デバイスであ
るHEMT (high electoron m
obility transistor)や共鳴トン
ネリングダイオードなどについても研究開発が進められ
ている。
るHEMT (high electoron m
obility transistor)や共鳴トン
ネリングダイオードなどについても研究開発が進められ
ている。
一方、光デバイスとそれを駆動するための電子デバイス
を同一基板上に集積化して動作の高速化を図るための光
電子集積回路(OEIC)、また異なる光デバイスを導
波路を介して集積化して結合損失などを低減しようとす
る光集積回路(OIC)などが将来のデバイスの方向の
1つとして研究されている。
を同一基板上に集積化して動作の高速化を図るための光
電子集積回路(OEIC)、また異なる光デバイスを導
波路を介して集積化して結合損失などを低減しようとす
る光集積回路(OIC)などが将来のデバイスの方向の
1つとして研究されている。
こうした中で、上記の如きデバイスを作製する為には、
異なるエネルギーギャップや屈折率を持つ化合物産導体
またはその混晶をエピタキシャル成長させ良質なヘテロ
構造を作製することが要請されている。
異なるエネルギーギャップや屈折率を持つ化合物産導体
またはその混晶をエピタキシャル成長させ良質なヘテロ
構造を作製することが要請されている。
この為には、従来からの方法では、転位や欠陥のないヘ
テロ構造を得るのに2つの半導体の格子定数を一致させ
る必要がある。第5図は■−■族化合物半導体およびそ
の混晶のエネルギーバンドギャップと格子定数を示した
ものである。ヘテロ構造を作製しようとする場合、この
図から、必要なバンド構造の組み合わせと共に格子定数
の一致する組み合わせを見付けることが重要である。最
も一般的に用いられているのは、GaAsとAlAsお
よびその混晶のAlGaAsの組み合わせである。これ
らの組み合わせの格子定数差は非常に小さ(殆ど格子整
合している為、界面に転位が発生せず、理想的なヘテロ
構造を作ることができる。従って、この系は可視域の半
導体レーザや電界効果トランジスタとして実用化されて
いる。
テロ構造を得るのに2つの半導体の格子定数を一致させ
る必要がある。第5図は■−■族化合物半導体およびそ
の混晶のエネルギーバンドギャップと格子定数を示した
ものである。ヘテロ構造を作製しようとする場合、この
図から、必要なバンド構造の組み合わせと共に格子定数
の一致する組み合わせを見付けることが重要である。最
も一般的に用いられているのは、GaAsとAlAsお
よびその混晶のAlGaAsの組み合わせである。これ
らの組み合わせの格子定数差は非常に小さ(殆ど格子整
合している為、界面に転位が発生せず、理想的なヘテロ
構造を作ることができる。従って、この系は可視域の半
導体レーザや電界効果トランジスタとして実用化されて
いる。
この様に、従来、格子整合条件はへテロ構造デバイスを
実現する為の重要な因子であり、これがデバイス設計の
制約となっているのが現状である。よって、格子定数差
の大きい材料同士を、転位や欠陥の発生を抑えて積層さ
せることができれば、基板選択の自由度が広がり多様な
集積化デバイスが可能ということになる。
実現する為の重要な因子であり、これがデバイス設計の
制約となっているのが現状である。よって、格子定数差
の大きい材料同士を、転位や欠陥の発生を抑えて積層さ
せることができれば、基板選択の自由度が広がり多様な
集積化デバイスが可能ということになる。
また、現在、化合物半導体デバイスを作製する際、基板
としてGaAsまたはInPの単結晶ウェハーが一般に
用いられている。特に、GaAs基板は比較酌交(、大
面積で低欠陥のものを用いることができる。従って、デ
バイスを作製するのにGaAs基板を用いるのがコスト
等の点から好ましいのが現状である。
としてGaAsまたはInPの単結晶ウェハーが一般に
用いられている。特に、GaAs基板は比較酌交(、大
面積で低欠陥のものを用いることができる。従って、デ
バイスを作製するのにGaAs基板を用いるのがコスト
等の点から好ましいのが現状である。
他方、最近、ナローギャップ半導体であるHgCdTe
や磁性半導体であるC d M n T eが注目され
ている。前者は赤外光検出器として、後者は光アイソレ
ータとしてである。これらの半導体の膜を上記GaAS
基板上に成長させることができれば、低コストで且つ他
のデバイスと集積化されたコンパクトなものができると
期待されている。
や磁性半導体であるC d M n T eが注目され
ている。前者は赤外光検出器として、後者は光アイソレ
ータとしてである。これらの半導体の膜を上記GaAS
基板上に成長させることができれば、低コストで且つ他
のデバイスと集積化されたコンパクトなものができると
期待されている。
特に、半導体レーザと上記の如き磁性半導体を用いた光
アイソレータを集積したものは、戻り光の影響が大きい
光通信や光磁気メモリーの光源として幅広い用途を持っ
ている。
アイソレータを集積したものは、戻り光の影響が大きい
光通信や光磁気メモリーの光源として幅広い用途を持っ
ている。
こうしたデバイスを開発する試みは各所で行なわれてお
り、G a 、A s基板の上にCdTeのバッファ層
を積みその上にHgCdTeやCdMnTeを成長させ
ようとしている。
り、G a 、A s基板の上にCdTeのバッファ層
を積みその上にHgCdTeやCdMnTeを成長させ
ようとしている。
[発明が解決しようとする課題]
しかし、II−VT族化合物半導体の格子定数とバンド
ギャップを示す第6図から分かる様に、GaAsとCd
Teとの格子定数差は14.6%もある。従って、現在
、こうした大きな格子不整の存在する膜をエピタキシャ
ル成長させるべくMBEやM O−CV D法によって
色々な試みが行なわれているが、この大きな格子不整の
ためにGaAs基板とCdTe膜との界面には多数の転
位や欠陥が発生しているのが現状である。その欠陥密度
は109〜10”7cm”にも達する。また、界面で発
生した欠陥線はCdTeの膜厚方向へ伸びる為、膜厚を
増しても欠陥密度は中々減少しない。
ギャップを示す第6図から分かる様に、GaAsとCd
Teとの格子定数差は14.6%もある。従って、現在
、こうした大きな格子不整の存在する膜をエピタキシャ
ル成長させるべくMBEやM O−CV D法によって
色々な試みが行なわれているが、この大きな格子不整の
ためにGaAs基板とCdTe膜との界面には多数の転
位や欠陥が発生しているのが現状である。その欠陥密度
は109〜10”7cm”にも達する。また、界面で発
生した欠陥線はCdTeの膜厚方向へ伸びる為、膜厚を
増しても欠陥密度は中々減少しない。
この様な欠陥は光検出器においては暗電流の増加をもた
らし、雑音の原因となる。また、光アイソレータに対し
ては光散乱を増し、導波を員失を増大させる。
らし、雑音の原因となる。また、光アイソレータに対し
ては光散乱を増し、導波を員失を増大させる。
よって、格子不整合系をも欠陥密度を低減してエピタキ
シャル成長させることが、デバイス開発の為の重要な技
術であり、本発明の目的はこうしたエピタキシャル成長
方法技術を提供することにある。
シャル成長させることが、デバイス開発の為の重要な技
術であり、本発明の目的はこうしたエピタキシャル成長
方法技術を提供することにある。
[課題を解決するための手段]
上記目的を達成する本発明では、格子定数の異なる半導
体材料をエピタキシャル成長させる方法において、該2
つの半導体材料の一方(典型的には、GaAs基板)の
表面上に非晶質As膜などの非晶質材料を部分的に形成
し、ついでその上に他方の半導体材料(CdTe膜の他
、m−v族化合物半導体であるInAs、InGaAs
、GaPなど、■−■族化合物半導体であるZn5e、
ZnTe、ZnSなど)をエピタキシャル成長させ、そ
れにより格子不整にJ:る歪を緩和して転位や欠陥を減
少させ良質な膜を形成する。
体材料をエピタキシャル成長させる方法において、該2
つの半導体材料の一方(典型的には、GaAs基板)の
表面上に非晶質As膜などの非晶質材料を部分的に形成
し、ついでその上に他方の半導体材料(CdTe膜の他
、m−v族化合物半導体であるInAs、InGaAs
、GaPなど、■−■族化合物半導体であるZn5e、
ZnTe、ZnSなど)をエピタキシャル成長させ、そ
れにより格子不整にJ:る歪を緩和して転位や欠陥を減
少させ良質な膜を形成する。
以下に、本発明の原理を、GaAs基板にCdTe膜を
成長させる例に沿って、説明する。
成長させる例に沿って、説明する。
先ず、第1図(a)に示す様に、成る基板温度の範囲で
GaAs基板1にAsビームを照射するとアモルファス
−A、 s 2がその上に島状ないし部分的にイ;1@
する。この島ないし部分の大きさ、衰度、態様などは基
板温度とAsビーム強度に依存する。この部分的付着状
態でAsビームの照射を止め、CdTeの成膜温度へと
降温する。これにより、アモルファス−As2の島は最
初の状態で固定される。
GaAs基板1にAsビームを照射するとアモルファス
−A、 s 2がその上に島状ないし部分的にイ;1@
する。この島ないし部分の大きさ、衰度、態様などは基
板温度とAsビーム強度に依存する。この部分的付着状
態でAsビームの照射を止め、CdTeの成膜温度へと
降温する。これにより、アモルファス−As2の島は最
初の状態で固定される。
この状態で、Cd及びTeビームを照射してCdTe膜
の成長を開始する。Asの島2の上ではCdTe膜の付
着係数が小さい為、第1図(b)に示す様にGaAs基
板1面が露出しているところからCdTe膜3の成長が
開始される。このとき、G a A s基板1の結晶方
位はCdTe膜3へと受は継がれる。
の成長を開始する。Asの島2の上ではCdTe膜の付
着係数が小さい為、第1図(b)に示す様にGaAs基
板1面が露出しているところからCdTe膜3の成長が
開始される。このとき、G a A s基板1の結晶方
位はCdTe膜3へと受は継がれる。
CdTe成長膜3がAsの島2と島2の間ないしAsの
部分的付着状態外の部分を埋め尽くすと、第1図Ce)
に示す如く、次にAsの部分2の上を覆う様にCdTe
膜3が横方向に成長し始める。そして次第に隣り合うC
dTe膜3はAsの島2の」二でぶつかり合う。この際
、夫々のCdTe膜3は共通のGaAS基板1を核とし
て成長しているので、同じ面方位を持っている。
部分的付着状態外の部分を埋め尽くすと、第1図Ce)
に示す如く、次にAsの部分2の上を覆う様にCdTe
膜3が横方向に成長し始める。そして次第に隣り合うC
dTe膜3はAsの島2の」二でぶつかり合う。この際
、夫々のCdTe膜3は共通のGaAS基板1を核とし
て成長しているので、同じ面方位を持っている。
従って、隣り合うCdTe膜3がぶつかり合っても結晶
粒界は発生せず、第1図(d)に示す如く欠陥のない良
質なエピタキシャルCdTe膜3が成長することになる
。
粒界は発生せず、第1図(d)に示す如く欠陥のない良
質なエピタキシャルCdTe膜3が成長することになる
。
[実施例]
MBE(分子線エピタキシー)法によってGaAs基板
上にCdTe膜を上記の方法に従って成長させる実施例
をここで説明する。
上にCdTe膜を上記の方法に従って成長させる実施例
をここで説明する。
(001)GaAs基板1を脱脂洗浄後、硫酸系エツチ
ング液により基板1の表面ダメージ層を除去する。次に
、これを純水洗浄し、基板lの表面保護の為に薄い酸化
層をGaAs基板1表面上に形成する。これをMBEチ
ャンバー内の基板ホルダーにセットし、チャンバー内を
5X10−”Torrまで排気する。
ング液により基板1の表面ダメージ層を除去する。次に
、これを純水洗浄し、基板lの表面保護の為に薄い酸化
層をGaAs基板1表面上に形成する。これをMBEチ
ャンバー内の基板ホルダーにセットし、チャンバー内を
5X10−”Torrまで排気する。
継いで、表面保護の為に形成した表面酸化層を除去する
為に基板温度を580〜600’Cまで昇温する。この
時、基板1面には、フラックス量lXl0−’Torr
のAsビームを照射し続ける。
為に基板温度を580〜600’Cまで昇温する。この
時、基板1面には、フラックス量lXl0−’Torr
のAsビームを照射し続ける。
RHEEDパターンによって上記酸化層が除去されたこ
とを確認した後、次に350”Cまで基板温度を下げる
。ここでAsビームの照射を止めると、前述した様にG
aAs基板、1表面にはAsの島2が形成される。継い
で、CdとTeビームの照射を開始すると同時に基板温
度を成長温度である300℃まで更に下げる。こうして
、その後CdTe膜3を約1μmの厚さまで成長させた
。
とを確認した後、次に350”Cまで基板温度を下げる
。ここでAsビームの照射を止めると、前述した様にG
aAs基板、1表面にはAsの島2が形成される。継い
で、CdとTeビームの照射を開始すると同時に基板温
度を成長温度である300℃まで更に下げる。こうして
、その後CdTe膜3を約1μmの厚さまで成長させた
。
こうして本発明により作製したエピタキシャル膜を得た
。
。
一方、比較の為、ASビームを全(照射しないで、他は
上記実施例と同様な条件で作製した試料も用意した。
上記実施例と同様な条件で作製した試料も用意した。
上記の2種類の資料の膜質を比較する為に、透過電子顕
微鏡による断面のし察を行なった。
微鏡による断面のし察を行なった。
第2図(a)はAsビームを照射しなかったものの断面
写真、同図(b)はこの断面写真の説明図、同図(c)
は上記実施例によるものの断面写真、そして同図(d)
はこの断面写真の説明図である。第2図(a)、(b)
においては、G a AS基板11とCdTe膜13と
の界面には何も見られず、格子像が連続的に連なってC
dTe 13の<001>方向に垂直な(001)面が
成長している様子が見られる。しかし、GaAsとCd
Teの大きな格子不整(14,6%)の為に両者の界面
において多数の刃状転位(edge dis 1 o
eat i on)が見られ、更に転位だけでは耐え切
れなくなり欠陥線が発生して膜厚方向に伸びている様子
が分かる。
写真、同図(b)はこの断面写真の説明図、同図(c)
は上記実施例によるものの断面写真、そして同図(d)
はこの断面写真の説明図である。第2図(a)、(b)
においては、G a AS基板11とCdTe膜13と
の界面には何も見られず、格子像が連続的に連なってC
dTe 13の<001>方向に垂直な(001)面が
成長している様子が見られる。しかし、GaAsとCd
Teの大きな格子不整(14,6%)の為に両者の界面
において多数の刃状転位(edge dis 1 o
eat i on)が見られ、更に転位だけでは耐え切
れなくなり欠陥線が発生して膜厚方向に伸びている様子
が分かる。
他方、本発明のものに係る第2図(c)。(d)では、
界面に10人程度膜厚で非晶質状(アモルファス)のA
s膜2が見られるe A s 膜2には所々に穴が開い
ていて、GaAs基板1面が露出しており、CdTe膜
3がこの穴の部分からエピタキシャル成長していること
が分かる。前述した様に、このCd T e m 3は
As膜2の上でもエピタキシー性は保たれている。そし
て、ここでは第2図(a)で見られた如き転位や欠陥も
なく、格子不整による大きな歪が界面のAs膜2の為に
大幅に緩和され、膜質が向上していることが分かる第3
図と第4図はGaAsとCdTeの界面付近をより低倍
率で観察したものである。前者は第2図(a)に対応す
るAsビームを照射しなかったもの、後者は第2図(C
)に対応するAsビームを照射したものである。第3図
のAsビームを照射しなかったものは界面で発生した欠
陥線が膜厚方向に長(伸びて、数100OAifれなと
ころでも欠陥密度は殆ど減少していないことが分かる、
これとは対照的に、第4図のAsを照射したものは欠陥
密度も小さく、欠陥は界面から数Io。
界面に10人程度膜厚で非晶質状(アモルファス)のA
s膜2が見られるe A s 膜2には所々に穴が開い
ていて、GaAs基板1面が露出しており、CdTe膜
3がこの穴の部分からエピタキシャル成長していること
が分かる。前述した様に、このCd T e m 3は
As膜2の上でもエピタキシー性は保たれている。そし
て、ここでは第2図(a)で見られた如き転位や欠陥も
なく、格子不整による大きな歪が界面のAs膜2の為に
大幅に緩和され、膜質が向上していることが分かる第3
図と第4図はGaAsとCdTeの界面付近をより低倍
率で観察したものである。前者は第2図(a)に対応す
るAsビームを照射しなかったもの、後者は第2図(C
)に対応するAsビームを照射したものである。第3図
のAsビームを照射しなかったものは界面で発生した欠
陥線が膜厚方向に長(伸びて、数100OAifれなと
ころでも欠陥密度は殆ど減少していないことが分かる、
これとは対照的に、第4図のAsを照射したものは欠陥
密度も小さく、欠陥は界面から数Io。
人以内に存在し膜厚方向には殆ど伸びていがないことが
分かる。
分かる。
し発明の効果]
以上説明した如く、本発明によれば、格子定数の異なる
2つの材料の界面に島状ないし部分的に非晶質材料を形
成しているので、格子不整の大きな基板などの上にも良
質なエピタキシャル膜を成長させることが可能になって
いる。これにより、格子定数の異なる材料を組み合わせ
て光電子集積回路や光集積回路などの作製も可能となっ
た。
2つの材料の界面に島状ないし部分的に非晶質材料を形
成しているので、格子不整の大きな基板などの上にも良
質なエピタキシャル膜を成長させることが可能になって
いる。これにより、格子定数の異なる材料を組み合わせ
て光電子集積回路や光集積回路などの作製も可能となっ
た。
第1図はGaAs基板に非晶質のAs膜を部分的に形成
し欠陥のないCdTe膜を成長させる様子を示す本発明
の原理説明図、第2図(a)はAsビームを照射しない
もののGaAs基板とCdTe膜との界面付近の透過電
子顕微鏡による断面写真、第2図(b)は第2図(a)
の説明図、第2図(C)はAsビームを照射したものの
第2図(a)と同様な断面写真、第2図(d)は第2図
(c)の説明図、第3図は第2図(a)に対応する比較
的低倍率の断面写真、第4図は第2図(C)に対応する
第3図と同様な断面写真、第5図は■−V族化合物半導
体材料の格子定数とエネルギーバンドギャップを示すグ
ラフ、第6図はII−Vl族化合物半導体材料について
の第5図と同様なグラフである。 l−・・GaAS基板、2・・・アモルファス−As。 3−Cd T e M
し欠陥のないCdTe膜を成長させる様子を示す本発明
の原理説明図、第2図(a)はAsビームを照射しない
もののGaAs基板とCdTe膜との界面付近の透過電
子顕微鏡による断面写真、第2図(b)は第2図(a)
の説明図、第2図(C)はAsビームを照射したものの
第2図(a)と同様な断面写真、第2図(d)は第2図
(c)の説明図、第3図は第2図(a)に対応する比較
的低倍率の断面写真、第4図は第2図(C)に対応する
第3図と同様な断面写真、第5図は■−V族化合物半導
体材料の格子定数とエネルギーバンドギャップを示すグ
ラフ、第6図はII−Vl族化合物半導体材料について
の第5図と同様なグラフである。 l−・・GaAS基板、2・・・アモルファス−As。 3−Cd T e M
Claims (1)
- 【特許請求の範囲】 1、格子定数の異なる半導体材料をエピタキシャル成長
させる方法において、該2つの半導体材料の一方の表面
上に非晶質材料を部分的に形成し、ついでその上に他方
の半導体材料をエピタキシャル成長させることを特徴と
する格子不整合系のエピタキシャル成長方法。 2、前記非晶質材料は非晶質As膜である請求項1記載
のエピタキシャル成長方法。 3、前記一方の半導体材料はGaAs基板である請求項
1または2記載のエピタキシャル成長方法。 4、前記他方の半導体材料はCdTe膜である請求項3
記載のエピタキシャル成長方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13919690A JPH0432222A (ja) | 1990-05-29 | 1990-05-29 | 格子不整合系のエピタキシャル成長方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13919690A JPH0432222A (ja) | 1990-05-29 | 1990-05-29 | 格子不整合系のエピタキシャル成長方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0432222A true JPH0432222A (ja) | 1992-02-04 |
Family
ID=15239794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13919690A Pending JPH0432222A (ja) | 1990-05-29 | 1990-05-29 | 格子不整合系のエピタキシャル成長方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0432222A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5714006A (en) * | 1994-12-20 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Method of growing compound semiconductor layer |
US8146546B2 (en) | 2007-06-28 | 2012-04-03 | Kawasaki Jukogyo Kabushiki Kaisha | Two-cycle engine cylinder and method for manufacturing the same |
-
1990
- 1990-05-29 JP JP13919690A patent/JPH0432222A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5714006A (en) * | 1994-12-20 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Method of growing compound semiconductor layer |
US8146546B2 (en) | 2007-06-28 | 2012-04-03 | Kawasaki Jukogyo Kabushiki Kaisha | Two-cycle engine cylinder and method for manufacturing the same |
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