JPH0432222A - 格子不整合系のエピタキシャル成長方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、格子定数差のある材料同士を転位（ｄｉｓｌ
ｏｃａｔｉｏｎ）や欠陥などの発生を抑えて積層させる
ことができる格子不整合系のエピタキシャル成長方法に
関するものである。

［従来の技術］ 従来、半導体レーザー、発光ダイオード、ヘテロバイポ
ーラトランジスタ等のへテロ構造を用いた化合物半導体
デバイスが、光通信や光メモリなどの情報処理分野で幅
広（用いられている。

また、最近、量子井戸構造を用いた超高速デバイスであ
るＨＥＭＴ　（ｈｉｇｈ　　ｅｌｅｃｔｏｒｏｎ　　ｍ
ｏｂｉｌｉｔｙ　　ｔｒａｎｓｉｓｔｏｒ）や共鳴トン
ネリングダイオードなどについても研究開発が進められ
ている。

一方、光デバイスとそれを駆動するための電子デバイス
を同一基板上に集積化して動作の高速化を図るための光
電子集積回路（ＯＥＩＣ）、また異なる光デバイスを導
波路を介して集積化して結合損失などを低減しようとす
る光集積回路（ＯＩＣ）などが将来のデバイスの方向の
１つとして研究されている。

こうした中で、上記の如きデバイスを作製する為には、
異なるエネルギーギャップや屈折率を持つ化合物産導体
またはその混晶をエピタキシャル成長させ良質なヘテロ
構造を作製することが要請されている。

この為には、従来からの方法では、転位や欠陥のないヘ
テロ構造を得るのに２つの半導体の格子定数を一致させ
る必要がある。第５図は■−■族化合物半導体およびそ
の混晶のエネルギーバンドギャップと格子定数を示した
ものである。ヘテロ構造を作製しようとする場合、この
図から、必要なバンド構造の組み合わせと共に格子定数
の一致する組み合わせを見付けることが重要である。最
も一般的に用いられているのは、ＧａＡｓとＡｌＡｓお
よびその混晶のＡｌＧａＡｓの組み合わせである。これ
らの組み合わせの格子定数差は非常に小さ（殆ど格子整
合している為、界面に転位が発生せず、理想的なヘテロ
構造を作ることができる。従って、この系は可視域の半
導体レーザや電界効果トランジスタとして実用化されて
いる。

この様に、従来、格子整合条件はへテロ構造デバイスを
実現する為の重要な因子であり、これがデバイス設計の
制約となっているのが現状である。よって、格子定数差
の大きい材料同士を、転位や欠陥の発生を抑えて積層さ
せることができれば、基板選択の自由度が広がり多様な
集積化デバイスが可能ということになる。

また、現在、化合物半導体デバイスを作製する際、基板
としてＧａＡｓまたはＩｎＰの単結晶ウェハーが一般に
用いられている。特に、ＧａＡｓ基板は比較酌交（、大
面積で低欠陥のものを用いることができる。従って、デ
バイスを作製するのにＧａＡｓ基板を用いるのがコスト
等の点から好ましいのが現状である。

他方、最近、ナローギャップ半導体であるＨｇＣｄＴｅ
や磁性半導体であるＣ　ｄ　Ｍ　ｎ　Ｔ　ｅが注目され
ている。前者は赤外光検出器として、後者は光アイソレ
ータとしてである。これらの半導体の膜を上記ＧａＡＳ
基板上に成長させることができれば、低コストで且つ他
のデバイスと集積化されたコンパクトなものができると
期待されている。

特に、半導体レーザと上記の如き磁性半導体を用いた光
アイソレータを集積したものは、戻り光の影響が大きい
光通信や光磁気メモリーの光源として幅広い用途を持っ
ている。

こうしたデバイスを開発する試みは各所で行なわれてお
り、Ｇ　ａ　、Ａ　ｓ基板の上にＣｄＴｅのバッファ層
を積みその上にＨｇＣｄＴｅやＣｄＭｎＴｅを成長させ
ようとしている。

［発明が解決しようとする課題］ しかし、ＩＩ−ＶＴ族化合物半導体の格子定数とバンド
ギャップを示す第６図から分かる様に、ＧａＡｓとＣｄ
Ｔｅとの格子定数差は１４．６％もある。従って、現在
、こうした大きな格子不整の存在する膜をエピタキシャ
ル成長させるべくＭＢＥやＭ　Ｏ−ＣＶ　Ｄ法によって
色々な試みが行なわれているが、この大きな格子不整の
ためにＧａＡｓ基板とＣｄＴｅ膜との界面には多数の転
位や欠陥が発生しているのが現状である。その欠陥密度
は１０９〜１０”７ｃｍ”にも達する。また、界面で発
生した欠陥線はＣｄＴｅの膜厚方向へ伸びる為、膜厚を
増しても欠陥密度は中々減少しない。

この様な欠陥は光検出器においては暗電流の増加をもた
らし、雑音の原因となる。また、光アイソレータに対し
ては光散乱を増し、導波を員失を増大させる。

よって、格子不整合系をも欠陥密度を低減してエピタキ
シャル成長させることが、デバイス開発の為の重要な技
術であり、本発明の目的はこうしたエピタキシャル成長
方法技術を提供することにある。

［課題を解決するための手段］ 上記目的を達成する本発明では、格子定数の異なる半導
体材料をエピタキシャル成長させる方法において、該２
つの半導体材料の一方（典型的には、ＧａＡｓ基板）の
表面上に非晶質Ａｓ膜などの非晶質材料を部分的に形成
し、ついでその上に他方の半導体材料（ＣｄＴｅ膜の他
、ｍ−ｖ族化合物半導体であるＩｎＡｓ、ＩｎＧａＡｓ
、ＧａＰなど、■−■族化合物半導体であるＺｎ５ｅ、
ＺｎＴｅ、ＺｎＳなど）をエピタキシャル成長させ、そ
れにより格子不整にＪ：る歪を緩和して転位や欠陥を減
少させ良質な膜を形成する。

以下に、本発明の原理を、ＧａＡｓ基板にＣｄＴｅ膜を
成長させる例に沿って、説明する。

先ず、第１図（ａ）に示す様に、成る基板温度の範囲で
ＧａＡｓ基板１にＡｓビームを照射するとアモルファス
−Ａ、　ｓ　２がその上に島状ないし部分的にイ；１＠
する。この島ないし部分の大きさ、衰度、態様などは基
板温度とＡｓビーム強度に依存する。この部分的付着状
態でＡｓビームの照射を止め、ＣｄＴｅの成膜温度へと
降温する。これにより、アモルファス−Ａｓ２の島は最
初の状態で固定される。

この状態で、Ｃｄ及びＴｅビームを照射してＣｄＴｅ膜
の成長を開始する。Ａｓの島２の上ではＣｄＴｅ膜の付
着係数が小さい為、第１図（ｂ）に示す様にＧａＡｓ基
板１面が露出しているところからＣｄＴｅ膜３の成長が
開始される。このとき、Ｇ　ａ　Ａ　ｓ基板１の結晶方
位はＣｄＴｅ膜３へと受は継がれる。

ＣｄＴｅ成長膜３がＡｓの島２と島２の間ないしＡｓの
部分的付着状態外の部分を埋め尽くすと、第１図Ｃｅ）
に示す如く、次にＡｓの部分２の上を覆う様にＣｄＴｅ
膜３が横方向に成長し始める。そして次第に隣り合うＣ
ｄＴｅ膜３はＡｓの島２の」二でぶつかり合う。この際
、夫々のＣｄＴｅ膜３は共通のＧａＡＳ基板１を核とし
て成長しているので、同じ面方位を持っている。

従って、隣り合うＣｄＴｅ膜３がぶつかり合っても結晶
粒界は発生せず、第１図（ｄ）に示す如く欠陥のない良
質なエピタキシャルＣｄＴｅ膜３が成長することになる
。

［実施例］ ＭＢＥ（分子線エピタキシー）法によってＧａＡｓ基板
上にＣｄＴｅ膜を上記の方法に従って成長させる実施例
をここで説明する。

（００１）ＧａＡｓ基板１を脱脂洗浄後、硫酸系エツチ
ング液により基板１の表面ダメージ層を除去する。次に
、これを純水洗浄し、基板ｌの表面保護の為に薄い酸化
層をＧａＡｓ基板１表面上に形成する。これをＭＢＥチ
ャンバー内の基板ホルダーにセットし、チャンバー内を
５Ｘ１０−”Ｔｏｒｒまで排気する。

継いで、表面保護の為に形成した表面酸化層を除去する
為に基板温度を５８０〜６００’Ｃまで昇温する。この
時、基板１面には、フラックス量ｌＸｌ０−’Ｔｏｒｒ
のＡｓビームを照射し続ける。

ＲＨＥＥＤパターンによって上記酸化層が除去されたこ
とを確認した後、次に３５０”Ｃまで基板温度を下げる
。ここでＡｓビームの照射を止めると、前述した様にＧ
ａＡｓ基板、１表面にはＡｓの島２が形成される。継い
で、ＣｄとＴｅビームの照射を開始すると同時に基板温
度を成長温度である３００℃まで更に下げる。こうして
、その後ＣｄＴｅ膜３を約１μｍの厚さまで成長させた
。

こうして本発明により作製したエピタキシャル膜を得た
。

一方、比較の為、ＡＳビームを全（照射しないで、他は
上記実施例と同様な条件で作製した試料も用意した。

上記の２種類の資料の膜質を比較する為に、透過電子顕
微鏡による断面のし察を行なった。

第２図（ａ）はＡｓビームを照射しなかったものの断面
写真、同図（ｂ）はこの断面写真の説明図、同図（ｃ）
は上記実施例によるものの断面写真、そして同図（ｄ）
はこの断面写真の説明図である。第２図（ａ）、（ｂ）
においては、Ｇ　ａ　ＡＳ基板１１とＣｄＴｅ膜１３と
の界面には何も見られず、格子像が連続的に連なってＣ
ｄＴｅ　１３の＜００１＞方向に垂直な（００１）面が
成長している様子が見られる。しかし、ＧａＡｓとＣｄ
Ｔｅの大きな格子不整（１４，６％）の為に両者の界面
において多数の刃状転位（ｅｄｇｅ　　ｄｉｓ　１　ｏ
ｅａｔ　ｉ　ｏｎ）が見られ、更に転位だけでは耐え切
れなくなり欠陥線が発生して膜厚方向に伸びている様子
が分かる。

他方、本発明のものに係る第２図（ｃ）。（ｄ）では、
界面に１０人程度膜厚で非晶質状（アモルファス）のＡ
ｓ膜２が見られるｅ　Ａ　ｓ　膜２には所々に穴が開い
ていて、ＧａＡｓ基板１面が露出しており、ＣｄＴｅ膜
３がこの穴の部分からエピタキシャル成長していること
が分かる。前述した様に、このＣｄ　Ｔ　ｅ　ｍ　３は
Ａｓ膜２の上でもエピタキシー性は保たれている。そし
て、ここでは第２図（ａ）で見られた如き転位や欠陥も
なく、格子不整による大きな歪が界面のＡｓ膜２の為に
大幅に緩和され、膜質が向上していることが分かる第３
図と第４図はＧａＡｓとＣｄＴｅの界面付近をより低倍
率で観察したものである。前者は第２図（ａ）に対応す
るＡｓビームを照射しなかったもの、後者は第２図（Ｃ
）に対応するＡｓビームを照射したものである。第３図
のＡｓビームを照射しなかったものは界面で発生した欠
陥線が膜厚方向に長（伸びて、数１００ＯＡｉｆれなと
ころでも欠陥密度は殆ど減少していないことが分かる、
これとは対照的に、第４図のＡｓを照射したものは欠陥
密度も小さく、欠陥は界面から数Ｉｏ。

人以内に存在し膜厚方向には殆ど伸びていがないことが
分かる。

し発明の効果］ 以上説明した如く、本発明によれば、格子定数の異なる
２つの材料の界面に島状ないし部分的に非晶質材料を形
成しているので、格子不整の大きな基板などの上にも良
質なエピタキシャル膜を成長させることが可能になって
いる。これにより、格子定数の異なる材料を組み合わせ
て光電子集積回路や光集積回路などの作製も可能となっ
た。

【図面の簡単な説明】

第１図はＧａＡｓ基板に非晶質のＡｓ膜を部分的に形成
し欠陥のないＣｄＴｅ膜を成長させる様子を示す本発明
の原理説明図、第２図（ａ）はＡｓビームを照射しない
もののＧａＡｓ基板とＣｄＴｅ膜との界面付近の透過電
子顕微鏡による断面写真、第２図（ｂ）は第２図（ａ）
の説明図、第２図（Ｃ）はＡｓビームを照射したものの
第２図（ａ）と同様な断面写真、第２図（ｄ）は第２図
（ｃ）の説明図、第３図は第２図（ａ）に対応する比較
的低倍率の断面写真、第４図は第２図（Ｃ）に対応する
第３図と同様な断面写真、第５図は■−Ｖ族化合物半導
体材料の格子定数とエネルギーバンドギャップを示すグ
ラフ、第６図はＩＩ−Ｖｌ族化合物半導体材料について
の第５図と同様なグラフである。 ｌ−・・ＧａＡＳ基板、２・・・アモルファス−Ａｓ。 ３−Ｃｄ　Ｔ　ｅ　Ｍ

Claims (1)

1. 【特許請求の範囲】 １、格子定数の異なる半導体材料をエピタキシャル成長
   させる方法において、該２つの半導体材料の一方の表面
   上に非晶質材料を部分的に形成し、ついでその上に他方
   の半導体材料をエピタキシャル成長させることを特徴と
   する格子不整合系のエピタキシャル成長方法。 ２、前記非晶質材料は非晶質Ａｓ膜である請求項１記載
   のエピタキシャル成長方法。 ３、前記一方の半導体材料はＧａＡｓ基板である請求項
   １または２記載のエピタキシャル成長方法。 ４、前記他方の半導体材料はＣｄＴｅ膜である請求項３
   記載のエピタキシャル成長方法。