JPH04321240A - Semiconductor device - Google Patents
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- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体装置に関し、特
にソース接地回路で使用するのに適した電界効果トラン
ジスタの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to the structure of field effect transistors suitable for use in source-grounded circuits.
【０００２】0002
【従来の技術】従来のＧａＡｓＭｅｔａｌ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ（以下、ＧａＡｓＭＥＳＦＥＴ
という）は図５に示す様にＧａＡｓ基板５４の表面にソ
ース電極３１，ゲート電極３２，ドレイン電極２３を形
成しており、外部引き出し用にソースパッド２１２，ゲ
ートボンディングパッド２８，ドレインボンディングパ
ッド２９を有していた。そして、ソース電極３１を接地
して使用する時のソースインダクタンス（以下、ＬＳ
という）を低減し、利得を向上させる目的で金（Ａｕ）
ワイヤーボンディングによる接地法よりもＧａＡｓ基板
５４を貫通するバイアホール１１０を金１１１で充填し
てソース電極２１を基板５４の裏面に取り出す接地法を
用いてＧａＡｓＭＥＳＦＥＴの裏面（以下マウント面と
略す）を用いてソース電極を接地することが行なわれて
いた。[Prior Art] Conventional GaAsMetal Semi
conductor field effect
Transistor (hereinafter referred to as GaAs MESFET)
As shown in FIG. 5, a source electrode 31, a gate electrode 32, and a drain electrode 23 are formed on the surface of a GaAs substrate 54, and a source pad 212, a gate bonding pad 28, and a drain bonding pad 29 are provided for external extraction. had. Then, the source inductance (hereinafter, LS
gold (Au) for the purpose of reducing
Rather than the grounding method using wire bonding, a grounding method in which the via hole 110 penetrating the GaAs substrate 54 is filled with gold 111 and the source electrode 21 is taken out on the back surface of the substrate 54 is used, and the back surface (hereinafter referred to as the mount surface) of the GaAs MESFET is used. The conventional practice was to ground the source electrode.
【０００３】0003
【発明が解決しようとする課題】この従来のＧａＡｓＭ
ＥＳＦＥＴ構造においてはバイアホール１１０による接
地配線を行なっているので、ソースインダクタンスＬＳ
の低減においては、（１）バイアホールの大きさ（２
）バイアホールの数（３）バイアホールの長さ、つまり
、ＧａＡｓ基板の厚さ、の３点により制限を受けている
。[Problem to be solved by the invention] This conventional GaAsM
In the ESFET structure, the ground wiring is done through the via hole 110, so the source inductance LS
In order to reduce (1) the size of the via hole (2
) The number of via holes is limited by three points: (3) the length of the via holes, that is, the thickness of the GaAs substrate.
【０００４】（１）については、大きな穴を開けた方が
ソースインダクタンスＬＳ を低減出来るが、ＧａＡｓ
ＭＥＳＦＥＴの表面配線レイアウト上の制限があるとい
う問題点があった。（２）については数が多いほどソー
スインダクタンスＬＳ は低減出来るが（１）と同じ理
由により制限があった。（３）についてはＧａＡｓ基板
の機械強度的理由により制限があった。以上の３点によ
りバイアホールによるソース配線のソースインダクタン
スＬＳ の低減には限界があった。Regarding (1), the source inductance LS can be reduced by making a large hole, but GaAs
There is a problem in that there are restrictions on the surface wiring layout of the MESFET. Regarding (2), the source inductance LS can be reduced as the number increases, but there is a limit due to the same reason as (1). Regarding (3), there are limitations due to the mechanical strength of the GaAs substrate. Due to the above three points, there is a limit to the reduction of the source inductance LS of the source wiring using the via hole.
【０００５】[0005]
【課題を解決するための手段】本発明によれば、半導体
基板の一面上にソース電極，ゲート電極及びドレイン電
極を備えた電界効果トランジスタを有し、ソース電極の
みが電気的に接続され、ドレイン電極及びゲート電極は
電気的に接続されない導体基板が、半導体基板の一面側
に形成されている半導体装置が得られる。[Means for Solving the Problems] According to the present invention, a field effect transistor is provided with a source electrode, a gate electrode, and a drain electrode on one surface of a semiconductor substrate, and only the source electrode is electrically connected and the drain electrode is electrically connected. A semiconductor device is obtained in which a conductive substrate to which the electrode and gate electrode are not electrically connected is formed on one side of the semiconductor substrate.
【０００６】従来、ソース電極のある面とマウント面と
は表裏をなしていたが、本発明ではソース電極のある面
とマウント面とを同一の面としている。これは、ソース
電極の電極部分を厚くすることによって、ソース電極の
みを導体基板と接続することが可能となったためである
。また、この時、ドレイン電極及びゲート電極が導体基
板と接続されないためには、半導体基板と導体基板の間
のソース電極部分以外に絶縁体を介すれば問題は無い。
絶縁体を介する方法としては、半導体基板のソース電極
以外の箇所に絶縁体膜を形成する方法、半導体基板と導
体基板を接続後に樹脂封止する方法等が挙げられる。Conventionally, the surface on which the source electrode is located and the mounting surface are two sides of each other, but in the present invention, the surface on which the source electrode is located and the mounting surface are the same surface. This is because by increasing the thickness of the electrode portion of the source electrode, it has become possible to connect only the source electrode to the conductive substrate. Further, at this time, in order to prevent the drain electrode and the gate electrode from being connected to the conductive substrate, there is no problem as long as an insulator is interposed between the semiconductor substrate and the conductive substrate other than the source electrode portion. Examples of the method using an insulator include a method in which an insulator film is formed on a portion of the semiconductor substrate other than the source electrode, a method in which the semiconductor substrate and the conductive substrate are connected and then sealed with resin, and the like.
【０００７】また、本発明によれば、半導体基板の一面
上にソース電極，ゲート電極，ドレイン電極，ゲート電
極と電気的に接続されたゲートパッド及びドレイン電極
に電気的に接続されたドレインパッドを備えた電界効果
トランジスタを有し、半導体基板の他の面上にゲートボ
ンディングパッドとドレインボンディングパッドを有し
、半導体基板中に形成されたバイアホールを介してゲー
トボンディングパッドとゲートパッドが電気的に接続さ
れ、半導体基板中に形成された他のバイアホールを介し
てドレインボンディングパッドとドレインパッドが電気
的に接続されている半導体装置が得られる。Further, according to the present invention, a source electrode, a gate electrode, a drain electrode, a gate pad electrically connected to the gate electrode, and a drain pad electrically connected to the drain electrode are formed on one surface of the semiconductor substrate. The field effect transistor has a gate bonding pad and a drain bonding pad on the other side of the semiconductor substrate, and the gate bonding pad and the gate pad are electrically connected through a via hole formed in the semiconductor substrate. A semiconductor device is obtained in which the drain bonding pad and the drain pad are electrically connected through another via hole formed in the semiconductor substrate.
【０００８】更に本発明によれば、前述の半導体基板の
一面上にソース電極のみが電気的に接続され、ドレイン
電極及びゲート電極は電気的に接続されない導体基板が
形成されている半導体装置が得られる。Further, according to the present invention, there is obtained a semiconductor device in which a conductive substrate is formed on one surface of the semiconductor substrate, in which only the source electrode is electrically connected, and the drain electrode and the gate electrode are not electrically connected. It will be done.
【０００９】本発明においては、半導体基板の電極面の
ソース電極のみを厚くすることによってソース接地のた
めの導体基板が電極面と同一面上に形成されている。こ
の時、ゲート電極及びドレイン電極を外部と接続する方
法が問題になる。そこで、ゲート電極及びドレイン電極
にそれぞれ接続されたゲートパッド及びドレインパッド
がゲート電極及びドレイン電極のある面上に形成されて
いる。ゲートパッド及びドレインパッド直下の部分には
半導体基板を貫通する穴（バイアホール）が形成されて
いる。バイアホールはＡｕ等の導電体で充填されており
、ゲートパッド及びドレインパッドと、それらと反対の
面上に形成されたゲートボンディングパッド及びドレイ
ンボンディングパッドをそれぞれ電気的に接続している
。In the present invention, a conductive substrate for source grounding is formed on the same plane as the electrode surface by thickening only the source electrode on the electrode surface of the semiconductor substrate. At this time, the problem is how to connect the gate electrode and the drain electrode to the outside. Therefore, a gate pad and a drain pad connected to the gate electrode and the drain electrode, respectively, are formed on the surface where the gate electrode and the drain electrode are located. A hole (via hole) penetrating the semiconductor substrate is formed directly below the gate pad and drain pad. The via hole is filled with a conductor such as Au, and electrically connects the gate pad and drain pad to the gate bonding pad and drain bonding pad formed on the opposite side thereof, respectively.
【００１０】ソース電極と導電体基板を接続する方法と
しては、ソース電極を厚くして導体基板と接続する方法
、半導体基板上にソース電極と接続されたソースパッド
を形成し、ソースパッドを厚くして導体基板と接続する
方法等がある。[0010] Methods for connecting the source electrode and the conductive substrate include a method in which the source electrode is thickened and connected to the conductive substrate, and a source pad connected to the source electrode is formed on the semiconductor substrate and the source pad is thickened. There are a number of methods for connecting to a conductor board.
【００１１】これらの結果、ソース電極はバイアホール
等を介すことなく、直接的に導体金属と接続することが
できるので、ソースインダクタンスＬＳ を低減するこ
とができる。また、ゲート及びドレインに関しては、バ
イアホールを介することによりゲートインダクタンス及
びドレインインダクタンスの値が増大してもＬＳ 値の
ような問題はないため、ＧａＡｓ基板を薄くする必要も
無く、機械的強度を増強できる。As a result, the source electrode can be directly connected to the conductive metal without using a via hole or the like, so that the source inductance LS can be reduced. In addition, regarding the gate and drain, even if the values of gate inductance and drain inductance increase due to via holes, there is no problem like the LS value, so there is no need to thin the GaAs substrate, and the mechanical strength can be increased. can.
【００１２】0012
【実施例】次に本発明について図面を参照し説明する。
図１は、本発明の第１の実施例の断面図である。その構
成は、ＧａＡｓ基板４のマウント面にソース電極１，ゲ
ート電極２，ドレイン電極３を配置し、ソース電極１の
Ａｕ厚を約２０μｍと厚くして、マウント時にソース電
極１のみが導体金属５に接地出来る様に構成されている
。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a sectional view of a first embodiment of the invention. Its structure is such that a source electrode 1, a gate electrode 2, and a drain electrode 3 are arranged on the mounting surface of a GaAs substrate 4, and the Au thickness of the source electrode 1 is made thick to about 20 μm, so that only the source electrode 1 is covered with a conductive metal layer when mounted. It is constructed so that it can be grounded.
【００１３】次にゲート電極２とドレイン電極３の配線
について説明する。図２は、図１におけるＧａＡｓ基板
４の概観図であり、図２ＡはＧａＡｓ基板２４の表面、
図２ＢはＧａＡｓ基板１４のマウント面をそれぞれ表わ
している。Next, the wiring between the gate electrode 2 and the drain electrode 3 will be explained. FIG. 2 is an overview diagram of the GaAs substrate 4 in FIG. 1, and FIG. 2A shows the surface of the GaAs substrate 24,
FIG. 2B shows the mounting surface of the GaAs substrate 14, respectively.
【００１４】図２Ｂにおいて、ゲート電極１２はゲート
パッド６に集約され、ドレイン電極１３はドレインパッ
ド７に集約されている。これらのゲートパッド６及びド
レインパッド７は、外部へ引き出すために、図２Ａにお
けるゲートボンディングパッド８及びドレインボンディ
ングパッド９にそれぞれ接続されている。その接続の状
態を図３に示す。In FIG. 2B, the gate electrode 12 is concentrated on the gate pad 6, and the drain electrode 13 is concentrated on the drain pad 7. These gate pad 6 and drain pad 7 are connected to gate bonding pad 8 and drain bonding pad 9 in FIG. 2A, respectively, in order to lead to the outside. The state of the connection is shown in FIG.
【００１５】図３は図２ＡのＸ−Ｘ面における断面図で
ある。ゲートボンディングパッド１８及びドレインボン
ディングパッド１９は、ＧａＡｓ基板３４に形成された
導体金属の充填されたバイアホール１０を介して、ゲー
トパッド１６及びドレインパッド１７とそれぞれ接続さ
れている。FIG. 3 is a sectional view taken along the line XX in FIG. 2A. The gate bonding pad 18 and the drain bonding pad 19 are connected to the gate pad 16 and the drain pad 17, respectively, via a via hole 10 formed in the GaAs substrate 34 and filled with a conductive metal.
【００１６】この時、ソースパッドとソース電極を接続
する配線が不要となるので、ゲート配線又はドレイン配
線とソース配線を２層に重ねることなく同一平面内に形
成することが可能であり、製造が容易となり、また製品
の短絡、特性変化等を低減することができる、という効
果を有する。[0016] At this time, since the wiring connecting the source pad and the source electrode is not required, it is possible to form the gate wiring or the drain wiring and the source wiring in the same plane without overlapping them in two layers, which reduces the manufacturing process. This has the effect of reducing short circuits, changes in characteristics, etc. of the product.
【００１７】次に本発明における第２の実施例を図面を
参照して説明する。図４は、本発明における第２の実施
例の概観図である。第１の実施例は、ソース電極２１の
Ａｕ厚を厚くして接地しているのに対し、本実施例にお
いては、ソースパッド部分１１２のＡｕ厚を厚くして接
地しているという点が異なる。第２の実施例は、第１の
実施例と比較すると、単位接地面積を大きく設計出来る
、という利点があるのに対し、電極部分と接地部分の距
離が大きくなるので熱放散が良くないという欠点を有す
る。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is an overview diagram of a second embodiment of the present invention. In the first embodiment, the Au thickness of the source electrode 21 is made thicker and grounded, whereas in this embodiment, the Au thickness of the source pad portion 112 is made thicker and grounded. . Compared to the first embodiment, the second embodiment has the advantage that the unit ground area can be designed larger, but the disadvantage is that heat dissipation is not good because the distance between the electrode part and the ground part is large. has.
【００１８】[0018]
【発明の効果】以上説明した様に本発明は、ソース電極
をマウント時に直接接地したことにより、ソースインダ
クタンスＬＳ の値が低減するという効果を有する。ソ
ースインダクタンスＬＳ の値が低減すると、電力利得
が向上するという効果を有する。As explained above, the present invention has the effect that the value of the source inductance LS is reduced by directly grounding the source electrode when mounted. A reduction in the value of the source inductance LS has the effect of improving power gain.
【００１９】更に、半導体基板の厚さを変えることなく
ソースインダクタンスＬＳ の値を低減することができ
るので、従来の様に基板を薄くする必要が無くなり、機
械的強度を増強することが出来る、という効果を有する
。Furthermore, since the value of the source inductance LS can be reduced without changing the thickness of the semiconductor substrate, there is no need to make the substrate thinner as in the past, and the mechanical strength can be increased. have an effect.
【図１】本発明の第１の実施例の断面図である。FIG. 1 is a sectional view of a first embodiment of the invention.
【図２】図１におけるガリウムヒ素基板４の概観図であ
り、図２Ａはガリウムヒ素基板の表面から見た概観図、
図２Ｂはマウント面から見た概観図である。FIG. 2 is an overview diagram of the gallium arsenide substrate 4 in FIG. 1, and FIG. 2A is an overview diagram seen from the surface of the gallium arsenide substrate;
FIG. 2B is an overview diagram seen from the mount surface.
【図３】図２ＡのＸ−Ｘ面における断面図である。FIG. 3 is a cross-sectional view taken along the XX plane of FIG. 2A.
【図４】本発明の第２の実施例の概観図である。FIG. 4 is an overview diagram of a second embodiment of the invention.
【図５】従来の接地法を表わす概観図である。FIG. 5 is an overview diagram showing a conventional grounding method.
１，１１，２１，３１ ソース電極２，１２，２
２ ゲート電極
３，１３，２３ ドレイン電極
４，１４，２４，３４，４４，５４ 砒化ガリウ
ム基板
５ 導体金属
６，１６，２６ ゲートパッド
７，１７，２７ ドレインパッド８，１８，２８
ゲートボンディングパッド９，１９，２９
ドレインボンディングパッド１０，１１０
バイアホール
１１１ 金（Ａｕ）
１１２，２１２ ソースパッド1, 11, 21, 31 source electrode 2, 12, 2
2 Gate electrode 3, 13, 23 Drain electrode 4, 14, 24, 34, 44, 54 Gallium arsenide substrate 5 Conductor metal 6, 16, 26 Gate pad 7, 17, 27 Drain pad 8, 18, 28
Gate bonding pad 9, 19, 29
Drain bonding pad 10, 110
Via hole 111 Gold (Au) 112,212 Source pad
Claims (4)
ート電極及びドレイン電極を備えた電界効果トランジス
タを有し、前記ソース電極のみが電気的に接続され、前
記ドレイン電極及び前記ゲート電極は電気的に接続され
ない導体基板が、前記半導体基板の前記一面上に形成さ
れていることを特徴とする半導体装置。1. A field effect transistor having a source electrode, a gate electrode, and a drain electrode on one surface of a semiconductor substrate, wherein only the source electrode is electrically connected, and the drain electrode and the gate electrode are electrically connected. A semiconductor device characterized in that a conductive substrate not connected to the semiconductor substrate is formed on the one surface of the semiconductor substrate.
ート電極，ドレイン電極，ゲート電極と電気的に接続さ
れたゲートパッド及びドレイン電極に電気的に接続され
たドレインパッドを備えた電界効果トランジスタを有し
、前記半導体基板の他の面上にゲートボンディングパッ
ドとドレインボンディングパッドを有し、前記半導体基
板中に形成されたバイアホールを介して前記ゲートボン
ディングパッドと前記ゲートパッドが電気的に接続され
、前記半導体基板中に形成された他のバイアホールを介
して前記ドレインボンディングパッドと前記ドレインパ
ッドが電気的に接続されていることを特徴とする半導体
装置。2. A field effect transistor comprising, on one surface of a semiconductor substrate, a source electrode, a gate electrode, a drain electrode, a gate pad electrically connected to the gate electrode, and a drain pad electrically connected to the drain electrode. a gate bonding pad and a drain bonding pad on the other surface of the semiconductor substrate, and the gate bonding pad and the gate pad are electrically connected via a via hole formed in the semiconductor substrate. . A semiconductor device, wherein the drain bonding pad and the drain pad are electrically connected via another via hole formed in the semiconductor substrate.
ソース電極のみが電気的に接続され前記ドレイン電極及
び前記ゲート電極は電気的に接続されない導体基板が形
成されていることを特徴とする請求項２記載の半導体装
置。3. A conductive substrate is formed on the one surface of the semiconductor substrate, and only the source electrode is electrically connected, and the drain electrode and the gate electrode are not electrically connected. Item 2. The semiconductor device according to item 2.
ース電極と電気的に接続されたソースパッドを有し、前
記ソースパッドとのみ電気的に接続され、前記ドレイン
電極及び前記ゲート電極は電気的に接続されない導体基
板が前記半導体基板の前記一面上に形成されていること
を特徴とする請求項１記載の半導体装置。4. A source pad electrically connected to the source electrode is provided on the one surface of the semiconductor substrate, the source pad is electrically connected only to the source pad, and the drain electrode and the gate electrode are electrically connected. 2. The semiconductor device according to claim 1, wherein a conductor substrate not connected to the semiconductor substrate is formed on the one surface of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8895291A JPH04321240A (en) | 1991-04-22 | 1991-04-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8895291A JPH04321240A (en) | 1991-04-22 | 1991-04-22 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321240A true JPH04321240A (en) | 1992-11-11 |
Family
ID=13957204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8895291A Pending JPH04321240A (en) | 1991-04-22 | 1991-04-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321240A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274004A (en) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | Integrated circuit device |
-
1991
- 1991-04-22 JP JP8895291A patent/JPH04321240A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274004A (en) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | Integrated circuit device |
| JP4685834B2 (en) * | 1997-10-08 | 2011-05-18 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | Integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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