JPH04321147A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明はＩＣ、ＬＳＩ等で構成さ
れる記憶装置に関する。

【０００３】

【従来の技術】従来、コンピュータに用いられる記憶装
置は、メモリセルを中心にアドレスレコーダ、バッファ
アンプおよびタイミングコントローラなどの付帯回路を
ワンチップの中に組み込んで構成される。

【０００４】ところで、こうした記憶装置は記憶容量の
増大にともない記憶したデータの信頼性を高めるため、
データを記憶装置から読み出す際、別途設けたデータチ
ェック用の回路素子によりチェックを行ってデータを出
力する方法がとられる。一般にデータをチェックする方
法としては、パリティチェックが用いられている。パリ
ティチェックとは記憶するデータを基にパリティビット
を生成しデータ全体のビット数を奇数または偶数に揃え
保持し、データを読み出すときに、その奇偶性を調べる
ことで記憶したデータの正誤をチェックする方法である
。

【０００５】このパリティチェックを回路上で実行させ
るためには、記憶装置と別途設けたデータチェック用の
回路素子との間でデータ交換を繰り返し行う必要がある
。

【０００６】しかしながら、このようにデータチェック
用の回路素子を記憶装置の外部に設けることは、プリン
ト基板上でデータ交換のための配線を増大することとな
り回路を冗長する。その結果、スペース的な制約を強い
ることになり、データ処理速度の面からみても好ましい
ことではない。

【０００７】

【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、プリント基板上での素子配
置の制約の軽減、およびデータ処理速度の向上に寄与す
ることのできる記憶装置の提供を目的とする。

【０００８】［発明の構成］

【０００９】

【課題を解決するための手段】本発明の記憶装置は、入
力されたデータを記憶するデータ記憶部と、前記データ
記憶部に記憶されたデータに基づいてパリティビットを
生成するパリティビット生成回路と、前記パリティビッ
ト生成回路により生成された前記パリティビットを記憶
するパリティビット記憶部と、外部からの指令に基づき
、前記データ記憶部および前記パリティビット記憶部か
ら、前記データとこのデータに対応するパリティビット
とを取出し、パリティチェックを行うパリティチェック
回路とを同一チップに具備する。

【００１０】

【作用】本発明に係る記憶装置は、入力されたデータを
記憶するデータ記憶部、パリティビット生成回路、パリ
ティビット記憶部およびパリティチェック回路を同一チ
ップですべて構成する。

【００１１】したがって、本発明の記憶装置によれば、
入力されたデータからパリティビットを生成し、パリテ
ィチェックを行うまでに外付回路とのデータ交換作業が
なくデータ処理が迅速に行える。またプリント基板上で
の配線が少なく済むため回路の信頼性（ＭＴＢＦ；　Ｍ
ｅａｎ　Ｔｉｍｅ　Ｂｅｔｗｅｅｎ　Ｆａｉｌｕｒｅ　
）も上がる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１３】図１は本発明に係る一実施例の記憶装置の
構成を説明するためのブロック図である。

【００１４】同図において、１はＩ／Ｏポート１０〜１
７より入力された一語長のデータをビット単位で個々の
メモリセルに記憶するデータ記憶部としてのメインメモ
リである。２はアドレス信号ポート１８、１９を通じて
入力されたアドレス信号を解読してアドレス選択信号を
メインメモリ１に送ることで、メインメモリ１上のメモ
リセルを選択するアドレスデコーダである。３はデータ
の入出力を制御するデータコントローラである。４は外
部のＣＰＵ（図示せず）から入力された各種制御信号に
基づき、記憶装置全体の動作タイミングをコントロール
するタイミングコントローラである。５はパリティビッ
トを生成するパリティビット生成回路およびパリティチ
ェック回路を含むパリティ回路である。６はパリティ回
路５により生成されたパリティビットを記憶するパリテ
ィビット記憶部としてのパリティメモリである。７ａ〜
７ｄはそれぞれデータの電圧レベルを変換するバッファ
アンプである。８はタイミングコントローラ４からのセ
レクト信号と、パリティ回路５からのエラー信号とでＡ
ＮＤをとりパリティエラー信号を出力するＡＮＤゲート
である。

【００１５】なお、２０〜２５はそれぞれ外部ＣＰＵか
らのチップ選択信号が入力されるタイミングコントロー
ラ４のチップ選択ポート、２６は外部ＣＰＵから書き込
みイネーブル信号が入力されるタイミングコントローラ
４の書き込みイネーブルポート、２７〜３１はそれぞれ
外部ＣＰＵからの出力イネーブル信号が入力されるタイ
ミングコントローラ４の出力イネーブルポート、そして
３２はパリティエラー信号を出力するパリティエラー信
号ポートである。

【００１６】次に本実施例の記憶装置のデータ書き込み
／読み出し動作を説明する。

【００１７】まず、ＣＰＵ（図示せず）からチップ選択
信号と書き込みイネーブル信号がタイミングコントロー
ラ４のチップ選択ポート（２０〜２５のいずれか）と書
き込みイネーブルポート２６とに入力されると、タイミ
ングコントローラ４はタイミング制御信号をデータコン
トローラ３およびパリティ回路５へ送出する。一方、こ
れと同時にＣＰＵからのアドレス信号がアドレスデコー
ダ２に入力される。すると、アドレスデコーダ２は入力
されたアドレス信号を解読しメインメモリ１およびパリ
ティメモリ６に対するアドレス選択信号を生成し、これ
らをメインメモリ１およびパリティメモリ６に送出する
。これによりメインメモリ１上においてデータを書き込
むべきメモリセル群が選択されるとともにパリティメモ
リ６上の１ビットのセルも選択される。この後、Ｉ／Ｏ
ポート１０〜１７を通じて本記憶装置にデータが入力さ
れ、バッファアンプ７ａ、７ｂによって電圧レベルが変
換され、データはデータコントローラによりメインメモ
リ１上の各メモリセルに書き込まれる。一方、パリティ
回路５では、タイミングコントローラ４の制御でパリテ
ィビット生成回路が起動状態にあり、このパリティビッ
ト生成回路はデータコントローラ３から８ビットのデー
タを入力すると、これに基づいてパリティビットの生成
を実行する。

【００１８】ここでパリティビットの生成について説明
する。

【００１９】パリティビットの生成はそのパリティチェ
ック方式により、“０”または“１”のビットの付加が
変わる。パリティチェック方式には、偶数パリティチェ
ック、奇数パリティチェックの２種類あり、本発明では
一実施例として偶数パリティチェック方式をとっている
。したがって、送られてくる８ビットのデータとパリテ
ィビットの総和が偶数個となるように“０”または“１
”のパリティビットを生成する。つまりすべてのデータ
の法２の加算、すなわち、排他的論理和を求めその値を
パリティビットとする。例えば付加するパリティビット
を除いた８ビットのデータのうち“１”のデータ数が偶
数個であれば“０”のパリティビットを、奇数個であれ
ば“１”のパリティビットを８ビットのデータのあとに
付加して“１”のビットの総和が偶数個となるようにす
る。こうして生成されたパリティビットは書き込み制御
信号の終了で前記パリティメモリセルに書き込まれる。

【００２０】続いて読み出しの場合について説明する。

【００２１】ＣＰＵからチップ選択信号と出力イネーブ
ル信号がタイミングコントローラ４のチップ選択ポート
（２０〜２５のいずれか）と出力イネーブルポート（２
７〜３１のいずれか）とに入力されと、タイミングコン
トローラ４は、タイミング制御信号をデータコントロー
ラ３およびパリティ回路５へ送出する。一方、これと同
時にＣＰＵからアドレス信号がアドレスデコーダ２に入
力される。すると、アドレスデコーダ２は入力されたア
ドレス信号を解読しメインメモリ１およびパリティメモ
リ６に対するアドレス選択信号を生成し、これらをメイ
ンメモリ１およびパリティメモリ６に送出する。これに
よりデータを読み出すべきメモリセル群が選択されると
ともにパリティメモリ６上の１ビットのセルも選択され
る。そしてデータコントローラにより各メモリセルに保
持されていたデータとパリティビットが読み出されパリ
ティ回路５へ送出される。パリティ回路５では、タイミ
ングコントローラ４の制御でパリティチェック回路が起
動状態となっているためパリティチェックを実行する。

【００２２】ここでパリティチェックについて説明する
。

【００２３】パリティチェックはパリティビットを含め
て一語長のデータを構成するすべてのビットの総和を求
めその奇偶性を調べることで実行される。すなわち、パ
リティビットの生成と同様、すべてのビットの排他的論
理和の値を計算する。さらにメインメモリ１から読み出
されたデータの値と計算されたパリティビットの値とを
比較（排他的論理和）することでデータの正誤をチェッ
クする。例えばメモリから読み出されたデータと計算さ
れたパリティビットの値が同じならば“０”となり、違
えば“１”となる。したがって、パリティのチェック結
果としては、格納されたデータにエラーがなければ“０
”が、エラーがあれば“１”がエラー信号として出力さ
れる。ＡＮＤゲート８では、このエラー信号とセレクト
信号とでＡＮＤをとりパリティエラー信号として出力す
る。つまりパリティチェックでエラーがあり、かつチッ
プ選択ポート（２０〜２５のいずれか）と出力イネーブ
ルポート（２７〜３１のいずれか）にＣＰＵからの制御
信号が入力されている場合にパリティエラー信号が出力
されることとなる。データにエラーがなければ、パリテ
ィエラー信号として“０”が出力される。この信号でメ
インメモリ１よりデータが読み出されバッファアンプ７
ｃ、７ｄによって電圧レベルが変換されてＩ／Ｏポート
１０〜１７からデータが出力される。

【００２４】なお、パッケージ状態では、パリティエラ
ー信号ポート３２はパリティエラー信号をチップ選択お
よび出力イネーブルでゲートしているだけでスリーステ
ート制御をしていない。このため未使用時は未接続ピン
として扱える。またパッケージのピンが余っていれば、
この余りピンを使ってパリティエラー信号の出力制御も
可能である。例えばパリティ回路５を使用しない場合、
不要のパリティエラー信号ポート３２をこの余りピンで
“Ｈ”または“Ｌ”の一方に固定するとノイズの発生を
押さえることができる。

【００２５】かくして本実施例によれば、データの入力
からパリティ生成、パリティチェックおよびパリティエ
ラー信号の出力まで同一チップ内で実行できる。この結
果、プリント基板上で素子配置の制約が軽減でき、デー
タの処理が迅速に行えるようになった。

【００２６】

【発明の効果】以上、本発明の記憶装置によれば、パリ
ティの生成およびパリティチェックといった演算を行う
パリティ回路をワンチップの記憶装置内に組み込むこと
で、プリント基板上で素子配置の制約が軽減でき、デー
タ処理速度が向上した。

【図面の簡単な説明】

【図１】本発明に係る一実施例の記憶装置の構成を説明
するためのブロック図。

【符号の説明】

１…メインメモリ、２…アドレスデコーダ、３…データ
コントローラ、４…タイミングコントローラ、５…パリ
ティ回路、６…パリティメモリ、８…ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力されたデータを記憶するデータ記憶部
   と、前記データ記憶部に記憶されたデータに基づいてパ
   リティビットを生成するパリティビット生成回路と、前
   記パリティビット生成回路により生成された前記パリテ
   ィビットを記憶するパリティビット記憶部と、外部から
   の指令に基づき、前記データ記憶部および前記パリティ
   ビット記憶部から、前記データとこのデータに対応する
   パリティビットとを取出し、パリティチェックを行うパ
   リティチェック回路とを同一チップに具備することを特
   徴とする記憶装置。