JPH04320575A - Method and device for logic synthesis - Google Patents
Method and device for logic synthesisInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は論理合成技術に関し、特
に階層構造を持った論理回路を処理の対象とする論理合
成技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to logic synthesis technology, and more particularly to logic synthesis technology that processes logic circuits with a hierarchical structure.
【０００２】0002
【従来の技術】従来、この種の論理合成においては、処
理の対象となる論理回路の各階層をテクノロジ独立な中
間コードに一旦変換し、この中間コードに対し各階層毎
に素子数，素子段数等を考慮しながら遅延時間に関する
最適化を行い、この最適化された各階層の中間コードを
テクノロジに依存して用意された素子による論理回路に
変換することにより、元の階層構造と同様な階層構造を
持ち且つ各階層内で遅延時間に関し最適化を行った論理
回路を得ていた。[Prior Art] Conventionally, in this type of logic synthesis, each layer of a logic circuit to be processed is once converted into a technology-independent intermediate code, and for this intermediate code, each layer has a number of elements and a number of element stages. By optimizing the delay time while taking into account factors such as the A logic circuit with a structured structure and optimized for delay time within each hierarchy was obtained.
【０００３】0003
【発明が解決しようとする課題】上述したように、従来
は、階層構造を持つ論理回路に対して各階層毎に最適化
を行うに過ぎず、従って階層間にまたがる信号部分に関
しては最適化されないという問題点があった。[Problems to be Solved by the Invention] As mentioned above, conventionally, optimization is only performed for each layer of a logic circuit with a hierarchical structure, and therefore signal portions that span between layers are not optimized. There was a problem.
【０００４】なお、階層間にまたがる信号部分に関して
階層毎に入出力端子の制約条件として階層外の回路を勘
案しながら遅延時間情報を設定することにより最適化す
る方法が報告されているが、これを行うにはかなりの経
験を必要とし、また試行錯誤を繰り返す必要があるので
、多くの工数を必要とし、何よりも人手の介在が必須と
なるので論理合成の自動化が困難になる。[0004] A method has been reported in which optimization is performed by setting delay time information while taking into account circuits outside the layer as constraints on input/output terminals for each layer for signal portions that span between layers. This requires considerable experience and repeats trial and error, which requires a large number of man-hours, and above all, requires human intervention, making it difficult to automate logic synthesis.
【０００５】本発明はこのような事情に鑑みてなされた
ものであり、その目的は、階層間にまたがる信号部分に
関しても最適化を行うことができる論理合成方法および
その装置を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a logic synthesis method and apparatus that can perform optimization even for signal portions spanning between layers. .
【０００６】[0006]
【課題を解決するための手段】本発明の論理合成方法は
、上記の目的を達成するために、階層形論理回路情報を
処理して最適化された階層形論理回路情報を生成する論
理合成方法において、前記最適化前の階層形論理回路情
報を展開形論理回路情報に展開して最適化を行い、その
後に階層の復元処理を行って最適化された階層形論理回
路情報を得るようにしている。[Means for Solving the Problems] In order to achieve the above object, the logic synthesis method of the present invention processes hierarchical logic circuit information to generate optimized hierarchical logic circuit information. In the method, the pre-optimization hierarchical logic circuit information is expanded into expanded logic circuit information for optimization, and then a hierarchy restoration process is performed to obtain optimized hierarchical logic circuit information. There is.
【０００７】具体的には、階層形論理回路情報の階層構
造を展開して展開形論理回路情報を生成すると共に展開
前の各素子が属する階層を示す階層情報を生成し、前記
展開形論理回路情報をテクノロジ独立な中間コードに変
換すると共にそれに合わせて前記階層情報を変換し、前
記中間コードに対し最適化処理を施すと共にそれに合わ
せて前記階層情報を変換し、前記最適化処理の施された
中間コードをテクノロジ依存の展開形論理回路情報に変
換すると共にそれに合わせて前記階層情報を変換し、前
記階層情報を参照して、前記テクノロジ依存の展開形論
理回路情報を階層形論理回路情報に変換する。Specifically, the hierarchical structure of the hierarchical logic circuit information is expanded to generate expanded logic circuit information, and hierarchical information indicating the hierarchy to which each element belongs before expansion is generated. converting the information into a technology-independent intermediate code and converting the hierarchical information accordingly; performing an optimization process on the intermediate code and converting the hierarchical information according to the process; Converting the intermediate code into technology-dependent expanded logic circuit information, converting the hierarchical information accordingly, and converting the technology-dependent expanded logic circuit information into hierarchical logic circuit information by referring to the hierarchical information. do.
【０００８】そして、上述したような論理合成方法を実
施するのに好適な本発明の論理合成装置は、階層形論理
回路情報を入力し、階層構造を展開して展開形論理回路
情報を生成すると共に展開前の各素子が属する階層を示
す階層情報を生成する階層展開手段と、前記展開形論理
回路情報を入力し、テクノロジ独立な中間コードに変換
すると共にそれに合わせて前記階層情報を変換する翻訳
手段と、前記中間コードに対し最適化処理を施すと共に
それに合わせて前記階層情報を変換する論理最適化手段
と、前記最適化処理の施された中間コードをテクノロジ
依存の展開形論理回路情報に変換すると共にそれに合わ
せて前記階層情報を変換するテクノロジマッピング手段
と、前記階層情報を参照して、前記テクノロジ依存の展
開形論理回路情報を階層形論理回路情報に変換する階層
復元手段とを備えている。The logic synthesis apparatus of the present invention, which is suitable for carrying out the logic synthesis method described above, inputs hierarchical logic circuit information, expands the hierarchical structure, and generates expanded logic circuit information. a layer expansion means for generating layer information indicating the layer to which each element belongs before expansion; and a translator for inputting the expanded logic circuit information and converting it into technology-independent intermediate code and converting the layer information accordingly. means, logic optimization means for performing optimization processing on the intermediate code and converting the hierarchical information accordingly, and converting the intermediate code subjected to the optimization processing into technology-dependent expanded logic circuit information. and technology mapping means for converting the hierarchical information accordingly; and hierarchical restoring means for converting the technology-dependent expanded logic circuit information into hierarchical logic circuit information by referring to the hierarchical information. .
【０００９】[0009]
【作用】本発明においては、階層展開手段等により、階
層構造を持った論理回路を表現する階層形論理回路情報
を、階層構造を持たない論理回路を表現する展開形論理
回路情報に変換すると共に展開前の各素子が属する階層
を示す階層情報を生成し、翻訳手段等により、前記展開
形論理回路情報を、テクノロジ独立な中間コードに変換
すると共にそれに合わせて前記階層情報を変換し、論理
最適化手段等により、前記中間コードに対し最適化処理
を施すと共にそれに合わせて前記階層情報を変換し、テ
クノロジマッピング手段等により、前記最適化処理の施
された中間コードをテクノロジ依存の展開形論理回路情
報に変換すると共にそれに合わせて前記階層情報を変換
し、最後に階層復元手段等により、前記階層情報に基づ
いて前記テクノロジ依存の展開形論理回路情報を階層形
論理回路情報に変換して、最終的に、階層間にまたがる
信号部分に関しても最適化が行われ且つ元の階層構造と
同一の階層構造を持つ論理回路を生成する。[Operation] In the present invention, hierarchical logic circuit information expressing a logic circuit with a hierarchical structure is converted into expanded logic circuit information expressing a logic circuit without a hierarchical structure by a hierarchical expansion means and the like. Hierarchical information indicating the layer to which each element belongs before expansion is generated, and the expanded logic circuit information is converted into technology-independent intermediate code using a translation means, and the layer information is also converted accordingly to achieve logic optimization. A optimizing means or the like performs an optimization process on the intermediate code and converts the hierarchical information accordingly, and a technology mapping means or the like converts the intermediate code subjected to the optimization process into a technology-dependent expanded logic circuit. information, and also converts the hierarchical information accordingly.Finally, the technology-dependent expanded logic circuit information is converted into hierarchical logic circuit information based on the hierarchical information by a hierarchical restoration means, etc., and the final Generally, optimization is also performed on signal portions that span between layers, and a logic circuit having the same hierarchical structure as the original hierarchical structure is generated.
【００１０】0010
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。Embodiments Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００１１】図１は本発明の一実施例の構成図である。
この実施例の論理合成装置は、階層展開部２と、翻訳部
４と、論理最適化部５と、テクノロジマッピング部６と
、階層復元部８とを機能的手段として具備し、また、階
層形論理回路情報１，展開形論理回路情報３，展開形論
理回路情報７，階層形論理回路情報９，中間コード１０
および階層情報１１を保持する図示しない記憶装置ある
いはファイル等を有している。FIG. 1 is a block diagram of one embodiment of the present invention. The logic synthesis device of this embodiment includes a hierarchical expansion section 2, a translation section 4, a logic optimization section 5, a technology mapping section 6, and a hierarchy restoration section 8 as functional means. Logic circuit information 1, expanded logic circuit information 3, expanded logic circuit information 7, hierarchical logic circuit information 9, intermediate code 10
and a storage device or file (not shown) that holds the hierarchical information 11.
【００１２】階層形論理回路情報１は、論理合成の処理
の対象となる、階層構造を持つ論理回路を所定の方法で
記述した情報である。The hierarchical logic circuit information 1 is information that describes a logic circuit with a hierarchical structure, which is a target of logic synthesis processing, in a predetermined manner.
【００１３】図２は階層形論理回路情報１で表現された
論理回路の例を示す。この例の階層形論理回路は、階層
Ａ，階層Ｂから構成されており、階層Ａは、フリップフ
ロップの如き素子Ｘ１〜Ｘ４と、素子Ｘ１，Ｘ２の出力
を入力とするアンドゲートの如き素子Ｘ５と、素子Ｘ５
，Ｘ３の出力を入力とするアンドゲートの如き素子Ｘ６
とを含み、素子Ｘ６，Ｘ４の出力を階層Ｂに入力してい
る。また、階層Ｂは、階層Ａの素子Ｘ６，Ｘ４の出力を
入力とするアンドゲートの如き素子Ｘ１と、素子Ｘ１の
出力を入力とするフリップフロップの如き素子Ｘ２とを
含んでいる。FIG. 2 shows an example of a logic circuit expressed by hierarchical logic circuit information 1. The hierarchical logic circuit in this example is composed of a layer A and a layer B, and the layer A has elements X1 to X4 such as flip-flops, and an element X5 such as an AND gate whose inputs are the outputs of the elements X1 and X2. and element X5
, an element X6 such as an AND gate whose input is the output of X3.
The outputs of elements X6 and X4 are input to layer B. Furthermore, the hierarchy B includes an element X1 such as an AND gate that receives the outputs of the elements X6 and X4 of the hierarchy A, and an element X2 such as a flip-flop that receives the output of the element X1 as an input.
【００１４】階層展開部２は、階層形論理回路情報１を
入力し、階層構造を展開して階層構造を持たない展開形
論理回路情報３を生成すると共に展開前の各素子が属す
る階層の情報１１を出力する部分である。The hierarchical expansion unit 2 inputs the hierarchical logic circuit information 1 and expands the hierarchical structure to generate expanded logic circuit information 3 having no hierarchical structure, and also generates information on the hierarchy to which each element belongs before expansion. This is the part that outputs 11.
【００１５】図３は図２の階層形論理回路情報１を階層
展開部２が処理したときに得られる展開形論理回路情報
３で表現された展開形論理回路の例を示し、図４はその
とき生成される階層情報１１の例を示す。図３において
、ＡＸ１〜ＡＸ６は元の階層Ａに含まれていた素子と同
じ素子を、ＢＸ１，ＢＸ２は元の階層Ｂに含まれていた
素子と同じ素子を示す。そして、これらの素子がどの階
層に属するかを図４の階層情報１１が示している。即ち
、例えば素子ＡＸ１は階層Ａに属することが「ＡＸ１→
Ａ／Ｘ１」として示されている。FIG. 3 shows an example of an expanded logic circuit expressed by expanded logic circuit information 3 obtained when the hierarchical logic circuit information 1 of FIG. 2 is processed by the hierarchical expansion section 2, and FIG. An example of hierarchical information 11 generated at the time is shown below. In FIG. 3, AX1 to AX6 indicate the same elements as those included in the original hierarchy A, and BX1 and BX2 indicate the same elements as the elements included in the original hierarchy B. The hierarchy information 11 in FIG. 4 indicates to which hierarchy these elements belong. That is, for example, the element AX1 belongs to the hierarchy A because "AX1→
A/X1".
【００１６】翻訳部４は、展開形論理回路情報３をテク
ノロジ独立な中間コード１０に変換すると共にそれに合
わせて階層情報１１を変換する部分である。The translation unit 4 is a part that converts the expanded logic circuit information 3 into technology-independent intermediate code 10 and converts the hierarchical information 11 accordingly.
【００１７】図５は図３の展開形論理回路情報３を翻訳
部４が処理したときに得られる中間コード１０で表現さ
れた回路の例を示し、図６はそのとき変換された階層情
報１１の例を示す。図５において、ＡＸ１’〜ＡＸ６’
，ＢＸ１’，ＢＸ２’は中間コードで表現された素子で
あり、これらの素子がどの階層に属するかを図６の階層
情報１１が示している。FIG. 5 shows an example of a circuit expressed by the intermediate code 10 obtained when the translation unit 4 processes the expanded logic circuit information 3 of FIG. 3, and FIG. 6 shows the hierarchical information 11 converted at that time. Here is an example. In FIG. 5, AX1' to AX6'
, BX1', and BX2' are elements expressed by intermediate codes, and the hierarchy information 11 in FIG. 6 indicates to which hierarchy these elements belong.
【００１８】論理最適化部５は、中間コード１０に対し
素子数，素子段数を考慮しながら遅延時間に関し最適化
処理を施すと共にそれに合わせて階層情報１１を変換す
る部分である。The logic optimization unit 5 is a part that performs optimization processing on the delay time of the intermediate code 10 while taking into consideration the number of elements and the number of element stages, and converts the hierarchical information 11 accordingly.
【００１９】図７は図５の中間コードを論理最適化部５
が処理したときに得られる最適化後の中間コード１０が
表現する回路の例を示し、図８はそのとき変換された階
層情報１１の例を示す。図７において、ＡＸ１’〜ＡＸ
５’，ＢＸ２’は図５のものと同一であり、ＡＸ５１’
，ＡＸ５２’は図５のＡＸ６’，ＢＸ１’の部分を遅延
時間を短縮するために最適化処理により生成した素子で
ある。これらの素子ＡＸ５１’，ＡＸ５２’は階層Ａに
属させることが妥当なので、図８の階層情報１１はその
ように変換されている。FIG. 7 shows the intermediate code of FIG.
FIG. 8 shows an example of a circuit expressed by the optimized intermediate code 10 obtained when processing is performed, and FIG. 8 shows an example of the hierarchical information 11 converted at that time. In FIG. 7, AX1' to AX
5', BX2' are the same as those in Fig. 5, and AX51'
, AX52' are elements generated by optimization processing in order to shorten the delay time of the portions AX6' and BX1' in FIG. Since it is appropriate for these elements AX51' and AX52' to belong to layer A, the layer information 11 in FIG. 8 has been converted accordingly.
【００２０】テクノロジマッピング部６は、最適化処理
の施された中間コード１０をテクノロジに依存して用意
された素子による論理回路に変換して展開形論理回路情
報７を生成すると共にそれに合わせて階層情報１１を変
換する部分である。The technology mapping unit 6 converts the optimized intermediate code 10 into a logic circuit using elements prepared depending on the technology, generates expanded logic circuit information 7, and creates a hierarchy according to the expanded logic circuit information 7. This is the part that converts the information 11.
【００２１】図９は図７の中間コードをテクノロジマッ
ピング部６が処理したときに得られる展開形論理回路情
報７が表現する回路の例を示し、図１０はそのとき変換
された階層情報１１の例を示す。図９において、ＡＸ１
”〜ＡＸ５”，ＢＸ２”はテクノロジに依存して用意さ
れた素子であり、これらの素子がどの階層に属するかを
図１０の階層情報１１が示している。FIG. 9 shows an example of a circuit expressed by expanded logic circuit information 7 obtained when the technology mapping unit 6 processes the intermediate code shown in FIG. Give an example. In FIG. 9, AX1
"~AX5" and BX2" are elements prepared depending on the technology, and the hierarchy information 11 in FIG. 10 indicates to which hierarchy these elements belong.
【００２２】階層復元部８は、階層情報１１を参照して
、展開形論理回路情報７を階層形論理回路情報９に変換
する部分である。The hierarchy restoring unit 8 is a part that refers to the hierarchy information 11 and converts the expanded logic circuit information 7 into hierarchical logic circuit information 9.
【００２３】図１１は図９の展開形論理回路情報７を図
１０の階層情報１１に従って階層復元部８が処理したと
きに得られる階層形論理回路情報９が表現する回路の例
を示す。同図に示すように、この回路は、階層Ａと階層
Ｂから構成され、階層Ａはテクノロジに依存した素子Ｘ
１”〜Ｘ５”を含み、階層Ｂはテクノロジに依存した素
子Ｘ２”を含んでいる。この回路は図２の回路と機能的
には等価であるが、最適化処理が施されているために、
遅延時間は短縮されている。FIG. 11 shows an example of a circuit expressed by the hierarchical logic circuit information 9 obtained when the hierarchical restoration unit 8 processes the expanded logic circuit information 7 of FIG. 9 in accordance with the hierarchical information 11 of FIG. As shown in the figure, this circuit is composed of a layer A and a layer B, and layer A has technology-dependent elements X.
1" to X5", and layer B includes a technology-dependent element ,
Delay time has been reduced.
【００２４】本実施例は上述したような構成を有するた
め、回路設計者が図２に対応するような階層形論理回路
情報１を作成して本論理合成装置に与えて起動をかける
と、先ず、階層展開部２が図３に対応するような展開形
論理回路情報３を生成すると共に図４のような階層情報
１１を生成し、次いで、翻訳部４が図５に対応するよう
な中間コード１０を生成すると共に図３の階層情報１１
を図６の如く変換し、次いで、論理最適化部５が図７に
示すように中間コード１０を最適化すると共に図６の階
層情報１１を図８の如く変換する。Since this embodiment has the above-described configuration, when a circuit designer creates hierarchical logic circuit information 1 corresponding to FIG. , the hierarchical expansion unit 2 generates the expanded logic circuit information 3 corresponding to FIG. 3 and also generates the hierarchical information 11 as shown in FIG. 4, and then the translation unit 4 generates intermediate code such as that corresponding to FIG. 10 and the hierarchical information 11 in FIG.
Then, the logic optimization unit 5 optimizes the intermediate code 10 as shown in FIG. 7, and converts the hierarchical information 11 of FIG. 6 as shown in FIG. 8.
【００２５】そして、テクノロジマッピング部６が図９
に対応するような展開形論理回路情報７を生成すると共
に図８の階層情報１１を図１０の如く変換し、最後に階
層復元部８が図１０のような階層情報１１を参照して図
１１に対応するような階層形論理回路情報９を生成する
。[0025]Then, the technology mapping section 6 is shown in FIG.
It generates expanded logic circuit information 7 corresponding to , and converts the hierarchical information 11 of FIG. 8 as shown in FIG. Hierarchical logic circuit information 9 corresponding to the above is generated.
【００２６】これによって、階層間にまたがる信号部分
に関しても最適化が行われ、しかも階層構造は元の状態
が保存されたテクノロジ依存の論理回路が得られる。[0026] As a result, a technology-dependent logic circuit is obtained in which optimization is also performed on signal portions spanning between hierarchies, and the original state of the hierarchal structure is preserved.
【００２７】[0027]
【発明の効果】以上説明したように、本発明は、最適化
前の階層形論理回路を展開して階層構造を持たない展開
形論理回路を生成し、これに対して最適化処理を行うの
で、階層間にまたがる信号部分を含めた最適化が可能と
なる。[Effects of the Invention] As explained above, the present invention expands a hierarchical logic circuit before optimization to generate an expanded logic circuit without a hierarchical structure, and performs optimization processing on this developed logic circuit. , it becomes possible to perform optimization including signal parts that span between layers.
【００２８】また、最適化後に階層情報に基づいて元の
階層構造を復元するので、元の階層構造を保ったままで
最適化できるという効果もある。Furthermore, since the original hierarchical structure is restored based on the hierarchical information after optimization, there is an effect that optimization can be performed while maintaining the original hierarchical structure.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】階層形論理回路情報１の一例の説明図である。FIG. 2 is an explanatory diagram of an example of hierarchical logic circuit information 1;
【図３】展開形論理回路情報３の一例の説明図である。FIG. 3 is an explanatory diagram of an example of expanded logic circuit information 3;
【図４】展開形論理回路情報３に対応する階層情報１１
の一例を示す図である。[FIG. 4] Hierarchical information 11 corresponding to expanded logic circuit information 3
It is a figure showing an example.
【図５】最適化前の中間コード１０の一例の説明図であ
る。FIG. 5 is an explanatory diagram of an example of intermediate code 10 before optimization.
【図６】最適化前の中間コード１０に対応する階層情報
１１の一例を示す図である。FIG. 6 is a diagram showing an example of layer information 11 corresponding to intermediate code 10 before optimization.
【図７】最適化後の中間コード１０の一例の説明図であ
る。FIG. 7 is an explanatory diagram of an example of the intermediate code 10 after optimization.
【図８】最適化後の中間コード１０に対応する階層情報
１１の一例を示す図である。FIG. 8 is a diagram showing an example of layer information 11 corresponding to the intermediate code 10 after optimization.
【図９】展開形論理回路情報７の一例の説明図である。9 is an explanatory diagram of an example of expanded logic circuit information 7. FIG.
【図１０】展開形論理回路情報７に対応する階層情報１
１の一例を示す図である。FIG. 10: Hierarchical information 1 corresponding to expanded logic circuit information 7
FIG. 1 is a diagram showing an example of No. 1;
【図１１】階層形論理回路情報９の一例の説明図である
。FIG. 11 is an explanatory diagram of an example of hierarchical logic circuit information 9;
１…階層形論理回路情報 ２…階層展開部 ３…展開形論理回路情報 ４…翻訳部 ５…論理最適化部 ６…テクノロジマッピング部 ７…展開形論理回路情報 ８…階層復元部 ９…階層形論理回路情報 １０…中間コード １１…階層情報 1...Hierarchical logic circuit information 2...Hierarchy expansion part 3... Expanded logic circuit information 4...Translation department 5...Logic optimization section 6...Technology Mapping Department 7... Expanded logic circuit information 8...Hierarchy restoration section 9...Hierarchical logic circuit information 10...Intermediate code 11...Hierarchy information
Claims (3)
された階層形論理回路情報を生成する論理合成方法にお
いて、前記最適化前の階層形論理回路情報を展開形論理
回路情報に展開して最適化を行い、その後に階層の復元
処理を行って最適化された階層形論理回路情報を得るこ
とを特徴とする論理合成方法。1. A logic synthesis method for processing hierarchical logic circuit information to generate optimized hierarchical logic circuit information, wherein the hierarchical logic circuit information before optimization is developed into expanded logic circuit information. 1. A logic synthesis method characterized in that optimization is performed using a multi-layered logic circuit, and then hierarchical restoration processing is performed to obtain optimized hierarchical logic circuit information.
して展開形論理回路情報を生成すると共に展開前の各素
子が属する階層を示す階層情報を生成し、前記展開形論
理回路情報をテクノロジ独立な中間コードに変換すると
共にそれに合わせて前記階層情報を変換し、前記中間コ
ードに対し最適化処理を施すと共にそれに合わせて前記
階層情報を変換し、前記最適化処理の施された中間コー
ドをテクノロジ依存の展開形論理回路情報に変換すると
共にそれに合わせて前記階層情報を変換し、前記階層情
報を参照して、前記テクノロジ依存の展開形論理回路情
報を階層形論理回路情報に変換することを特徴とする請
求項１記載の論理合成方法。2. Expanding the hierarchical structure of the hierarchical logic circuit information to generate expanded logic circuit information, and also generating hierarchical information indicating the hierarchy to which each element belongs before expansion, and applying the expanded logic circuit information to the technology. Converting into an independent intermediate code and converting the layer information accordingly, performing optimization processing on the intermediate code and converting the layer information accordingly, and converting the intermediate code subjected to the optimization process. converting into technology-dependent expanded logic circuit information, converting the hierarchical information accordingly, and converting the technology-dependent expanded logic circuit information into hierarchical logic circuit information by referring to the hierarchical information; The logic synthesis method according to claim 1, characterized in that:
造を展開して展開形論理回路情報を生成すると共に展開
前の各素子が属する階層を示す階層情報を生成する階層
展開手段と、前記展開形論理回路情報を入力し、テクノ
ロジ独立な中間コードに変換すると共にそれに合わせて
前記階層情報を変換する翻訳手段と、前記中間コードに
対し最適化処理を施すと共にそれに合わせて前記階層情
報を変換する論理最適化手段と、前記最適化処理の施さ
れた中間コードをテクノロジ依存の展開形論理回路情報
に変換すると共にそれに合わせて前記階層情報を変換す
るテクノロジマッピング手段と、前記階層情報を参照し
て、前記テクノロジ依存の展開形論理回路情報を階層形
論理回路情報に変換する階層復元手段とを含む論理合成
装置。3. Hierarchical expansion means that inputs hierarchical logic circuit information, expands the hierarchical structure to generate expanded logic circuit information, and generates hierarchical information indicating the hierarchy to which each element belongs before expansion; a translation means for inputting expanded logic circuit information and converting it into technology-independent intermediate code and converting the layer information accordingly; and performing optimization processing on the intermediate code and converting the layer information accordingly. a logic optimization means for converting the intermediate code subjected to the optimization process into technology-dependent expanded logic circuit information, and a technology mapping means for converting the hierarchical information accordingly; and a hierarchical restoration means for converting the technology-dependent expanded logic circuit information into hierarchical logic circuit information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115363A JPH04320575A (en) | 1991-04-19 | 1991-04-19 | Method and device for logic synthesis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115363A JPH04320575A (en) | 1991-04-19 | 1991-04-19 | Method and device for logic synthesis |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320575A true JPH04320575A (en) | 1992-11-11 |
Family
ID=14660673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115363A Pending JPH04320575A (en) | 1991-04-19 | 1991-04-19 | Method and device for logic synthesis |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320575A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883808A (en) * | 1996-01-30 | 1999-03-16 | Nec Corporation | Logic circuit optimization apparatus and its method |
| KR100335376B1 (en) * | 1999-11-19 | 2002-05-06 | 조양호 | Resynthesis system and the method for time delay constraint of digital circuits |
-
1991
- 1991-04-19 JP JP3115363A patent/JPH04320575A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883808A (en) * | 1996-01-30 | 1999-03-16 | Nec Corporation | Logic circuit optimization apparatus and its method |
| KR100335376B1 (en) * | 1999-11-19 | 2002-05-06 | 조양호 | Resynthesis system and the method for time delay constraint of digital circuits |
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