JPH04316371A - Thin film transistor and manufacture thereof - Google Patents
Thin film transistor and manufacture thereofInfo
- Publication number
- JPH04316371A JPH04316371A JP10819891A JP10819891A JPH04316371A JP H04316371 A JPH04316371 A JP H04316371A JP 10819891 A JP10819891 A JP 10819891A JP 10819891 A JP10819891 A JP 10819891A JP H04316371 A JPH04316371 A JP H04316371A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- region
- thin film
- film transistor
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000010408 film Substances 0.000 abstract description 25
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 42
- 239000011229 interlayer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same.
【０００２】0002
【従来の技術】薄膜トランジスタには、セラミック等か
らなる絶縁基板の上面にポリシリコン等からなる半導体
層を均一の膜厚でパターン形成し、この半導体層をゲー
ト絶縁膜で覆い、半導体層のチャネル領域に対応する部
分のゲート絶縁膜の上面にゲート電極をパターン形成し
、このゲート電極をマスクとして半導体層にイオンを注
入することにより、半導体層のチャネル領域の両側にソ
ース領域およびドレイン領域を形成し、このソース領域
およびドレイン領域に対応する部分のゲート絶縁膜にコ
ンタクトホールを形成し、各コンタクトホールを介して
ソース領域およびドレイン領域と接続されるアルミニウ
ムからなるソース電極およびドレイン電極をゲート絶縁
膜の上面にパターン形成してなるものがある。[Prior Art] In a thin film transistor, a semiconductor layer made of polysilicon or the like is patterned to have a uniform thickness on the upper surface of an insulating substrate made of ceramic or the like, and this semiconductor layer is covered with a gate insulating film to form a channel region of the semiconductor layer. A gate electrode is patterned on the top surface of the gate insulating film in a portion corresponding to the gate electrode, and ions are implanted into the semiconductor layer using this gate electrode as a mask, thereby forming a source region and a drain region on both sides of the channel region of the semiconductor layer. , contact holes are formed in the gate insulating film in portions corresponding to the source and drain regions, and source and drain electrodes made of aluminum are connected to the source and drain regions through each contact hole in the gate insulating film. Some have a pattern formed on the top surface.
【０００３】0003
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、半導体層が均一の膜
厚で１０００〜３０００Å程度と厚く形成されているの
で、チャネル領域における電気移動度が小さく、応答性
が悪いという問題があった。なお、仮に半導体層を１０
００Å以下の薄い膜厚に形成した場合には、チャネル領
域における電気移動度が大きくなるが、ソース領域・ド
レイン領域のシート抵抗およびソース電極・ドレイン電
極とのコンタクト抵抗が高くなり、したがってこの場合
もトランジスタとしての動作速度が遅くなるという問題
がある。この発明の目的は、電気移動度を大きくして応
答性も良くすることのできる薄膜トランジスタおよびそ
の製造方法を提供することにある。[Problems to be Solved by the Invention] However, in such conventional thin film transistors, the semiconductor layer is formed with a uniform thickness of about 1000 to 3000 Å, so the electrical mobility in the channel region is small and the response is poor. The problem was that it was bad. Note that if the semiconductor layer is 10
If the film is formed to a thin film thickness of 00 Å or less, the electrical mobility in the channel region increases, but the sheet resistance of the source and drain regions and the contact resistance with the source and drain electrodes also increase. There is a problem that the operation speed as a transistor becomes slow. An object of the present invention is to provide a thin film transistor that can increase electrical mobility and improve responsiveness, and a method for manufacturing the same.
【０００４】0004
【課題を解決するための手段】この発明の薄膜トランジ
スタは、ソース領域およびドレイン領域を形成する第１
の半導体層と、この第１の半導体層よりも薄く形成され
少なくともチャネル領域を形成する第２の半導体層とを
具備したものである。また、この発明の薄膜トランジス
タの製造方法は、ソース領域の一部およびドレイン領域
の一部となる第１の半導体層を形成した後、この第１の
半導体層上およびチャネル形成領域にソース領域の一部
、ドレイン領域の一部およびチャネル領域となる第２の
半導体層を第１の半導体層よりも薄く形成するようにし
たものである。[Means for Solving the Problems] A thin film transistor of the present invention provides a first thin film transistor forming a source region and a drain region.
and a second semiconductor layer that is formed thinner than the first semiconductor layer and forms at least a channel region. Further, in the method for manufacturing a thin film transistor of the present invention, after forming a first semiconductor layer that becomes a part of a source region and a part of a drain region, a part of the source region is formed on the first semiconductor layer and in a channel formation region. The second semiconductor layer, which becomes a part of the drain region, a part of the drain region, and the channel region, is formed thinner than the first semiconductor layer.
【０００５】[0005]
【作用】この発明によれば、少なくともチャネル領域を
形成する第２の半導体層がソース領域およびドレイン領
域を形成する第１の半導体層よりも薄いので、チャネル
領域の膜厚をソース領域およびドレイン領域の膜厚より
も薄くすることができ、このためチャネル領域における
電気移動度が大きくなり、かつソース領域およびドレイ
ン領域のシート抵抗やコンタクト抵抗を小さく抑えるこ
とができ、したがって電気移動度が大きく応答性の良い
薄膜トランジスタを得ることができる。According to the present invention, at least the second semiconductor layer forming the channel region is thinner than the first semiconductor layer forming the source region and the drain region. The film thickness can be made thinner than the film thickness of , which increases the electrical mobility in the channel region, and also reduces the sheet resistance and contact resistance of the source and drain regions, which increases the electrical mobility and increases the response. It is possible to obtain good thin film transistors.
【０００６】[0006]
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、薄膜トラ
ンジスタの構造についてその製造方法と併せ説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 to 6 each show the manufacturing steps of a thin film transistor according to an embodiment of the present invention. Therefore, the structure of the thin film transistor will be explained together with its manufacturing method with reference to these figures in order.
【０００７】まず、図１に示すように、セラミック等か
らなる絶縁基板１の上面にソース領域の一部およびドレ
イン領域の一部を形成するためのポリシリコン等からな
る第１の半導体層２を減圧ＣＶＤ法によりほぼ一定の厚
さで２０００〜３０００Å程度と厚く形成する。そして
、この状態でイオン注入装置によりリンイオン等のイオ
ンを注入し、第１の半導体層２全体を不純物化する。First, as shown in FIG. 1, a first semiconductor layer 2 made of polysilicon or the like is formed on the upper surface of an insulating substrate 1 made of ceramic or the like to form part of the source region and part of the drain region. The film is formed with a substantially constant thickness of about 2000 to 3000 Å using a low pressure CVD method. Then, in this state, ions such as phosphorus ions are implanted using an ion implantation device to make the entire first semiconductor layer 2 an impurity.
【０００８】次に、図２に示すように、フォトリソグラ
フィ技術により、チャネル形成領域３に対応する部分の
第１の半導体層２をエッチングして除去する。このとき
、第１の半導体層２のチャネル形成領域３を挾んで相対
向する対向面４が傾斜面となるようにする。傾斜面の形
成は等方エッチングで可能である。また、第１の半導体
層２のチャネル形成領域３をＳＥＰＯＸ（Ｓｅｌｅｃｔ
ｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｏｘｉｄａｔｉｏｎ）
法により局部酸化し、この酸化した部分を選択エッチン
グするようにしてもよい。Next, as shown in FIG. 2, a portion of the first semiconductor layer 2 corresponding to the channel forming region 3 is etched and removed by photolithography. At this time, the opposing surfaces 4 of the first semiconductor layer 2 that face each other across the channel forming region 3 are made to be inclined surfaces. The sloped surface can be formed by isotropic etching. Further, the channel formation region 3 of the first semiconductor layer 2 is formed by SEPOX (Select
ed Polysilicon Oxidation)
Alternatively, local oxidation may be performed using a method, and the oxidized portions may be selectively etched.
【０００９】次に、図３に示すように、全表面にソース
領域の一部、ドレイン領域の一部およびチャネル領域を
形成するためのポリシリコン等からなる第２の半導体層
５を減圧ＣＶＤ法によりほぼ一定の厚さで数百Å程度と
薄く形成する。Next, as shown in FIG. 3, a second semiconductor layer 5 made of polysilicon or the like is deposited on the entire surface by low pressure CVD to form a part of the source region, a part of the drain region, and a channel region. Therefore, it is formed as thin as several hundred angstroms with a nearly constant thickness.
【００１０】次に、図４に示すように、フォトリソグラ
フィ技術により、トランジスタ形成領域６に対応する部
分以外の不要な部分の第１の半導体層２および第２の半
導体層５をエッチングして除去する。次に、酸化炉で熱
酸化することにより、トランジスタ形成領域６における
第１の半導体層２および第２の半導体層５の表面に二酸
化シリコンからなるゲート絶縁膜７を形成する。Next, as shown in FIG. 4, unnecessary portions of the first semiconductor layer 2 and the second semiconductor layer 5 other than the portion corresponding to the transistor formation region 6 are etched and removed by photolithography. do. Next, gate insulating film 7 made of silicon dioxide is formed on the surfaces of first semiconductor layer 2 and second semiconductor layer 5 in transistor formation region 6 by thermal oxidation in an oxidation furnace.
【００１１】次に、図５に示すように、チャネル形成領
域３における第２の半導体層５の上面にポリシリコンか
らなるゲート電極８をバターン形成する。次に、ゲート
電極８をマスクとしてイオン注入装置によりリンイオン
等のイオンを注入し、ゲート電極８に対応する部分を除
く第２の半導体層５を不純物化する。この状態では、ゲ
ート電極８に対応する部分の第２の半導体層５によって
チャネル領域９が形成され、ゲート電極８に対応する部
分を除く第２の半導体層５および第１の半導体層２によ
ってソース領域１０およびドレイン領域１１が形成され
る。Next, as shown in FIG. 5, a gate electrode 8 made of polysilicon is formed in a pattern on the upper surface of the second semiconductor layer 5 in the channel forming region 3. Next, using the gate electrode 8 as a mask, ions such as phosphorus ions are implanted using an ion implantation device to impurize the second semiconductor layer 5 except for the portion corresponding to the gate electrode 8. In this state, a channel region 9 is formed by the portion of the second semiconductor layer 5 corresponding to the gate electrode 8, and a source region is formed by the second semiconductor layer 5 and the first semiconductor layer 2 excluding the portion corresponding to the gate electrode 8. Region 10 and drain region 11 are formed.
【００１２】次に、図６に示すように、全表面に減圧Ｃ
ＶＤ法により二酸化シリコンからなる層間絶縁膜１２を
形成する。次に、層間絶縁膜１２およびゲート絶縁膜７
をエッチングしてソース領域１０およびドレイン領域１
１と対応する部分にコンタクトホール１３、１４を形成
する。次に、コンタクトホール１３、１４を介してソー
ス領域１０およびドレイン領域１１と接続されるアルミ
ニウムからなるソース電極１５およびドレイン電極１６
を層間絶縁膜１２の上面にパターン形成する。かくして
、薄膜トランジスタが製造される。Next, as shown in FIG. 6, reduced pressure C is applied to the entire surface.
An interlayer insulating film 12 made of silicon dioxide is formed by a VD method. Next, interlayer insulating film 12 and gate insulating film 7
by etching the source region 10 and drain region 1
Contact holes 13 and 14 are formed in portions corresponding to 1. Next, a source electrode 15 and a drain electrode 16 made of aluminum are connected to the source region 10 and drain region 11 through contact holes 13 and 14.
A pattern is formed on the upper surface of the interlayer insulating film 12. Thus, a thin film transistor is manufactured.
【００１３】このようにして製造された薄膜トランジス
タでは、チャネル領域９の膜厚が数百Å程度でソース領
域１０およびドレイン領域１１の膜厚２千数百〜３千数
百Å程度よりも薄くなっているので、チャネル領域９に
おける電気移動度が大きくなり、かつソース領域１０お
よびドレイン領域１１のシート抵抗やコンタクト抵抗を
小さく抑えることができ、したがって電気移動度が大き
く応答性の良い薄膜トランジスタを得ることができる。
また、第１の半導体層２のソース領域１０とドレイン領
域１１の相対向する対向面４が傾斜面となっているので
、この傾斜面に対応する部分およびその近傍における層
間絶縁膜１２の上面に電極を形成する場合、電極に断線
が生じないようにすることができる。さらに、ゲート電
極８が形成される部分における第２の半導体層４および
ゲート絶縁膜７の膜厚は、第２の半導体層４を形成する
ための工程とゲート絶縁膜７を形成するための工程との
２つの工程のみに左右され、このためゲート電極８が形
成される部分における第２の半導体層４およびゲート絶
縁膜７の膜厚に誤差が生じにくいようにすることができ
、ひいてはトランジスタの特性の安定化に寄与すること
ができる。In the thin film transistor manufactured in this manner, the thickness of the channel region 9 is about several hundred Å, which is thinner than the thickness of the source region 10 and drain region 11, which is about 2,000 to 3,000 Å. Therefore, the electrical mobility in the channel region 9 is increased, and the sheet resistance and contact resistance of the source region 10 and the drain region 11 can be suppressed to a low level. Therefore, it is possible to obtain a thin film transistor with high electrical mobility and good responsiveness. Can be done. Furthermore, since the opposing surfaces 4 of the source region 10 and drain region 11 of the first semiconductor layer 2 are sloped surfaces, the upper surface of the interlayer insulating film 12 in the portion corresponding to the slope and in the vicinity thereof is When forming electrodes, it is possible to prevent disconnection from occurring in the electrodes. Furthermore, the film thicknesses of the second semiconductor layer 4 and the gate insulating film 7 in the portion where the gate electrode 8 is formed are determined by the process for forming the second semiconductor layer 4 and the process for forming the gate insulating film 7. Therefore, it is possible to prevent errors in the film thickness of the second semiconductor layer 4 and the gate insulating film 7 in the portion where the gate electrode 8 is formed, and as a result, the thickness of the transistor It can contribute to stabilizing the characteristics.
【００１４】[0014]
【発明の効果】以上説明したように、この発明によれば
、少なくともチャネル領域を形成する第２の半導体層が
ソース領域およびドレイン領域を形成する第１の半導体
層よりも薄いので、チャネル領域の膜厚をソース領域お
よびドレイン領域の膜厚よりも薄くすることができ、こ
のためチャネル領域における電気移動度が大きくなり、
かつソース領域およびドレイン領域のシート抵抗やコン
タクト抵抗を小さく抑えることができ、したがって電気
移動度が大きく応答性の良い薄膜トランジスタを得るこ
とができる。As explained above, according to the present invention, at least the second semiconductor layer forming the channel region is thinner than the first semiconductor layer forming the source region and the drain region. The film thickness can be made thinner than that of the source and drain regions, which increases the electrical mobility in the channel region.
Moreover, the sheet resistance and contact resistance of the source region and the drain region can be kept low, and therefore a thin film transistor with high electrical mobility and good responsiveness can be obtained.
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面に形成した第１の半導体
層全体をイオン注入により不純物化した状態の断面図。FIG. 1 is a cross-sectional view of a state in which the entire first semiconductor layer formed on the upper surface of an insulating substrate is impurized by ion implantation when manufacturing a thin film transistor in an embodiment of the present invention.
【図２】同薄膜トランジスタの製造に際し、チャネル形
成領域に対応する部分の第１の半導体層を除去した状態
の断面図。FIG. 2 is a cross-sectional view of a state in which a portion of the first semiconductor layer corresponding to a channel formation region is removed during manufacturing of the same thin film transistor.
【図３】同薄膜トランジスタの製造に際し、第２の半導
体層を形成した状態の断面図。FIG. 3 is a cross-sectional view of a state in which a second semiconductor layer is formed when manufacturing the same thin film transistor.
【図４】同薄膜トランジスタの製造に際し、トランジス
タ形成領域に対応する部分以外の不要な部分の第１およ
び第２の半導体層を除去した後ゲート絶縁膜を形成した
状態の断面図。FIG. 4 is a cross-sectional view of a state in which a gate insulating film is formed after unnecessary portions of the first and second semiconductor layers other than the portion corresponding to the transistor formation region are removed during manufacturing of the same thin film transistor.
【図５】同薄膜トランジスタの製造に際し、ゲート電極
を形成した後このゲート電極をマスクとしてイオンを注
入した状態の断面図。FIG. 5 is a cross-sectional view of a state in which ions are implanted using the gate electrode as a mask after forming a gate electrode during manufacturing of the same thin film transistor.
【図６】同薄膜トランジスタの製造に際し、層間絶縁膜
、コンタクトホール、ソース電極およびドレイン電極を
形成した状態の断面図。FIG. 6 is a cross-sectional view of a state in which an interlayer insulating film, a contact hole, a source electrode, and a drain electrode are formed during manufacturing of the same thin film transistor.
１ 絶縁基板 ２ 第１の半導体層 ３ チャネル形成領域 ４ 対向面 ５ 第２の半導体層 ９ チャネル領域 １０ ソース領域 １１ ドレイン領域 1 Insulating substrate 2 First semiconductor layer 3 Channel formation region 4 Opposite surface 5 Second semiconductor layer 9 Channel area 10 Source area 11 Drain region
Claims (4)
する第１の半導体層と、この第１の半導体層よりも薄く
形成され少なくともチャネル領域を形成する第２の半導
体層とを具備してなることを特徴とする薄膜トランジス
タ。1. A semiconductor device comprising: a first semiconductor layer forming a source region and a drain region; and a second semiconductor layer formed thinner than the first semiconductor layer and forming at least a channel region. Features of thin film transistors.
レイン領域の相対向する対向面は傾斜面であることを特
徴とする請求項１記載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein opposing surfaces of the source region and the drain region of the first semiconductor layer are inclined surfaces.
の一部となる第１の半導体層を形成した後、この第１の
半導体層上およびチャネル形成領域にソース領域の一部
、ドレイン領域の一部およびチャネル領域となる第２の
半導体層を前記第１の半導体層よりも薄く形成すること
を特徴とする薄膜トランジスタの製造方法。3. After forming a first semiconductor layer that becomes a part of the source region and a part of the drain region, a part of the source region and a part of the drain region are formed on the first semiconductor layer and in the channel formation region. A method for manufacturing a thin film transistor, characterized in that a second semiconductor layer serving as a region and a channel region is formed thinner than the first semiconductor layer.
１の半導体層にイオンを注入し、次いで前記第２の半導
体層を形成した後該第２の半導体層のソース領域および
ドレイン領域にイオンを注入することを特徴とする請求
項３記載の薄膜トランジスタの製造方法。4. After forming the first semiconductor layer, ions are implanted into the first semiconductor layer, and then after forming the second semiconductor layer, a source region and a drain region of the second semiconductor layer are implanted. 4. The method of manufacturing a thin film transistor according to claim 3, wherein ions are implanted into the thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10819891A JPH04316371A (en) | 1991-04-15 | 1991-04-15 | Thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10819891A JPH04316371A (en) | 1991-04-15 | 1991-04-15 | Thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04316371A true JPH04316371A (en) | 1992-11-06 |
Family
ID=14478505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10819891A Pending JPH04316371A (en) | 1991-04-15 | 1991-04-15 | Thin film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04316371A (en) |
-
1991
- 1991-04-15 JP JP10819891A patent/JPH04316371A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05206451A (en) | Mosfet and its manufacture | |
| JP2780162B2 (en) | Method for manufacturing semiconductor device | |
| JPH09186339A (en) | Thin film transistor and manufacture thereof | |
| JPH03138930A (en) | Fet having polysilicon window pad | |
| JPS5978576A (en) | Semiconductor device and manufacture thereof | |
| JP3173114B2 (en) | Thin film transistor | |
| JPH04316371A (en) | Thin film transistor and manufacture thereof | |
| JPH0567744A (en) | Semiconductor device | |
| JPH039572A (en) | Manufacture of semiconductor device | |
| JP2695812B2 (en) | Semiconductor device | |
| JP3099450B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH098308A (en) | Transistor of semiconductor element and its manufacture | |
| JPH06196689A (en) | Insulated gate field-effect semiconductor device and manufacture thereof | |
| JP2604487B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR960006339B1 (en) | Fabricating method of semiconductor device | |
| JPH10341023A (en) | Thin-film transistor and its manufacture | |
| JPH0567634A (en) | Manufacture of mis type semiconductor device | |
| JPH06196707A (en) | Manufacture of vertical type insulated-gate transistor | |
| JPH04334063A (en) | Thin film memory transistor and its manufacture | |
| JPS626664B2 (en) | ||
| JP3232161B2 (en) | Method for manufacturing semiconductor device | |
| JP2709200B2 (en) | Method for manufacturing semiconductor device | |
| JPH06338611A (en) | Thin-film transistor and manufacture thereof | |
| JPH04306880A (en) | Semiconductor device and manufacture thereof | |
| JPH1022233A (en) | Fabrication of semiconductor device |