JPH06196707A - Manufacture of vertical type insulated-gate transistor - Google Patents
Manufacture of vertical type insulated-gate transistorInfo
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- JPH06196707A JPH06196707A JP34419492A JP34419492A JPH06196707A JP H06196707 A JPH06196707 A JP H06196707A JP 34419492 A JP34419492 A JP 34419492A JP 34419492 A JP34419492 A JP 34419492A JP H06196707 A JPH06196707 A JP H06196707A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、特に、チャンネル形成
部に対のゲート部が対向して配置されるいわゆるＸＭＯ
Ｓトランジスタに適用して好適な縦型絶縁ゲート型トラ
ンジスタの製法に係わる。BACKGROUND OF THE INVENTION The present invention particularly relates to a so-called XMO in which a pair of gate portions are arranged to face a channel forming portion.
The present invention relates to a manufacturing method of a vertical insulated gate transistor suitable for application to an S transistor.
【０００２】[0002]
【従来の技術】ＸＭＯＳトランジスタは、図４にその概
略的断面図を示すように、チャンネル形成部となる低不
純物濃度のｐ- 型もしくはｎ- 型、或いは真性ｉ型の半
導体層１を挟んでその上下にそれぞれゲート絶縁層２を
介してそれぞれゲート電極３が形成されて成る第１及び
第２のゲート部４及び５が対向配置され、これらゲート
電極の配置部を挟んでその両側において半導体層１にｎ
型またはｐ型の不純物が高濃度にドープされたソース領
域ないしはドレイン領域（Ｓ／Ｄ領域）６が形成された
構成をとる。BACKGROUND OF THE INVENTION XMOS transistors, as shown the schematic sectional view in FIG. 4, a low impurity concentration as the channel forming portion p - type or n - type, or sandwich the semiconductor layer 1 of the intrinsic i-type First and second gate portions 4 and 5 each having a gate electrode 3 formed above and below the gate insulating layer 2 are arranged to face each other, and a semiconductor layer is provided on both sides of the gate electrode arrangement portion with the gate electrode arrangement portion sandwiched therebetween. 1 to n
A source region or a drain region (S / D region) 6 in which a p-type or p-type impurity is highly doped is formed.
【０００３】このＸＭＯＳトランジスタは、パンチスル
ーが起きないとか、スイッチング特性がよいとか、特性
がチャネル形成部の不純物濃度に影響されないなどの利
点を有する。This XMOS transistor has advantages that punch-through does not occur, that switching characteristics are good, and that characteristics are not affected by the impurity concentration of the channel forming portion.
【０００４】また、この種ＸＭＯＳトランジスタでは、
第１及び第２のゲート部４及び５を独立に制御すること
が特性上よく、また制御上の自由度が高いなどの有利性
を有するが、これに適したＸＭＯＳを確実に得る方法の
提案がなされていない。Further, in this kind of XMOS transistor,
Although it is advantageous to control the first and second gate portions 4 and 5 independently, and has the advantage that the degree of freedom in control is high, a method of surely obtaining an XMOS suitable for this is proposed. Has not been done.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、上述した、
例えばＸＭＯＳにおいて、両ゲート部を独立に制御でき
るように、縦型構造とした縦型絶縁ゲート型トランジス
タの製法を提供する。The present invention has been described above.
For example, in an XMOS, a method of manufacturing a vertical insulated gate transistor having a vertical structure so that both gate portions can be independently controlled is provided.
【０００６】[0006]
【課題を解決するための手段】本発明は、図１〜図２に
その一例の各工程の略線的断面図を示すように、半導体
基板１１に、選択的にソース領域ないしはドレイン領域
（Ｓ／Ｄ領域）１２を形成する工程と（図１Ａ）、半導
体基板１１上に、チャネル形成部となる突出部１３を形
成する工程と（図２Ａ）、突出部１３の壁面１３ｓにゲ
ート絶縁層１４を形成する工程と（図２Ｂ）、ゲート絶
縁層１４に接して例えば対のゲート電極１５を形成する
工程とを採って目的とする縦型絶縁ゲート型トランジス
タを作製する。As shown in FIG. 1 and FIG. 2 which are schematic cross-sectional views of respective steps of the present invention, the present invention selectively forms a source region or a drain region (S) in a semiconductor substrate 11. / D region) 12 (FIG. 1A), a step of forming a protrusion 13 to be a channel forming portion on the semiconductor substrate 11 (FIG. 2A), and a gate insulating layer 14 on a wall surface 13s of the protrusion 13. 2B and the step of forming, for example, a pair of gate electrodes 15 in contact with the gate insulating layer 14, a desired vertical insulated gate transistor is manufactured.
【０００７】また、本発明は、上述の突出部１３を形成
する工程が、半導体層１６の形成工程（図１Ｃ）と、こ
の半導体層１６を選択的にエッチングして突出部１３を
形成する工程（図２Ａ）とを採る。Further, according to the present invention, the step of forming the protrusion 13 is the step of forming the semiconductor layer 16 (FIG. 1C) and the step of selectively etching the semiconductor layer 16 to form the protrusion 13. (FIG. 2A).
【０００８】更に、本発明は、突出部１３を形成する方
法として、特に半導体基板１１上に選択的に半導体層１
６のエピタキシャル成長を行って突出部１３の形成（図
３）を行うという方法を採る。Further, according to the present invention, the semiconductor layer 1 is selectively formed on the semiconductor substrate 11 as a method of forming the protrusion 13.
The method of performing epitaxial growth of 6 to form the protrusion 13 (FIG. 3) is adopted.
【０００９】[0009]
【作用】上述の本発明製法によれば、絶縁ゲート型電界
効果トランジスタを縦型として、すなわち例えばＸＭＯ
Ｓトランジスタにおいて、そのチャネル形成部となる突
出部１３を設けて縦型構成として、この突出部１３の壁
面にゲート部を構成するので、この突出部１３を挟んで
対のゲート部を独立に形成することが容易となる。According to the above-mentioned manufacturing method of the present invention, the insulated gate field effect transistor is of a vertical type, that is, for example, XMO.
In the S-transistor, since the protruding portion 13 serving as the channel forming portion is provided to form a vertical structure and the gate portion is formed on the wall surface of the protruding portion 13, a pair of gate portions are independently formed with the protruding portion 13 interposed therebetween. It becomes easy to do.
【００１０】そして、これらゲート部は、同時に形成で
きるので両者の位置関係は、確実に互いに正対するよう
に、正確に形成できることから、特性のばらつきの少な
い安定したＸＭＯＳトランジスタを製造することができ
る。Since these gate portions can be formed at the same time, the positional relationship between them can be accurately formed so as to surely face each other, so that a stable XMOS transistor with less variation in characteristics can be manufactured.
【００１１】[0011]
【実施例】本発明製法の一例を図１〜図２を参照してＸ
ＭＯＳトランジスタを得る場合について説明する。EXAMPLE An example of the manufacturing method of the present invention will be described with reference to FIGS.
The case of obtaining a MOS transistor will be described.
【００１２】図１Ａに示すように、例えば高比抵抗ある
いわゆる真性のシリコン半導体基板１１を用意する。そ
して、この半導体基板１１上に、次に行うイオン注入の
マスク１７例えばフォトレジスト層を形成する。このマ
スク１７には、最終的に得るチャネル形成部の幅例えば
０．１μｍより大なる幅を有する例えばストライプ状の
開口１６が光学的手法すなわちフォトレジストの塗布、
パターン露光、現像処理によって形成される。As shown in FIG. 1A, a so-called intrinsic silicon semiconductor substrate 11 having a high specific resistance is prepared. Then, a mask 17 for the next ion implantation, for example, a photoresist layer is formed on the semiconductor substrate 11. The mask 17 is provided with, for example, a stripe-shaped opening 16 having a width larger than the width of the channel formation portion to be finally obtained, for example, 0.1 μm, which is an optical method, that is, photoresist coating.
It is formed by pattern exposure and development processing.
【００１３】そして、このマスク１７の開口を通じてｎ
型またはｐ型の不純物をイオン注入してソース領域ない
しはドレイン領域１２を、シリコン半導体基板１１中に
埋込み形成する。Then, through the opening of the mask 17, n
A source region or a drain region 12 is buried in the silicon semiconductor substrate 11 by ion-implanting a p-type or p-type impurity.
【００１４】図１Ｂに示すように、マスク１７をアッシ
ング等によって除去し、基板１１をこの除去面側から図
１Ａに鎖線ａで示す領域１２に達する深さまで、例えば
化学的、機械的研磨する。As shown in FIG. 1B, the mask 17 is removed by ashing or the like, and the substrate 11 is chemically or mechanically polished from the removal surface side to a depth reaching a region 12 shown by a chain line a in FIG. 1A.
【００１５】図１Ｃに示すように、シリコン半導体基板
１１の、ソース領域ないしはドレイン領域１２が形成さ
れた上述の研磨面上に、半導体層１８を低温エピタキシ
ャル成長例えば１μｍ程度の厚さに形成し、これの上
に、後に行う例えば熱酸化処理のマスクとなり得るＳｉ
Ｎ等の耐酸化マスク１９を、スパッタリング或いはＣＶ
Ｄ（化学的気相成長）法等によって形成する。As shown in FIG. 1C, a semiconductor layer 18 is formed on the above-mentioned polished surface of the silicon semiconductor substrate 11 on which the source region or the drain region 12 is formed by low temperature epitaxial growth to a thickness of, for example, about 1 μm. On top of Si, which can serve as a mask for subsequent thermal oxidation, for example
The oxidation resistant mask 19 such as N is sputtered or CV
It is formed by a D (chemical vapor deposition) method or the like.
【００１６】そして、このマスク層１９上にのソース領
域ないしはドレイン領域１２に対向する位置に、最終的
に得るチャネル形成部の断面パターンすなわちその厚さ
及び幅に対応する例えばストライプ状（図においては紙
面と直交する方向に延びるストライプ状）の例えば光学
的手法によって形成したフォトレジストによるエッチン
グレジスト２０を形成する。Then, at a position on the mask layer 19 facing the source region or the drain region 12, for example, a stripe shape (in the figure, a stripe shape corresponding to the sectional pattern of the finally obtained channel forming portion, that is, its thickness and width). An etching resist 20 made of a photoresist formed by, for example, an optical method is formed in a stripe shape extending in a direction orthogonal to the paper surface.
【００１７】そして、このエッチングレジスト２０をマ
スクとして、耐酸化マスク１９をエッチングし、更に例
えばこの耐酸化マスク１９をもエッチングのマスクとし
て半導体層１８をエッチングして例えば薄板状の突出部
１３を、図２Ａに示すように形成する。この場合のエッ
チングは、領域１２に達するか、一部横切る程度の深さ
に選定する。Then, the oxidation resistant mask 19 is etched using the etching resist 20 as a mask, and the semiconductor layer 18 is further etched using the oxidation resistant mask 19 as an etching mask to form the thin plate-like protrusions 13, for example. It is formed as shown in FIG. 2A. In this case, the etching is selected so that it reaches the region 12 or partially crosses it.
【００１８】次に、酸素を含む雰囲気中で加熱酸化し
て、図２Ｂに示すように、薄板状の突出部１３の周面と
半導体層１８のエッチングによって生じた耐酸化マスク
１９によって覆われず外部に露呈した表面に酸化膜すな
わち絶縁層２４を形成する。Next, the substrate is heated and oxidized in an atmosphere containing oxygen, and as shown in FIG. 2B, it is not covered with the oxidation resistant mask 19 formed by etching the peripheral surface of the thin plate-like protrusion 13 and the semiconductor layer 18. An oxide film, that is, an insulating layer 24 is formed on the surface exposed to the outside.
【００１９】その後、耐酸化マスク１９を除去し、絶縁
層２４を有する突出部１３を埋め込むように例えば不純
物がドープされて低比抵抗化された多結晶シリコンを低
温ＣＶＤ等によって形成し、エッチバック及びフォトリ
ソグラフィを用いた選択的エッチングによって、図２Ｃ
に示すように、薄板状の突出部１２の相対向する主側壁
１３ｓに、対のゲート電極１５を形成する。After that, the oxidation-resistant mask 19 is removed, and, for example, polycrystalline silicon doped with impurities and having a low specific resistance is formed by low temperature CVD or the like so as to fill the protruding portion 13 having the insulating layer 24, and is etched back. And FIG. 2C by selective etching using photolithography.
As shown in, the pair of gate electrodes 15 are formed on the main sidewalls 13 s of the thin plate-shaped protrusion 12 facing each other.
【００２０】一方、これらゲート電極１５と同時に或い
は別の工程によって、突出部１３の頂面に同様の不純物
がドープされた低比抵抗の多結晶シリコンより成る他方
のソース領域ないしはドレイン領域の電極２３を形成す
ると共に例えばこれからの不純物の拡散によって他方の
ソース領域ないしはドレイン領域３２を形成する。On the other hand, at the same time as these gate electrodes 15 or by another step, the electrode 23 in the other source region or drain region made of low resistivity polycrystalline silicon in which the same impurities are doped on the top surface of the protrusion 13 is formed. And the other source region or drain region 32 is formed by, for example, diffusion of impurities from this.
【００２１】このようにして、薄板状突出部１２をチャ
ネル形成部として、その両側にゲート電極１５と、これ
と壁面１３ｓとの間に介在する上述の絶縁層２４の一部
をゲート絶縁層１４とする第１及び第２のゲート部２１
及び２２が正対して形成され、突出部１２の厚さ方向を
チャネル長方向としてソース領域ないしはドレイン領域
１２及び３２が形成されたＸＭＯＳトランジスタが構成
される。In this manner, the thin plate-like protruding portion 12 is used as a channel forming portion, and the gate insulating layer 24 which is interposed between the gate electrode 15 and the wall surface 13s is formed on both sides of the gate insulating layer 14. And the first and second gate portions 21
And 22 are formed to face each other, and the source region or the drain regions 12 and 32 are formed with the thickness direction of the projecting portion 12 as the channel length direction, thereby forming an XMOS transistor.
【００２２】尚、この構成において、突出部１３下のソ
ース領域及びドレイン領域１２からの電極ないしは配線
の導出は、予め図１Ａで説明した埋込み領域としてソー
ス領域ないしはドレイン領域１２の形成時に、図示しな
いが、最終的に突出部１３を形成する部分の所定部まで
この領域を延在させておき、この延在部を電極ないしは
配線部とする。In this structure, electrodes or wirings are not drawn out from the source region and the drain region 12 under the protruding portion 13 when the source region or the drain region 12 is formed as the buried region previously described in FIG. 1A. However, this region is extended to a predetermined portion of the portion where the protrusion 13 is finally formed, and this extended portion is used as an electrode or a wiring portion.
【００２３】このようにして形成されたＸＭＯＳは、対
のゲート部２１及び２２が同一工程で形成されることか
ら、両者の位置関係は正確に設定され、その特性の均一
化と高い信頼性を得ることができる。In the thus-formed XMOS, since the pair of gate portions 21 and 22 are formed in the same step, the positional relationship between the two is accurately set, the characteristics thereof are made uniform, and the reliability is high. Obtainable.
【００２４】この対のゲート電極２１及び２２は、上述
したように独立に構成することもできるし、互いに電気
的連結することも、また、或る場合は、突出部を取り囲
んで１つのゲート部を構成することもできる。The pair of gate electrodes 21 and 22 may be independently configured as described above, may be electrically connected to each other, or in some cases may surround a protrusion to form a gate portion. Can also be configured.
【００２５】また、突出部１２の形状は、上述の薄板上
突出部に限らず、柱状等種々の形状を採り得る。Further, the shape of the protruding portion 12 is not limited to the above-mentioned thin plate protruding portion, and various shapes such as a columnar shape can be adopted.
【００２６】また、上述した例では、突出部１３の形成
を、シリコン半導体層１８を形成し、これをエッチング
する事で形成した場合であるが、このようにすることな
く例えば図３に示すように、図１Ｃ及び図２Ａの工程に
換えて、半導体基板１１上に突出部１３を形成する部分
以外の面にＳｉＯ2 等のマスク層３３を形成し、これを
マスクとして半導体基板１１が直接露呈した部分にのみ
シリコンの選択的エピタキシャルを行ってこのエピタキ
シャルシリコンによって突出部１３の形成を行うことも
できる。Further, in the above-mentioned example, the protruding portion 13 is formed by forming the silicon semiconductor layer 18 and etching the same. However, without this, for example, as shown in FIG. In place of the steps of FIGS. 1C and 2A, a mask layer 33 of SiO 2 or the like is formed on the surface of the semiconductor substrate 11 other than the portion where the protrusion 13 is formed, and the semiconductor substrate 11 is directly exposed by using this as a mask. It is also possible to perform selective epitaxial growth of silicon only on the above-mentioned portion and form the protruding portion 13 with this epitaxial silicon.
【００２７】[0027]
【発明の効果】上述の本発明製法によれば、絶縁ゲート
型電界効果トランジスタを縦型としので、すなわち例え
ばＸＭＯＳトランジスタにおいて、そのチャネル形成部
となる突出部１３を設けて縦型構成として、この突出部
１３の壁面にゲート部を構成するので、この突出部１３
を挟んで対のゲート部を独立に形成することが容易とな
る。According to the above-described manufacturing method of the present invention, the insulated gate field effect transistor is of the vertical type, that is, in the XMOS transistor, for example, the protruding portion 13 serving as the channel forming portion thereof is provided to form the vertical type structure. Since the gate portion is formed on the wall surface of the protrusion 13, the protrusion 13
It becomes easy to independently form a pair of gate portions with the gates sandwiched therebetween.
【００２８】そして、これらゲート部は、同時に形成で
きるので両者の位置関係は、確実に互いに正対するよう
に、正確に形成できることから、特性のばらつきの少な
い安定した信頼性の高い例えばＸＭＯＳトランジスタを
製造することができる。Since these gate portions can be formed at the same time, the positional relationship between them can be accurately formed so as to surely face each other. Therefore, for example, a stable and highly reliable XMOS transistor with few characteristic variations can be manufactured. can do.
【図１】本発明製法の一例の製造工程図（その１）であ
る。FIG. 1 is a manufacturing process diagram (1) of an example of the manufacturing method of the present invention.
【図２】本発明製法の一例の製造工程図（その２）であ
る。FIG. 2 is a manufacturing process diagram (2) of an example of the manufacturing method of the present invention.
【図３】本発明製法の他の例の一製造工程の断面図であ
る。FIG. 3 is a cross-sectional view of a manufacturing process of another example of the manufacturing method of the present invention.
【図４】従来トランジスタの略線的断面図である。FIG. 4 is a schematic cross-sectional view of a conventional transistor.
１１ 半導体基板 １２ ソース領域ないしはドレイン領域 １３ 突出部 １４ ゲート絶縁層 １５ ゲート電極 ２１ ゲート電極部 ２２ ゲート電極部 11 semiconductor substrate 12 source region or drain region 13 projecting portion 14 gate insulating layer 15 gate electrode 21 gate electrode portion 22 gate electrode portion
Claims (3)
しはドレイン領域を形成する工程と、 前記半導体基板上に、チャネル形成部となる突出部を形
成する工程と、 該突出部の壁面にゲート絶縁層を形成する工程と、 該ゲート絶縁層に接してゲート電極を形成する工程とを
採ることを特徴とする縦型絶縁ゲート型トランジスタの
製法。1. A step of selectively forming a source region or a drain region on a semiconductor substrate, a step of forming a protruding portion to be a channel forming portion on the semiconductor substrate, and a gate insulation on a wall surface of the protruding portion. A method of manufacturing a vertical insulated gate transistor, comprising: a step of forming a layer; and a step of forming a gate electrode in contact with the gate insulating layer.
の形成工程と、該半導体層を選択的にエッチングして前
記突出部を形成する工程とよりなることを特徴とする請
求項１に記載の縦型絶縁ゲート型トランジスタの製法。2. The step of forming the protrusion comprises a step of forming a semiconductor layer and a step of selectively etching the semiconductor layer to form the protrusion. A method for manufacturing the vertical insulated gate transistor described.
体基板上に選択的に半導体層のエピタキシャル成長を行
って前記突出部を形成する工程とよりなることを特徴と
する請求項１に記載の縦型絶縁ゲート型トランジスタの
製法。3. The method according to claim 1, wherein the step of forming the protrusion comprises the step of selectively epitaxially growing a semiconductor layer on the semiconductor substrate to form the protrusion. Manufacturing method of vertical insulated gate transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34419492A JPH06196707A (en) | 1992-12-24 | 1992-12-24 | Manufacture of vertical type insulated-gate transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34419492A JPH06196707A (en) | 1992-12-24 | 1992-12-24 | Manufacture of vertical type insulated-gate transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196707A true JPH06196707A (en) | 1994-07-15 |
Family
ID=18367363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34419492A Pending JPH06196707A (en) | 1992-12-24 | 1992-12-24 | Manufacture of vertical type insulated-gate transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196707A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670810A (en) * | 1994-08-25 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a vertical field effect transistor |
| JP2009038201A (en) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | Semiconductor device and manufacturing method of semiconductor device |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-12-24 JP JP34419492A patent/JPH06196707A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670810A (en) * | 1994-08-25 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a vertical field effect transistor |
| JP2009038201A (en) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | Semiconductor device and manufacturing method of semiconductor device |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
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