JPH04316332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04316332A JPH04316332A JP8278391A JP8278391A JPH04316332A JP H04316332 A JPH04316332 A JP H04316332A JP 8278391 A JP8278391 A JP 8278391A JP 8278391 A JP8278391 A JP 8278391A JP H04316332 A JPH04316332 A JP H04316332A
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- JP
- Japan
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- gate electrode
- gate
- oxide film
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- forming
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 7
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- 238000010438 heat treatment Methods 0.000 claims abstract description 8
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 4
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳ型ＬＳＩの製造方法に関する。
関し、特にＭＯＳ型ＬＳＩの製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩのゲート電極は、
ゲート電極材を全面に形成後、Ｎ２ 雰囲気の熱処理工
程を行なわず、ゲート電極をリアクティブイオンエッチ
ングによりパターニングしていた。
ゲート電極材を全面に形成後、Ｎ２ 雰囲気の熱処理工
程を行なわず、ゲート電極をリアクティブイオンエッチ
ングによりパターニングしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、リアクティブイオンエッチング時のチャ
ージアップにより、ゲート酸化シリコン膜が破壊されや
すく、ＭＯＳ型ＬＳＩ製造の歩留及び信頼性が低下する
欠点があった。
製造方法では、リアクティブイオンエッチング時のチャ
ージアップにより、ゲート酸化シリコン膜が破壊されや
すく、ＭＯＳ型ＬＳＩ製造の歩留及び信頼性が低下する
欠点があった。
【０００４】本発明の目的は、ゲート電極材をリアクテ
ィブイオンエッチングして、ゲート電極をパターニング
する際、リアクティブイオンエッチング時のチャージア
ップによるゲート酸化シリコン膜の破壊をされにくくし
、高歩留で高信頼性の半導体装置の製造方法を提供する
ことにある。
ィブイオンエッチングして、ゲート電極をパターニング
する際、リアクティブイオンエッチング時のチャージア
ップによるゲート酸化シリコン膜の破壊をされにくくし
、高歩留で高信頼性の半導体装置の製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＭＯＳ型ＬＳＩのゲート電極材を全面に形成
後、９５０℃以上のＮ２ 雰囲気での熱処理を実施し、
その後ゲート電極材をリアクティブイオンエッチングし
ゲート電極を形成するものである。
造方法は、ＭＯＳ型ＬＳＩのゲート電極材を全面に形成
後、９５０℃以上のＮ２ 雰囲気での熱処理を実施し、
その後ゲート電極材をリアクティブイオンエッチングし
ゲート電極を形成するものである。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
。図１は本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
【０００７】まず、図１（ａ）に示すように、シリコン
基板１の一主面にＰ型ウェル２、を形成し厚さ７００ｎ
ｍ程度の素子分離用のフィールド酸化膜３を選択的に形
成して、ＭＯＳトランジスタを形成する能動領域にゲー
ト絶縁膜となるゲート酸化シリコン膜４を１５ｎｍ程度
の厚さに形成する。
基板１の一主面にＰ型ウェル２、を形成し厚さ７００ｎ
ｍ程度の素子分離用のフィールド酸化膜３を選択的に形
成して、ＭＯＳトランジスタを形成する能動領域にゲー
ト絶縁膜となるゲート酸化シリコン膜４を１５ｎｍ程度
の厚さに形成する。
【０００８】次に、図１（ｂ）に示すように、全面にゲ
ート電極となる多結晶シリコン膜５を４００ｎｍ程度形
成する。次いで、９５０℃Ｎ２ 雰囲気で３０分の熱処
理を実施する。本熱処理により、ゲート酸化シリコン膜
の絶縁破壊耐圧が向上し、図１（ｃ）に示したゲート電
極６のパターニングを目的として行なわれるリアクティ
ブイオンエッチング時のチャージアップによるゲート酸
化シリコン膜４の破壊がされにくくなる。
ート電極となる多結晶シリコン膜５を４００ｎｍ程度形
成する。次いで、９５０℃Ｎ２ 雰囲気で３０分の熱処
理を実施する。本熱処理により、ゲート酸化シリコン膜
の絶縁破壊耐圧が向上し、図１（ｃ）に示したゲート電
極６のパターニングを目的として行なわれるリアクティ
ブイオンエッチング時のチャージアップによるゲート酸
化シリコン膜４の破壊がされにくくなる。
【０００９】
【発明の効果】以上説明したように本発明によるＭＯＳ
型ＬＳＩの製造方法によれば、ゲート酸化シリコン膜の
絶縁破壊耐圧が向上し、リアクティブイオンエッチング
時のチャージアップにより、ゲート酸化シリコン膜が破
壊されにくくなり、高歩留及び高信頼性で、ＭＯＳ型Ｌ
ＳＩを製造することができた。
型ＬＳＩの製造方法によれば、ゲート酸化シリコン膜の
絶縁破壊耐圧が向上し、リアクティブイオンエッチング
時のチャージアップにより、ゲート酸化シリコン膜が破
壊されにくくなり、高歩留及び高信頼性で、ＭＯＳ型Ｌ
ＳＩを製造することができた。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
１ シリコン基板
２ Ｐ型ウェル
３ フィールド酸化膜
４ ゲート酸化シリコン膜
５ ゲート電極となる多結晶シリコン膜６
ゲート電極
ゲート電極
Claims (1)
- 【請求項１】 ＭＯＳ型ＬＳＩのゲート電極材を全面
に形成後、前記ゲート電極材をリアクティブイオンエッ
チングによりパターニングし、ゲート電極を形成するに
先立ち、９５０℃以上のＮ２ 雰囲気での熱処理をする
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278391A JPH04316332A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278391A JPH04316332A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04316332A true JPH04316332A (ja) | 1992-11-06 |
Family
ID=13784016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278391A Pending JPH04316332A (ja) | 1991-04-16 | 1991-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04316332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293053B1 (ko) * | 1999-06-08 | 2001-06-15 | 황인길 | 반도체 소자의 게이트 전극 제조 방법 |
| US6326284B1 (en) | 1995-03-08 | 2001-12-04 | Hitachi, Ltd. | Semiconductor device and production thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133428A (ja) * | 1990-09-26 | 1992-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-04-16 JP JP8278391A patent/JPH04316332A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133428A (ja) * | 1990-09-26 | 1992-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326284B1 (en) | 1995-03-08 | 2001-12-04 | Hitachi, Ltd. | Semiconductor device and production thereof |
| CN1078012C (zh) * | 1995-03-08 | 2002-01-16 | 株式会社日立制作所 | 一种制造半导体器件的工艺 |
| KR100293053B1 (ko) * | 1999-06-08 | 2001-06-15 | 황인길 | 반도체 소자의 게이트 전극 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |