JPH04307729A - Semiconductor wafer and its formation method - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体ウエーハに関し
、特に、珪素基板の特定の結晶面にエピタキシャル成長
層を形成する半導体ウエーハに適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor wafers, and more particularly to a technique that is effective when applied to semiconductor wafers in which an epitaxially grown layer is formed on a specific crystal plane of a silicon substrate.
【０００２】0002
【従来の技術】高耐圧トランジスタを備えた単体構造の
半導体装置、バイポーラトランジスタを備えた半導体集
積回路装置等は、その製造プロセスにおいて、単結晶珪
素基板の主面にエピタキシャル成長層が形成される半導
体ウエーハを使用する。この種の半導体ウエーハにおい
ては、単結晶珪素基板の主面となる（１００）結晶面に
形成された段差の位置に対して、この段差がエピタキシ
ャル成長層の表面に転写される位置（段差の位置）がず
れる所謂パターンシフトが発生する。[Background Art] Single-structure semiconductor devices equipped with high-voltage transistors, semiconductor integrated circuit devices equipped with bipolar transistors, etc. are manufactured using semiconductor wafers in which an epitaxial growth layer is formed on the main surface of a single-crystal silicon substrate in the manufacturing process. use. In this type of semiconductor wafer, the position where the step is transferred to the surface of the epitaxial growth layer (position of the step) with respect to the position of the step formed on the (100) crystal plane, which is the main surface of the single-crystal silicon substrate. A so-called pattern shift occurs in which the pattern shifts.
【０００３】このパターンシフトについては、例えばソ
リッド ステイツテクノロジー、日本版、１９８２年１
月号、第６１頁乃至第６８頁（Ｓｏｌｉｄ Ｓｔａｔｅ
Ｔｈｅｃｎｏｌｏｇｙ日本版／１，１９８２，ｐｐ．
６１〜６８）において報告されている。[0003] Regarding this pattern shift, for example, Solid States Technology, Japanese Edition, 1982, 1
Monthly issue, pages 61 to 68 (Solid State
Thecnology Japan Edition/1, 1982, pp.
61-68).
【０００４】この報告によれば、パターンシフトは、Ｓ
ｉＣｌ４、ＳｉＨＣｌ３等のＣｌ系原料ガスをエピタキ
シャルソースガスとするエピタキシャル成長法を使用し
た場合、成長温度、成長速度等の成長条件の影響が少な
い点が記載されている。また、しかしながら、ＳｉＨ４
（モノシラン）をエピタキシャルソースガスとするエ
ピタキシャル成長法を使用した場合、面方位の方向と反
対側の負の方向に大きなパターンシフトが発生する点が
記載されている。According to this report, pattern shift is caused by S
It is stated that when an epitaxial growth method using a Cl-based raw material gas such as iCl4 or SiHCl3 as an epitaxial source gas is used, the influence of growth conditions such as growth temperature and growth rate is small. Also, however, SiH4
It is stated that when an epitaxial growth method using (monosilane) as an epitaxial source gas is used, a large pattern shift occurs in the negative direction opposite to the direction of the surface orientation.
【０００５】このパターンシフトの発生は、その機構は
現在のところ充分にわかっていないが、２次元的成長機
構によれば、単結晶珪素基板の（１００）結晶面に形成
された段差は微視的に見れば複数の異なる結晶面が露出
し、この異なる結晶面の境界部分が原子の安定状態とな
るので、前記異なる結晶面の各々に均一に珪素原子が成
長するのではなく、前述の安定状態の領域に活性化され
た珪素原子が集中的に成長するものと考えられている。The mechanism by which this pattern shift occurs is not fully understood at present, but according to the two-dimensional growth mechanism, the step formed on the (100) crystal plane of a single-crystal silicon substrate is microscopic. From a physical perspective, a plurality of different crystal planes are exposed, and the boundaries between these different crystal planes become a stable state for atoms. Therefore, silicon atoms do not grow uniformly on each of the different crystal planes, but rather in the stable state described above. It is believed that activated silicon atoms grow intensively in the region of the state.
【０００６】[0006]
【発明が解決しようとする課題】前述のエピタキシャル
ソースガスとしてのＳｉＨ４ は、他のＣｌ系原料ガス
を使用するエピタキシャルソースガスに比べて、最っと
も低温度、具体的には常圧エピタキシャル成長法を使用
する場合に９８０〜１０００［℃］において、エピタキ
シャル成長層を形成できる。半導体製造プロセスにおい
て、低温度でエピタキシャル成長層を形成した場合（低
温度製造プロセスの利点は）、単結晶珪素基板の主面に
導入した不純物のエピタキシャル成長層側への縦方向の
湧き上がりや平面方向の広がりを小さくできる。さらに
、半導体製造プロセスにおいて、オートドープ現象など
が低減できる。[Problems to be Solved by the Invention] SiH4 as the epitaxial source gas described above can be grown at the lowest temperature, specifically by atmospheric pressure epitaxial growth method, compared to epitaxial source gases using other Cl-based source gases. When used, an epitaxial growth layer can be formed at 980 to 1000 [°C]. In a semiconductor manufacturing process, when an epitaxial growth layer is formed at low temperature (the advantage of a low-temperature manufacturing process), impurities introduced into the main surface of a single-crystal silicon substrate rise up in the vertical direction toward the epitaxial growth layer side and in the planar direction. The spread can be reduced. Furthermore, autodoping phenomena and the like can be reduced in semiconductor manufacturing processes.
【０００７】一方、前記エピタキシャル成長層の形成温
度は、複数のエピタキシャル成長法のなかにおいては低
温度であるが、半導体製造プロセスで使用されるいくつ
かの熱処理温度においては高温度の類に属し、この高温
度でエピタキシャル成長層を形成した場合、単結晶珪素
基板、エピタキシャル成長層の夫々の結晶欠陥の発生を
低減できる。On the other hand, the formation temperature of the epitaxial growth layer is a low temperature among a plurality of epitaxial growth methods, but it belongs to a high temperature category in some heat treatment temperatures used in semiconductor manufacturing processes; When the epitaxial growth layer is formed at high temperature, the occurrence of crystal defects in each of the single crystal silicon substrate and the epitaxial growth layer can be reduced.
【０００８】しかしながら、前記ＳｉＨ４ をエピタキ
シャルソースガスとするエピタキシャル成長法の場合、
前述の報告はパターンシフト率が大きくなる事実につい
ての記載にとどまり、このパターンシフト率を小さく制
御する成長条件の点についての配慮がなされていない。
このため、このようなエピタキシャル成長層が形成され
る半導体ウエーハを使用し、単体構造の半導体装置や半
導体集積回路装置を製造した場合、下記のいくつかの問
題が発生する。However, in the case of the epitaxial growth method using SiH4 as the epitaxial source gas,
The above-mentioned report only describes the fact that the pattern shift rate increases, and does not give consideration to the growth conditions for controlling the pattern shift rate to a small value. For this reason, when a semiconductor wafer on which such an epitaxial growth layer is formed is used to manufacture a single-piece structure semiconductor device or semiconductor integrated circuit device, the following problems occur.
【０００９】（１）単結晶珪素基板の主面の段差を基準
に形成された埋込型の半導体領域、エピタキシャル成長
層の表面に転写された段差を基準に形成された半導体領
域の夫々の位置にパターンシフトが存在する。前記埋込
型の半導体領域、半導体領域の夫々が素子分離領域とし
て使用され、相互に連結される場合、パターンシフトに
よりこの連結が不備となり、素子分離耐圧が劣化する。(1) A buried semiconductor region formed based on a step on the main surface of a single-crystal silicon substrate, and a semiconductor region formed based on a step transferred to the surface of an epitaxial growth layer at respective positions. There is a pattern shift. When each of the buried type semiconductor region and the semiconductor region is used as an element isolation region and connected to each other, the connection becomes defective due to pattern shift, and the element isolation withstand voltage deteriorates.
【００１０】（２）前記問題点（１）の埋込型の半導体
領域、半導体領域のいずれかの一方が素子分離領域、他
の一方が半導体素子の動作領域の夫々として使用され、
相互に離隔される場合、パターンシフトにより相互に近
接又は接触し、素子分離耐圧が劣化するだけでなく、半
導体素子の特性が劣化する。(2) One of the buried semiconductor regions and the semiconductor region of the above problem (1) is used as an element isolation region, and the other one is used as an operating region of a semiconductor element,
If they are separated from each other, they may come close to each other or come into contact with each other due to pattern shift, which not only deteriorates the element isolation breakdown voltage but also deteriorates the characteristics of the semiconductor element.
【００１１】（３）前記パターンシフト量は予じめ予測
でき、半導体製造プロセスにおいて、エピタキシャル成
長層の表面に半導体素子、素子分離領域等のパターンを
転写する際（フォトリソグラフィ技術において、フォト
レジスト膜にパターンを転写する際）、パターンシフト
量に相当するマスク補正量を付加することが行われる。
このため、前記マスク補正量に相当する分、パターンが
大きくなり、特に半導体集積回路装置の集積度の低下や
、半導体ウエーハから取得できる半導体ペレット数が減
少する。(3) The amount of pattern shift can be predicted in advance, and when transferring patterns of semiconductor elements, element isolation regions, etc. to the surface of an epitaxial growth layer in the semiconductor manufacturing process (in photolithography technology, it is possible to predict When transferring a pattern), a mask correction amount corresponding to the pattern shift amount is added. For this reason, the pattern becomes larger by an amount corresponding to the mask correction amount, which particularly reduces the degree of integration of the semiconductor integrated circuit device and reduces the number of semiconductor pellets that can be obtained from the semiconductor wafer.
【００１２】本発明の目的は、単結晶珪素基板の主面に
エピタキシャル成長層を形成する半導体ウエーハにおい
て、前記単結晶珪素基板の主面に形成されるパターンの
位置とこのパターンがエピタキシャル成長層の表面に転
写される位置との間のパターンシフト量を低減若しくは
なくすことが可能な技術を提供することにある。An object of the present invention is to provide a semiconductor wafer in which an epitaxial growth layer is formed on the main surface of a single crystal silicon substrate, the position of a pattern formed on the main surface of the single crystal silicon substrate, and the position of this pattern on the surface of the epitaxial growth layer. It is an object of the present invention to provide a technique that can reduce or eliminate the amount of pattern shift between the transfer position and the transfer position.
【００１３】本発明の他の目的は、前記半導体ウエーハ
を使用し製造される半導体装置又は半導体集積回路装置
において、製造プロセスの低温度化が可能な技術を提供
することにある。Another object of the present invention is to provide a technology that can lower the temperature of the manufacturing process in a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer.
【００１４】本発明の他の目的は、前記半導体ウエーハ
を使用し製造される半導体装置又は半導体集積回路装置
において、素子分離耐圧を向上することが可能な技術を
提供することにある。Another object of the present invention is to provide a technique capable of improving element isolation breakdown voltage in a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer.
【００１５】本発明の他の目的は、前記半導体ウエーハ
を使用し製造される半導体装置又は半導体集積回路装置
において、集積度を向上する若しくは半導体ペレットの
取得数を増加することが可能な技術を提供することにあ
る。Another object of the present invention is to provide a technique capable of improving the degree of integration or increasing the number of semiconductor pellets obtained in a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer. It's about doing.
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【００１７】[0017]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。[Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.
【００１８】（１）珪素基板の｛１００｝結晶面又は〈
１００〉面方位から１５度の範囲内に傾けた特定の面方
位をもつ結晶面（オフアングル面）に段差を形成し、こ
の珪素基板の｛１００｝結晶面又は特定の面方位をもつ
結晶面に無機シランをエピタキシャルソースガスとする
常圧エピタキシャル成長法でエピタキシャル成長層を形
成する半導体ウエーハの形成方法において、前記エピタ
キシャル成長法でエピタキシャル成長層が成長される際
の温度を９４５［℃］以上９６５［℃］以下の範囲内に
設定する。(1) {100} crystal plane of silicon substrate or
A step is formed on a crystal plane with a specific plane orientation (off-angle plane) tilted within 15 degrees from the {100} crystal plane of this silicon substrate or a crystal plane with a specific plane orientation. In a method for forming a semiconductor wafer in which an epitaxial growth layer is formed by a normal pressure epitaxial growth method using inorganic silane as an epitaxial source gas, the temperature at which the epitaxial growth layer is grown by the epitaxial growth method is set at 945 [°C] or more and 965 [°C] or less. Set within the range.
【００１９】（２）珪素基板の｛１００｝結晶面又は〈
１００〉面方位から１５度の範囲内に傾けた特定の面方
位をもつ結晶面に段差を形成し、この珪素基板の｛１０
０｝結晶面又は特定の面方位をもつ結晶面に無機シラン
をエピタキシャルソースガスとする常圧エピタキシャル
成長法でエピタキシャル成長層を形成する半導体ウエー
ハにおいて、前記珪素基板の｛１００｝結晶面又は特定
の面方位をもつ結晶面の段差の位置とこの段差がエピタ
キシャル成長層の表面に転写された位置との間であって
前記結晶面に平行な方向のシフト量を前記エピタキシャ
ル成長層の膜厚で割ったパターンシフト率を−０．２以
上０．２以下の範囲に設定する。(2) {100} crystal plane of silicon substrate or
A step is formed on a crystal plane having a specific plane orientation tilted within 15 degrees from the {100> plane orientation of this silicon substrate.
0} In a semiconductor wafer in which an epitaxially grown layer is formed on a crystal plane or a crystal plane having a specific plane orientation by a normal pressure epitaxial growth method using inorganic silane as an epitaxial source gas, the silicon substrate has a {100} crystal plane or a specific plane orientation. A pattern shift rate calculated by dividing the amount of shift in a direction parallel to the crystal plane between the position of a step on a crystal plane having a height difference and the position where this step is transferred to the surface of the epitaxial growth layer by the thickness of the epitaxial growth layer. is set in the range of −0.2 or more and 0.2 or less.
【００２０】（３）前記手段（１）又は（２）の珪素基
板は〈１００〉面方位から〈０１０〉面方位の方向に３
度以上５度以下の範囲内に傾けた面方位をもつ結晶面を
有し、この結晶面に前記エピタキシャル成長層を成長す
る。(3) The silicon substrate of the above means (1) or (2) has three planes in the direction from the <100> plane orientation to the <010> plane orientation.
The epitaxial growth layer is grown on this crystal plane.
【００２１】（４）前記手段（３）の珪素基板は〈００
１〉面方位の方向にオリエンテーションフラット、ノッ
チ等の面方位指定物が構成される。(4) The silicon substrate of the means (3) is <00
1> Plane orientation designators such as orientation flats and notches are constructed in the direction of the plane orientation.
【００２２】[0022]
【作用】上述した手段（１）によれば、前記常圧エピタ
キシャル成長法において、エピタキシャル成長層が成長
される際の温度が約９５５［℃］よりも高い場合、結晶
面の面方位と反対側の負の方向にパターンシフトが発生
し、約９５５［℃］よりも低い場合、結晶面の面方位と
同一の正の方向にパターンシフトが発生し、約９５５［
℃］の場合にパターンシフトをなくせる。前記エピタキ
シャル成長層の成長の際の温度の制御精度は約１０［℃
］前後であるので、９４５［℃］以上９６５［℃］以下
の温度に設定すれば、パターンシフトはほとんど無視で
きる。[Operation] According to the above-mentioned means (1), in the atmospheric pressure epitaxial growth method, if the temperature at which the epitaxial growth layer is grown is higher than about 955 [°C], the negative If the temperature is lower than about 955 [°C], a pattern shift will occur in the positive direction, which is the same as the plane orientation of the crystal plane, and the temperature will be about 955 [°C].
℃], pattern shift can be eliminated. The temperature control accuracy during the growth of the epitaxial growth layer is approximately 10[°C].
], so if the temperature is set to 945 [°C] or more and 965 [°C] or less, the pattern shift can be almost ignored.
【００２３】また、前記エピタキシャル成長層が成長さ
れる際の温度は１５［℃］乃至４５［℃］程度低くでき
る。[0023] Furthermore, the temperature at which the epitaxial growth layer is grown can be lowered by about 15 [°C] to 45 [°C].
【００２４】上述した手段（２）によれば、前記パター
ンシフト量がマスク補正量を必要としない範囲まで小さ
くできる。According to the above-mentioned means (2), the amount of pattern shift can be reduced to a range that does not require the amount of mask correction.
【００２５】上述した手段（３）によれば、前記手段（
１）又は（２）の作用効果の他に、所謂オフアングルウ
エーハを使用するので、半導体素子の特性のピエゾ効果
を少なくできる。According to the above-mentioned means (3), the means (
In addition to the effects of 1) or (2), since a so-called off-angle wafer is used, the piezoelectric effect of the characteristics of the semiconductor element can be reduced.
【００２６】上述した手段（４）によれば、前記手段（
３）の作用効果の他に、半導体ウエーハの珪素基板の主
面を鏡面研磨する前に、人為的取扱いに基づく、表裏の
反転が発生しても、常に面方位指定物に対するオフアン
グル方向を一律に規定できる。According to the above-mentioned means (4), the means (
In addition to the effect of 3), even if the main surface of the silicon substrate of the semiconductor wafer is mirror-polished, even if the front and back sides are reversed due to human handling, the off-angle direction with respect to the specified surface orientation is always uniformly set. can be specified.
【００２７】以下、本発明の構成について、所謂オフア
ングルウエーハに本発明を適用した一実施例を主体とし
て説明する。The configuration of the present invention will be explained below, focusing on an embodiment in which the present invention is applied to a so-called off-angle wafer.
【００２８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
【００２９】[0029]
【実施例】本発明の一実施例である半導体ウエーハの構
成を図１（斜視図）で示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 (perspective view) shows the structure of a semiconductor wafer which is an embodiment of the present invention.
【００３０】図１に示すように、半導体ウエーハ１は円
板形状の単結晶珪素基板の主面にエピタキシャル成長層
が形成される。この半導体ウエーハ１の単結晶珪素基板
は、インゴットから直接スライスされ、主面（若しくは
それと対向する裏面）に鏡面研磨処理が施される。エピ
タキシャル成長層はこの単結晶珪素基板の鏡面研磨処理
が施された主面上の全域に形成される。As shown in FIG. 1, a semiconductor wafer 1 has an epitaxially grown layer formed on the main surface of a disk-shaped single crystal silicon substrate. The single-crystal silicon substrate of this semiconductor wafer 1 is directly sliced from an ingot, and the main surface (or the back surface facing the main surface) is subjected to a mirror polishing process. The epitaxial growth layer is formed over the entire surface of the mirror-polished main surface of this single-crystal silicon substrate.
【００３１】半導体ウエーハ１は、単結晶珪素基板の主
面が（１００）結晶面に設定され、この結晶面の結晶性
に基づきエピタキシャル成長層の表面（主面）も（１０
０）結晶面に設定される。本実施例においては、半導体
素子の特性のピエゾ効果を低減することを目的として、
（１００）結晶面の［１００］面方位から特定の方向に
特定の角度だけずらしたオフアングル方向ＯＦの面方位
を有する結晶面に設定された半導体ウエーハ（オフアン
グルウエーハ）１ＯＦを使用する。つまり、この半導体
ウエーハ１ＯＦは、単結晶珪素基板の主面がオフアング
ル方向ＯＦの面方位を有する結晶面に設定され、エピタ
キシャル成長層の表面も同様の結晶面に設定される。In the semiconductor wafer 1, the main surface of the single crystal silicon substrate is set to the (100) crystal plane, and based on the crystallinity of this crystal plane, the surface (main surface) of the epitaxial growth layer is also set to the (100) crystal plane.
0) Set to crystal plane. In this example, for the purpose of reducing the piezo effect of the characteristics of the semiconductor element,
A semiconductor wafer (off-angle wafer) 1OF is used, the crystal plane of which is set in the off-angle direction OF, which is shifted by a specific angle in a specific direction from the [100] plane orientation of the (100) crystal plane. That is, in this semiconductor wafer 1OF, the main surface of the single crystal silicon substrate is set to a crystal plane having a plane orientation in the off-angle direction OF, and the surface of the epitaxial growth layer is also set to a similar crystal plane.
【００３２】前記半導体ウエーハ１ＯＦのオフアングル
方向ＯＦの面方位は、基本的に［１００］面方位から［
０１０］面方位若しくはそれと物理学的に等価な〈０１
０〉面方位に向って、理論的には１５度の範囲内におい
て傾けられる。本実施例で使用する半導体ウエーハ１Ｏ
Ｆのオフアングル方向ＯＦの面方位は［０１０］面方位
に向って３〜５度傾ける。図１に示すオフアングル方向
ＯＦｈは、オフアングル方向ＯＦが半導体ウエーハ１Ｏ
Ｆの主面に［１００］面方位に平行に投影された仮想矢
印であり、［０１０］面方位の方向と一致する。The plane orientation of the semiconductor wafer 1OF in the off-angle direction OF basically changes from the [100] plane orientation to the [100] plane orientation.
010] plane orientation or its physically equivalent <01
Theoretically, it is tilted within a range of 15 degrees toward the 0> plane orientation. Semiconductor wafer 1O used in this example
The plane orientation of F in the off-angle direction OF is inclined by 3 to 5 degrees toward the [010] plane direction. The off-angle direction OFh shown in FIG.
This is a virtual arrow projected onto the principal plane of F parallel to the [100] plane orientation, and coincides with the direction of the [010] plane orientation.
【００３３】この半導体ウエーハ１ＯＦは、特開平１−
１２８４６９号公報に記載される技術と同様に、円板形
状の周縁のうち、投影されたオフアングル方向ＯＦｈに
対して、９０度若しくは１３５度をなす位置に面方位指
定物２が構成される。面方位指定物２としてはオフアン
グル方向ＯＦｈと平行に切り落されたオリエンテーショ
ンフラットを使用する。また、面方位指定物２は、この
オリエンテーションフラットに限らず、ノッチ（Ｖ字溝
、Ｕ字溝等）を使用してもよい。この半導体ウエーハ１
ＯＦは、単結晶珪素基板の主面を鏡面研磨処理する前に
若しくは後に、人為的取扱いに基づく、表裏の反転が発
生しても、常に面方位指定物２に対するオフアングル方
向ＯＦｈを一律に規定できる。[0033] This semiconductor wafer 1OF is
Similar to the technique described in Japanese Patent No. 128469, the surface orientation designation object 2 is formed at a position of 90 degrees or 135 degrees with respect to the projected off-angle direction OFh on the peripheral edge of the disk shape. As the surface orientation designation object 2, an orientation flat cut off parallel to the off-angle direction OFh is used. Further, the surface orientation specifying object 2 is not limited to this orientation flat, and may use a notch (V-shaped groove, U-shaped groove, etc.). This semiconductor wafer 1
OF always uniformly defines the off-angle direction OFh with respect to the surface orientation designation object 2 even if the front and back sides are reversed due to human handling before or after mirror polishing the main surface of the single crystal silicon substrate. can.
【００３４】また、この半導体ウエーハ１ＯＦは、オフ
アングル方向ＯＦｈと一致する方向若しくはそれと反対
の方向（［０１０］面方位の方向若しくは［０１＊０］
（＊印はマイナスの面指数を表す。以下、同様）面方位
の方向）のパターンシフトが大きいのに対して、垂直な
方向（［００１］面方位の方向若しくは［００１＊］面
方位の方向）のパターンシフトが小さい特徴がある。[0034] Furthermore, this semiconductor wafer 1OF is arranged in a direction coincident with the off-angle direction OFh or in a direction opposite thereto (direction of [010] plane orientation or [01*0]
(* indicates a negative plane index. The same applies hereafter) The pattern shift is large in the direction of the plane orientation), whereas the pattern shift in the perpendicular direction (the direction of the [001] plane orientation or the direction of the [001*] plane orientation) is large. ) is characterized by a small pattern shift.
【００３５】前記半導体ウエーハ１ＯＦの単結晶珪素基
板の主面には周囲に段差を有するパターン３が形成され
、エピタキシャル成長層の表面には前述のパターン３の
周囲の段差が転写される。A pattern 3 having a step around the periphery is formed on the main surface of the single crystal silicon substrate of the semiconductor wafer 1OF, and the step around the pattern 3 is transferred to the surface of the epitaxial growth layer.
【００３６】次に、前述の半導体ウエーハ１ＯＦにおい
て、単結晶珪素基板の主面にエピタキシャル成長層を成
長する方法について、図２（縦型エピタキシャル成長装
置の概略構成図）を使用し、簡単に説明する。Next, a method for growing an epitaxial growth layer on the main surface of a single crystal silicon substrate in the semiconductor wafer 1OF described above will be briefly explained using FIG. 2 (schematic diagram of the structure of a vertical epitaxial growth apparatus).
【００３７】図２に示すように、縦型エピタキシャル成
長装置は石英ベルジャ１０にガス供給系が連結される。
石英ベルジャ１０は、ガス供給系からガス供給管１４を
通してガスを供給するガス吹き出しノズルが内部に引き
込まれ、このガス吹き出しノズルの周囲にサセプタ１１
及び高周波数誘導コイル１２が配置される。半導体ウエ
ーハ１ＯＦはこの石英ベルジャ１０内のサセプタ１１上
に積載される。石英ベルジャ１０の下側にはガス排気口
１３が構成される。As shown in FIG. 2, the vertical epitaxial growth apparatus has a quartz bell jar 10 connected to a gas supply system. In the quartz belljar 10, a gas blowing nozzle that supplies gas from a gas supply system through a gas supply pipe 14 is drawn into the interior, and a susceptor 11 is placed around this gas blowing nozzle.
and a high frequency induction coil 12 are arranged. A semiconductor wafer 1OF is loaded onto a susceptor 11 within this quartz belljar 10. A gas exhaust port 13 is configured on the lower side of the quartz belljar 10.
【００３８】前記ガス供給系は、少なくともキャリアガ
ス供給源１７、気相エッチングガス供給源１８、エピタ
キシャルソースガス供給源１９及びドーピングガス供給
源２０のガス供給源を備える。これらのガス供給源１７
〜２０の夫々はガス流量計１６、ガス流制御弁１５の夫
々を介在して石英ベルジャ１０にガスを供給する。The gas supply system includes at least a carrier gas supply source 17 , a vapor phase etching gas supply source 18 , an epitaxial source gas supply source 19 , and a doping gas supply source 20 . These gas sources 17
20 supply gas to the quartz bell jar 10 via a gas flow meter 16 and a gas flow control valve 15, respectively.
【００３９】前記キャリアガス供給源１７は窒素ガス（
Ｎ２ ）、水素ガス（Ｈ２ ）のいずれかを供給する。
気相エッチングガス供給源１８は例えば塩化水素ガス（
ＨＣｌ）を供給し、この気相エッチングガスはサセプタ
１１の表面に付着するＳｉを取り除くクリーニング用ガ
スとして使用される。The carrier gas supply source 17 supplies nitrogen gas (
Either N2) or hydrogen gas (H2) is supplied. The gas phase etching gas supply source 18 is, for example, hydrogen chloride gas (
HCl) is supplied, and this vapor phase etching gas is used as a cleaning gas to remove Si adhering to the surface of the susceptor 11.
【００４０】エピタキシャルソースガス供給源１９はモ
ノシランガス（ＳｉＨ４ ）つまり無機シランガスを供
給し、このＳｉＨ４ は下記の一般的な反応式に示すよ
うに熱分解によって単結晶珪素のエピタキシャル成長層
を成長できる。The epitaxial source gas supply source 19 supplies monosilane gas (SiH4), that is, an inorganic silane gas, and this SiH4 can grow an epitaxial growth layer of single crystal silicon by thermal decomposition as shown in the following general reaction formula.
【００４１】ＳｉＨ４ → Ｓｉ ＋ ２Ｈ
２このＳｉＨ４ をエピタキシャルソースガスとするエ
ピタキシャル成長法は、ＳｉＣｌ４、ＳｉＨＣｌ３等の
Ｃｌ系原料ガスをエピタキシャルソースガスとするエピ
タキシャル成長法に比べて、エピタキシャル成長層を低
温度で成長できる特徴がある。[0041]SiH4 → Si + 2H
2 This epitaxial growth method using SiH4 as an epitaxial source gas has the feature that an epitaxial growth layer can be grown at a lower temperature than the epitaxial growth method using a Cl-based source gas such as SiCl4 or SiHCl3 as an epitaxial source gas.
【００４２】前記ドーピングガス供給源２０は、例えば
ｎ型不純物が導入されるエピタキシャル成長層を形成す
る場合、フォスフィン（ＰＨ３ ）を供給する。The doping gas supply source 20 supplies phosphine (PH3) when forming an epitaxial growth layer into which n-type impurities are introduced, for example.
【００４３】この縦型エピタキシャル成長装置を使用し
、実際にエピタキシャル成長層を成長した際に発生する
パターンシフト率を測定した結果を図３（成長温度とパ
ターンシフト率との関係図）で示す。FIG. 3 (relationship diagram between growth temperature and pattern shift rate) shows the results of measuring the pattern shift rate that occurs when an epitaxial growth layer is actually grown using this vertical epitaxial growth apparatus.
【００４４】図３に示す横軸は、ＳｉＨ４ をエピタキ
シャルソースガスとした場合において、エピタキシャル
成長層の成長温度［℃］を示す。縦軸は〈０１０〉面方
位の方向のパターンシフト率を示す。この〈０１０〉面
方位の方向のパターンシフト率は前述のようにオフアン
グルウエーハである半導体ウエーハ１ＯＦにおいては最
っとも大きくなる。また、パターンシフト率は、半導体
ウエーハ１ＯＦの単結晶珪素基板の主面に形成されるパ
ターン３の段差の位置からエピタキシャル成長層の表面
に転写されたパターンの段差の位置までの主面若しくは
表面に平行な方向のずれ量（パターンシフト量）をエピ
タキシャル成長層の膜厚で割った値と定義する。The horizontal axis shown in FIG. 3 indicates the growth temperature [° C.] of the epitaxial growth layer when SiH4 is used as the epitaxial source gas. The vertical axis indicates the pattern shift rate in the direction of the <010> plane orientation. As described above, the pattern shift rate in the direction of the <010> plane orientation is greatest in the semiconductor wafer 1OF, which is an off-angle wafer. In addition, the pattern shift rate is calculated parallel to the main surface or surface from the step position of the pattern 3 formed on the main surface of the single crystal silicon substrate of the semiconductor wafer 1OF to the step position of the pattern transferred to the surface of the epitaxial growth layer. It is defined as the value obtained by dividing the amount of deviation in the direction (pattern shift amount) by the thickness of the epitaxial growth layer.
【００４５】前記図３は、１［ｔｏｒｒ］の所謂常圧（
実際にはガス圧等が加算される）を使用し、キャリアガ
ス（Ｈ２ ）の流量が８０［ｌ／ｍｉｎ］、エピタキシ
ャルソースガス（ＳｉＨ４ ）の流量が２００［ｃｃ／
ｍｉｎ］、成長速度が ０．２［μｍ／ｍｉｎ］の夫々
の条件下において、９４０［℃］から１０２０［℃］ま
での範囲内において成長温度を変化させてエピタキシャ
ル成長層を成長し、この成長温度毎のパターンシフト率
を表わす。FIG. 3 shows the so-called normal pressure (1 torr).
(Actually, gas pressure etc. are added), the flow rate of carrier gas (H2) is 80 [l/min], and the flow rate of epitaxial source gas (SiH4) is 200 [cc/min].
The epitaxial growth layer was grown under conditions of a growth rate of 0.2 [μm/min] and a growth temperature of 940 [°C] to 1020 [°C]. represents the pattern shift rate for each time.
【００４６】同図３に示すように、エピタキシャル成長
層の成長温度が９５５［℃］よりも高い場合、パターン
シフト率は負の方向に増加、つまりオフアングル方向Ｏ
Ｆｈと反対側の［０１＊０］面方位の方向にパターンが
シフトする。逆に、成長温度が９５５［℃］よりも低い
場合、パターンシフト率は正の方向に増加、つまりオフ
アングル方向ＯＦｈの方向と一致する［０１０］面方位
の方向にパターンがシフトする。すなわち、成長温度が
９５５［℃］の場合、パターンシフト率がなくなる。換
言すれば、常圧エピタキシャル成長法で成長されるエピ
タキシャル成長層は、成長温度を９５５［℃］に設定す
れば、パターンシフト率をなくせる。As shown in FIG. 3, when the growth temperature of the epitaxial growth layer is higher than 955[° C.], the pattern shift rate increases in the negative direction, that is, in the off-angle direction O
The pattern shifts in the direction of the [01*0] plane orientation opposite to Fh. Conversely, when the growth temperature is lower than 955 [° C.], the pattern shift rate increases in the positive direction, that is, the pattern shifts in the direction of the [010] plane orientation that coincides with the off-angle direction OFh. That is, when the growth temperature is 955 [° C.], there is no pattern shift rate. In other words, the epitaxial growth layer grown by normal pressure epitaxial growth can eliminate the pattern shift rate by setting the growth temperature to 955 [° C.].
【００４７】実際問題として、エピタキシャル成長層の
形成途中において、半導体ウエーハ１ＯＦの温度を直接
測定できないので、通常、輻射温度計を使用し、半導体
ウエーハ１ＯＦの温度を関接的に測定する。このため、
実際の半導体ウエーハ１ＯＦの温度と輻射温度計で測定
される温度との間に若干のずれが存在し、かつマージン
を見込んで、１０［℃］前後の温度範囲であれば、生産
レベルでの温度制御が可能である。つまり、エピタキシ
ャル成長層の成長温度は９４５［℃］以上９６５［℃］
の範囲内に設定される。As a practical matter, since it is not possible to directly measure the temperature of the semiconductor wafer 1OF during the formation of the epitaxial growth layer, a radiation thermometer is usually used to indirectly measure the temperature of the semiconductor wafer 1OF. For this reason,
If there is a slight deviation between the actual temperature of 1OF of semiconductor wafers and the temperature measured by a radiation thermometer, and if the temperature range is around 10 [℃] considering the margin, the temperature at the production level Control is possible. In other words, the growth temperature of the epitaxial growth layer is 945 [°C] or more and 965 [°C]
Set within the range.
【００４８】また、前述のエピタキシャル成長層の成長
温度が１０［℃］前後の温度範囲であれば、パターンシ
フト率が−０．２〜＋０．２の範囲内に設定され、この
値のパターンシフト率であれば、マスク補正量の限界値
と同等若しくはそれ以下のパターンシフトになる。[0048] Furthermore, if the growth temperature of the epitaxial growth layer described above is in the temperature range of around 10 [°C], the pattern shift rate is set within the range of -0.2 to +0.2, and the pattern shift rate of this value is set within the range of -0.2 to +0.2. If so, the pattern shift will be equal to or less than the limit value of the mask correction amount.
【００４９】例えば、半導体製造プロセスにおいて、最
小加工寸法が ４．０［μｍ］の場合、マスク補正量の
限界値は ２．０［μｍ］となる。パターンシフト率が
０．２とすれば、エピタキシャル成長層の膜厚が ５
．０［μｍ］の場合、パターンシフトとしては １．０
［μｍ］となり、マスク補正量の付加の必要性がなくな
る。For example, in a semiconductor manufacturing process, when the minimum processing dimension is 4.0 [μm], the limit value of the mask correction amount is 2.0 [μm]. If the pattern shift rate is 0.2, the thickness of the epitaxial growth layer is 5.
．． In the case of 0 [μm], the pattern shift is 1.0
[μm], and there is no need to add a mask correction amount.
【００５０】このような結果に基づき、前述の半導体ウ
エーハ１ＯＦに例えば半導体集積回路装置の集積回路を
構成するバイポーラトランジスタＴｒを形成すると、図
４乃至図６（要部拡大断面図）に示す断面構造となる。Based on these results, when a bipolar transistor Tr constituting an integrated circuit of a semiconductor integrated circuit device is formed on the semiconductor wafer 1OF described above, a cross-sectional structure shown in FIGS. 4 to 6 (enlarged cross-sectional views of main parts) is obtained. becomes.
【００５１】図４に示す半導体ウエーハ１ＯＦはｐ型単
結晶珪素基板１Ａの主面にｎ型エピタキシャル成長層１
Ｂが形成される。ｐ型単結晶珪素基板１Ａは、前述のよ
うに、［１００］面方位から［０１０］面方位に向って
３〜４度だけ傾けたオフアングル方向ＯＦの面方位を有
する結晶面を主面とする。ｎ型エピタキシャル成長層１
Ｂの表面は、ｐ型単結晶珪素基板１Ａの主面と同様の結
晶面に設定される。A semiconductor wafer 1OF shown in FIG. 4 has an n-type epitaxial growth layer 1 on the main surface of a p-type single crystal silicon substrate 1A.
B is formed. As described above, the p-type single-crystal silicon substrate 1A has, as its main surface, a crystal plane having a plane orientation in an off-angle direction OF tilted by 3 to 4 degrees from the [100] plane direction toward the [010] plane direction. do. N-type epitaxial growth layer 1
The surface of B is set to the same crystal plane as the main surface of p-type single crystal silicon substrate 1A.
【００５２】前記ｐ型単結晶珪素基板１Ａの主面には活
性領域（前述のパターン３に相当する）と非活性領域と
の境界部分に段差１Ｃを有する。この段差１Ｃは、活性
領域に非活性領域よりも厚い膜厚の酸化珪素膜（熱酸化
法）を形成し、この酸化珪素膜を除去することで形成さ
れる。また、段差１Ｃは、半導体製造プロセスのフォト
リソグラフィ技術において、アライメントターゲットマ
ークとしても使用される。ｎ型エピタキシャル成長層１
Ｂの表面には前記段差１Ｃが転写された段差１Ｄを有す
る。The main surface of the p-type single crystal silicon substrate 1A has a step 1C at the boundary between the active region (corresponding to the pattern 3 described above) and the inactive region. This step 1C is formed by forming a silicon oxide film (thermal oxidation method) thicker than the non-active region in the active region and removing this silicon oxide film. Further, the step 1C is also used as an alignment target mark in photolithography technology of semiconductor manufacturing process. N-type epitaxial growth layer 1
The surface of B has a step 1D to which the step 1C is transferred.
【００５３】この半導体ウエーハ１ＯＦに形成されるバ
イポーラトランジスタＴｒは縦型構造のｎｐｎ型で構成
される。つまり、素子分離領域で周囲を囲まれた領域内
において、ｐ型単結晶珪素基板１Ａの主面から上側に向
って、ｎ型コレクタ領域、ｐ型ベース領域、ｎ型エミッ
タ領域の夫々の動作領域を順次配列し構成される。The bipolar transistor Tr formed on this semiconductor wafer 1OF has an npn type vertical structure. That is, in the region surrounded by the element isolation region, the respective operating regions of the n-type collector region, the p-type base region, and the n-type emitter region are arranged upward from the main surface of the p-type single-crystal silicon substrate 1A. are arranged sequentially.
【００５４】バイポーラトランジスタＴｒのｎ型コレク
タ領域は真性コレクタ領域であるｎ型エピタキシャル成
長層１Ｂ、グラフトコレクタ領域である埋込型ｎ型半導
体領域２１及びコレクタ電位引出用ｎ型半導体領域２５
で構成される。ｐ型ベース領域はｎ型エピタキャル成長
層１Ｂの主面部に形成されたｐ型半導体領域２６で構成
される。ｎ型エミッタ領域はｐ型ベース領域の主面部に
形成されたｎ型半導体領域２７で構成される。The n-type collector region of the bipolar transistor Tr includes an n-type epitaxial growth layer 1B which is an intrinsic collector region, a buried n-type semiconductor region 21 which is a graft collector region, and an n-type semiconductor region 25 for drawing out the collector potential.
Consists of. The p-type base region is composed of a p-type semiconductor region 26 formed on the main surface of the n-type epitaxial growth layer 1B. The n-type emitter region is composed of an n-type semiconductor region 27 formed on the main surface of the p-type base region.
【００５５】前記素子分離領域は、ｐ型単結晶珪素基板
１Ａ、埋込型ｐ型半導体領域２２及びｎ型エピタキシャ
ル成長層１Ｂの主面部に形成されたｐ型半導体領域２４
で構成される。The element isolation region is a p-type semiconductor region 24 formed on the main surface of the p-type single crystal silicon substrate 1A, the buried p-type semiconductor region 22, and the n-type epitaxial growth layer 1B.
Consists of.
【００５６】この図４に示すｎ型エピタキシャル成長層
１Ｂは、９５５［℃］の成長温度で成長され、段差１Ｃ
の位置と段差１Ｄの位置との差（シフト量）ｄつまりパ
ターンシフトが発生しない。また、成長温度が９５５［
℃］から１０［℃］前後ずれた場合でも、パターンシフ
トｄは小さく無視できる。The n-type epitaxial growth layer 1B shown in FIG.
The difference (shift amount) d between the position of 1D and the position of step 1D, that is, no pattern shift occurs. In addition, the growth temperature is 955[
Even if there is a deviation of about 10[°C] from [°C], the pattern shift d is small and can be ignored.
【００５７】これに対して、図５に示す半導体ウエーハ
１ＯＦは９６５［℃］よりも高い成長温度でｎ型エピタ
キシャル成長層１Ｂを形成し、図６に示す半導体ウエー
ハ１ＯＦは９４５［℃］よりも低い成長温度でｎ型エピ
タキシャル成長層１Ｂを形成した際の断面構造である。
図５に示す半導体ウエーハ１ＯＦは、ｐ型単結晶珪素基
板１Ａの主面の段差１Ｃの位置に対して、ｎ型エピタキ
シャル成長層１Ｂの表面の段差１Ｄの位置が、オフアン
グル方向ＯＦｈと反対側にシフト量ｄだけずれる。図６
に示す半導体ウエーハ１ＯＦは、ｐ型単結晶珪素基板１
Ａの主面の段差１Ｃの位置に対して、ｎ型エピタキシャ
ル成長層１Ｂの表面の段差１Ｄの位置が、オフアングル
方向ＯＦｈと同一方向にシフト量ｄだけずれる。On the other hand, in the semiconductor wafer 1OF shown in FIG. 5, the n-type epitaxial growth layer 1B is formed at a growth temperature higher than 965 [°C], and in the semiconductor wafer 1OF shown in FIG. 6, the growth temperature is lower than 945 [°C]. This is a cross-sectional structure when an n-type epitaxial growth layer 1B is formed at the growth temperature. In the semiconductor wafer 1OF shown in FIG. 5, the position of the step 1D on the surface of the n-type epitaxial growth layer 1B is opposite to the off-angle direction OFh with respect to the position of the step 1C on the main surface of the p-type single crystal silicon substrate 1A. It deviates by a shift amount d. Figure 6
A semiconductor wafer 1OF shown in FIG.
With respect to the position of the step 1C on the main surface of A, the position of the step 1D on the surface of the n-type epitaxial growth layer 1B is shifted by a shift amount d in the same direction as the off-angle direction OFh.
【００５８】前記ｎ型エピタキシャル成長層１Ｂの表面
に形成されるｎ型半導体領域２５、２７、ｐ型半導体領
域２４及び２６は段差１Ｄをアライメントターゲットマ
ークとして形成されるので、図５、図６のいずれに示す
半導体ウエーハ１ＯＦにおいても、素子分離領域として
の埋込型ｐ型半導体領域２２とｐ型半導体領域２４との
連結が不備となり、素子分離耐圧が劣化する。また、バ
イポーラトランジスタＴｒの各動作領域と素子分離領域
とが近接若しくは接触し、同様に素子分離耐圧が劣化す
るとともに、半導体素子の特性が劣化する。Since the n-type semiconductor regions 25, 27 and the p-type semiconductor regions 24 and 26 formed on the surface of the n-type epitaxial growth layer 1B are formed using the step 1D as an alignment target mark, neither of FIGS. 5 and 6 Also in the semiconductor wafer 1OF shown in FIG. 1, the connection between the buried p-type semiconductor region 22 and the p-type semiconductor region 24 as an element isolation region is insufficient, and the element isolation withstand voltage is deteriorated. Furthermore, each operating region of the bipolar transistor Tr and the element isolation region come into close proximity or contact with each other, and the element isolation withstand voltage is similarly degraded and the characteristics of the semiconductor element are also degraded.
【００５９】なお、本発明は、前記半導体ウエーハ１の
単結晶珪素基板の主面は（１００）結晶面に限らず、物
理学的に等価な｛１００｝結晶面であればよい。In the present invention, the main surface of the single crystal silicon substrate of the semiconductor wafer 1 is not limited to the (100) crystal plane, but may be any physically equivalent {100} crystal plane.
【００６０】このように、ｐ型単結晶珪素基板１Ａの｛
１００｝結晶面又は〈１００〉面方位から１５度の範囲
内に傾けた特定の面方位をもつ結晶面（オフアングル面
）に段差１Ｃを形成し、このｐ型単結晶珪素基板１Ａの
｛１００｝結晶面又は特定の面方位をもつ結晶面にＳｉ
Ｈ４ をエピタキシャルソースガスとする常圧エピタキ
シャル成長法でｎ型エピタキシャル成長層１Ｂを形成す
る半導体ウエーハ１又は半導体ウエーハ１ＯＦの形成方
法において、前記エピタキシャル成長法でｎ型エピタキ
シャル成長層１Ｂが成長される際の温度を９４５［℃］
以上９６５［℃］以下の範囲内に設定する。この構成に
より、前記常圧エピタキシャル成長法において、ｎ型エ
ピタキシャル成長層１Ｂが成長される際の温度が約９５
５［℃］よりも高い場合、結晶面の面方位（オフアング
ル方向ＯＦｈ）と反対側の負の方向にパターンシフトが
発生し、約９５５［℃］よりも低い場合、結晶面の面方
位と同一の正の方向にパターンシフトが発生し、約９５
５［℃］の場合にパターンシフトをなくせる。前記ｎ型
エピタキシャル成長層１Ｂの成長温度の制御精度は約１
０［℃］前後であるので、９４５［℃］以上９６５［℃
］以下の温度に設定すれば、パターンシフトはほとんど
無視できる。この結果、前記半導体ウエーハ１又は半導
体ウエーハ１ＯＦを使用し製造される半導体集積回路装
置において、素子分離領域の素子分離耐圧を向上できる
。In this way, the p-type single crystal silicon substrate 1A {
A step 1C is formed on a crystal plane (off-angle plane) having a specific plane orientation tilted within a range of 15 degrees from the {100} crystal plane or the <100> plane orientation, and the {100} crystal plane of this p-type single crystal silicon substrate 1A is }Si on a crystal plane or a crystal plane with a specific plane orientation
In a method for forming a semiconductor wafer 1 or a semiconductor wafer 1OF in which an n-type epitaxial growth layer 1B is formed by a normal pressure epitaxial growth method using H4 as an epitaxial source gas, the temperature at which the n-type epitaxial growth layer 1B is grown by the epitaxial growth method is set to 945. [℃]
Set within a range of 965 [°C] or higher. With this configuration, in the atmospheric pressure epitaxial growth method, the temperature at which the n-type epitaxial growth layer 1B is grown is approximately 95%.
If the temperature is higher than 5 [℃], a pattern shift will occur in the negative direction opposite to the crystal plane orientation (off-angle direction OFh), and if it is lower than about 955 [℃], the pattern shift will occur in the negative direction opposite to the crystal plane orientation (off-angle direction OFh). A pattern shift occurs in the same positive direction, approximately 95
Pattern shift can be eliminated when the temperature is 5 [°C]. The control accuracy of the growth temperature of the n-type epitaxial growth layer 1B is approximately 1
Since it is around 0 [℃], it is more than 945 [℃] and 965 [℃]
If the temperature is set below ], the pattern shift can be almost ignored. As a result, in a semiconductor integrated circuit device manufactured using the semiconductor wafer 1 or the semiconductor wafer 1OF, the element isolation breakdown voltage of the element isolation region can be improved.
【００６１】また、前記ｎ型エピタキシャル成長層１Ｂ
の成長温度は１５［℃］乃至４５［℃］程度低くできる
ので、半導体製造プロセスの低温度化ができる。半導体
製造プロセスの低温度化は、半導体ウエーハ１又は半導
体ウエーハ１ＯＦにおいて、ｐ型単結晶珪素基板１Ａの
活性領域とｎ型エピタキシャル成長層１Ｂとの間の界面
にｐ型不純物（例えばＢ）がオートドープされることを
防止できる等の効果がある。[0061] Furthermore, the n-type epitaxial growth layer 1B
Since the growth temperature can be lowered by about 15 [° C.] to 45 [° C.], the temperature of the semiconductor manufacturing process can be lowered. The temperature reduction in the semiconductor manufacturing process is achieved by autodoping p-type impurities (for example, B) into the interface between the active region of the p-type single crystal silicon substrate 1A and the n-type epitaxial growth layer 1B in the semiconductor wafer 1 or semiconductor wafer 1OF. This has the effect of preventing such things from occurring.
【００６２】また、前述の半導体ウエーハ１又は半導体
ウエーハ１ＯＦにおいて、前記ｐ型単結晶珪素基板１Ａ
の｛１００｝結晶面又は特定の面方位をもつ結晶面の段
差１Ｃの位置とこの段差１Ｃがｎ型エピタキシャル成長
層１Ｂの表面に転写された段差１Ｄの位置との間であっ
て前記結晶面に平行な方向のシフト量ｄを前記ｎ型エピ
タキシャル成長層１Ｄの膜厚で割ったパターンシフト率
を−０．２以上＋０．２以下の範囲内に設定する。この
構成により、前記パターンシフト量をマスク補正量を必
要としない範囲まで小さくできる。この結果、前述の半
導体集積回路装置の半導体製造プロセスにおいて、ｎ型
エピタキシャル成長層１Ｂの表面に半導体素子、素子分
離領域等のパターンを転写する際（フォトリソグラフィ
技術において、フォトレジスト膜にパターンを転写する
際）のマスク補正量を廃止し、このマスク補正量に相当
する分、パターンを縮小できるので、集積度の向上を図
ることができる。さらに、半導体ウエーハ１又は半導体
ウエーハ１ＯＦから取得できる半導体ペレット数（半導
体集積回路装置の個数）が増加できる。Further, in the semiconductor wafer 1 or semiconductor wafer 1OF described above, the p-type single crystal silicon substrate 1A
between the position of the step 1C of the {100} crystal plane or the crystal plane having a specific plane orientation and the position of the step 1D where this step 1C is transferred to the surface of the n-type epitaxial growth layer 1B, and on the crystal plane. The pattern shift rate obtained by dividing the shift amount d in the parallel direction by the thickness of the n-type epitaxial growth layer 1D is set within a range of -0.2 or more and +0.2 or less. With this configuration, the pattern shift amount can be reduced to a range that does not require a mask correction amount. As a result, in the semiconductor manufacturing process of the semiconductor integrated circuit device described above, when a pattern of a semiconductor element, an element isolation region, etc. is transferred to the surface of the n-type epitaxial growth layer 1B (in photolithography technology, a pattern is transferred to a photoresist film). Since the mask correction amount in step 1) can be eliminated and the pattern can be reduced by an amount corresponding to this mask correction amount, it is possible to improve the degree of integration. Furthermore, the number of semiconductor pellets (the number of semiconductor integrated circuit devices) that can be obtained from the semiconductor wafer 1 or the semiconductor wafer 1OF can be increased.
【００６３】また、前記ｐ型単結晶珪素基板１Ａは〈１
００〉面方位から〈０１０〉面方位の方向に３度以上５
度以下の範囲内に傾けた面方位をもつ結晶面を有し、こ
の結晶面に前記ｎ型エピタキシャル成長層１Ｂを成長す
る。この構成により、所謂オフアングルウエーハを使用
するので、半導体素子の特性のピエゾ効果を少なくでき
る。Further, the p-type single crystal silicon substrate 1A has <1
3 degrees or more in the direction from the 00> plane direction to the <010> plane direction 5
The n-type epitaxial growth layer 1B is grown on this crystal plane. With this configuration, since a so-called off-angle wafer is used, the piezoelectric effect of the characteristics of the semiconductor element can be reduced.
【００６４】また、前記ｐ型単結晶珪素基板１Ａは〈０
０１〉面方位の方向にオリエンテーションフラット、ノ
ッチ等の面方位指定物２が構成される。この構成により
、半導体ウエーハ１ＯＦのｐ型単結晶珪素基板１Ａの主
面を鏡面研磨する前に若しくは後に、人為的取扱いに基
づく、表裏の反転が発生しても、常に面方位指定物２に
対するオフアングル方向ＯＦを一律に規定できる。[0064] Furthermore, the p-type single crystal silicon substrate 1A has <0
A surface orientation designation object 2 such as an orientation flat or a notch is configured in the direction of the 01> surface orientation. With this configuration, even if the main surface of the p-type single-crystal silicon substrate 1A of the semiconductor wafer 1OF is reversed due to human handling before or after mirror polishing, the surface orientation specified object 2 is always turned off. The angle direction OF can be uniformly defined.
【００６５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。[0065] As described above, the invention made by the present inventor is as follows.
Although the present invention has been specifically described based on the above-mentioned embodiments, it goes without saying that the present invention is not limited to the above-mentioned embodiments, and can be modified in various ways without departing from the gist thereof.
【００６６】例えば、本発明は、単結晶珪素基板の（１
１１）結晶面を主面とし、この主面上にエピタキシャル
成長層を成長する半導体ウエーハに適用できる。For example, in the present invention, (1
11) Applicable to semiconductor wafers in which a crystal plane is the main surface and an epitaxial growth layer is grown on this main surface.
【００６７】また、本発明は、ｎ型単結晶珪素基板の主
面にｐ型エピタキシャル成長層を成長する半導体ウエー
ハに適用できる。Furthermore, the present invention can be applied to a semiconductor wafer in which a p-type epitaxial growth layer is grown on the main surface of an n-type single-crystal silicon substrate.
【００６８】[0068]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。Effects of the Invention A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
【００６９】単結晶珪素基板の主面にエピタキシャル成
長層を形成する半導体ウエーハにおいて、前記単結晶珪
素基板の主面に形成されるパターンの位置とこのパター
ンがエピタキシャル成長層の表面に転写される位置との
間のパターンシフト量を低減若しくはなくすことができ
る。In a semiconductor wafer in which an epitaxial growth layer is formed on the main surface of a single-crystal silicon substrate, the position of the pattern formed on the main surface of the single-crystal silicon substrate and the position where this pattern is transferred to the surface of the epitaxial growth layer are The amount of pattern shift between the two can be reduced or eliminated.
【００７０】前記半導体ウエーハを使用し製造される半
導体装置又は半導体集積回路装置において、製造プロセ
スの低温度化ができる。[0070] In a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer, the temperature of the manufacturing process can be lowered.
【００７１】前記半導体ウエーハを使用し製造される半
導体装置又は半導体集積回路装置において、素子分離耐
圧を向上できる。[0071] In a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer, the element isolation breakdown voltage can be improved.
【００７２】前記半導体ウエーハを使用し製造される半
導体装置又は半導体集積回路装置において、集積度を向
上できる若しくは半導体ペレットの取得数を増加できる
。In a semiconductor device or a semiconductor integrated circuit device manufactured using the semiconductor wafer, the degree of integration can be improved or the number of semiconductor pellets obtained can be increased.
【図１】本発明の一実施例である半導体ウエーハの構成
を示す斜視図。FIG. 1 is a perspective view showing the configuration of a semiconductor wafer that is an embodiment of the present invention.
【図２】縦型エピタキシャル成長装置の概略構成図。FIG. 2 is a schematic configuration diagram of a vertical epitaxial growth apparatus.
【図３】エピタキシャル成長温度とパターンシフト率と
の関係図。FIG. 3 is a diagram showing the relationship between epitaxial growth temperature and pattern shift rate.
【図４】前記半導体ウエーハを使用し製造した半導体集
積回路装置の要部拡大断面図。FIG. 4 is an enlarged sectional view of essential parts of a semiconductor integrated circuit device manufactured using the semiconductor wafer.
【図５】前記半導体集積回路装置の要部拡大断面図。FIG. 5 is an enlarged cross-sectional view of essential parts of the semiconductor integrated circuit device.
【図６】前記半導体集積回路装置の要部拡大断面図。FIG. 6 is an enlarged sectional view of a main part of the semiconductor integrated circuit device.
１，１ＯＦ…半導体ウエーハ、１Ａ…単結晶珪素基板、
１Ｂ…エピタキシャル成長層、１Ｃ，１Ｄ…段差、２…
面方位指定物、３…パターン、１０…石英ベルジャ、１
７…キャリアガス供給源、１８…気相エッチングガス供
給源、１９…エピタキシャルソースガス供給源、２０…
ドーピングガス供給源、１６…ガス流量計、１５…ガス
流制御弁、２１，２２，２４，２５，２６，２７…半導
体領域、Ｔｒ…バイポーラトランジスタ。1,1OF...semiconductor wafer, 1A...single crystal silicon substrate,
1B...Epitaxial growth layer, 1C, 1D...Step, 2...
Surface orientation specified object, 3... Pattern, 10... Quartz bell jar, 1
7... Carrier gas supply source, 18... Vapor phase etching gas supply source, 19... Epitaxial source gas supply source, 20...
Doping gas supply source, 16... Gas flow meter, 15... Gas flow control valve, 21, 22, 24, 25, 26, 27... Semiconductor region, Tr... Bipolar transistor.
Claims (4)
００〉面方位から１５度の範囲内に傾けた特定の面方位
をもつ結晶面に段差を形成し、この珪素基板の｛１００
｝結晶面又は特定の面方位をもつ結晶面に無機シランを
エピタキシャルソースガスとする常圧エピタキシャル成
長法でエピタキシャル成長層を形成する半導体ウエーハ
の形成方法において、前記エピタキシャル成長法でエピ
タキシャル成長層が成長される際の温度を、９４５［℃
］以上９６５［℃］以下の範囲内に設定したことを特徴
とする半導体ウエーハの形成方法。Claim 1: {100} crystal plane or <1
A step is formed on a crystal plane having a specific plane orientation tilted within 15 degrees from the {100〉 plane orientation of this silicon substrate.
}In a method for forming a semiconductor wafer in which an epitaxial growth layer is formed on a crystal plane or a crystal plane having a specific plane orientation by an atmospheric pressure epitaxial growth method using inorganic silane as an epitaxial source gas, when the epitaxial growth layer is grown by the epitaxial growth method, The temperature is 945 [℃
] A method for forming a semiconductor wafer, characterized in that the temperature is set within a range of not less than 965[° C.].
００〉面方位から１５度の範囲内に傾けた特定の面方位
をもつ結晶面に段差を形成し、この珪素基板の｛１００
｝結晶面又は特定の面方位をもつ結晶面に無機シランを
エピタキシャルソースガスとする常圧エピタキシャル成
長法でエピタキシャル成長層を形成する半導体ウエーハ
において、前記珪素基板の｛１００｝結晶面又は特定の
面方位をもつ結晶面の段差の位置とこの段差がエピタキ
シャル成長層の表面に転写された位置との間であって前
記結晶面に平行な方向のシフト量を前記エピタキシャル
成長層の膜厚で割ったパターンシフト率を、−０．２以
上０．２以下の範囲に設定したことを特徴とする半導体
ウエーハ。[Claim 2] {100} crystal plane or <1
A step is formed on a crystal plane having a specific plane orientation tilted within 15 degrees from the {100〉 plane orientation of this silicon substrate.
}In a semiconductor wafer in which an epitaxial growth layer is formed on a crystal plane or a crystal plane having a specific plane orientation by a normal pressure epitaxial growth method using inorganic silane as an epitaxial source gas, The pattern shift rate is calculated by dividing the amount of shift in the direction parallel to the crystal plane by the thickness of the epitaxial growth layer between the position of the step on the crystal plane and the position where this step is transferred to the surface of the epitaxial growth layer. , -0.2 or more and 0.2 or less.
〈０１０〉面方位の方向に３度以上５度以下の範囲内に
傾けた面方位をもつ結晶面を有し、この結晶面に前記エ
ピタキシャル成長層を成長したことを特徴とする請求項
１に記載の半導体ウエーハの形成方法、又は請求項２に
記載の半導体ウエーハ。3. The silicon substrate has a crystal plane having a plane orientation tilted within a range of 3 degrees or more and 5 degrees or less in the direction from the <100> plane orientation to the <010> plane orientation, and the The method for forming a semiconductor wafer according to claim 1, or the semiconductor wafer according to claim 2, characterized in that an epitaxial growth layer is grown.
向にオリエンテーションフラット、ノッチ等の面方位指
定物が構成されることを特徴とする請求項３に記載の半
導体ウエーハの形成方法又は半導体ウエーハ。4. The method for forming a semiconductor wafer or the semiconductor wafer according to claim 3, wherein the silicon substrate has a surface orientation specifying object such as an orientation flat or a notch in the direction of the <001> surface orientation. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156091A JPH04307729A (en) | 1991-04-04 | 1991-04-04 | Semiconductor wafer and its formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7156091A JPH04307729A (en) | 1991-04-04 | 1991-04-04 | Semiconductor wafer and its formation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307729A true JPH04307729A (en) | 1992-10-29 |
Family
ID=13464230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156091A Pending JPH04307729A (en) | 1991-04-04 | 1991-04-04 | Semiconductor wafer and its formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307729A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311669A (en) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-04-04 JP JP7156091A patent/JPH04307729A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311669A (en) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | Semiconductor device and manufacturing method thereof |
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