JPH04306910A - Set/reset type flip-flop circuit - Google Patents

Abstract

PURPOSE:To reduce a chip area of a semiconductor integrated circuit by reducing number of MOS transistors(TRs) being components of the set/reset flip-flop circuit CONSTITUTION:When input signals 101, 102 inputted to a reset priority circuit 1 are both at an L level, an output signal 103 of an inverter 7 of a holding circuit 5 goes to an L level, and when the input signals 101, 102 are respectively at an H level and an L level, the output signal 103 of the inverter 7 of the holding circuit 5 goes to an H level. Moreover, when the input signals 101, 102 are respectively at an L level and an H level, the output signal 103 of the inverter 7 of the holding circuit 5 goes to an L level, and when the input signals 101, 102 are both at an H level, no effect is given onto the holding circuit 5 and an output signal 103 having a level just before the input signals 101, 102 transit to an H level is outputted from the inverter 7 of the holding circuit.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明はセットリセット型フリッ
プフロップ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a set-reset flip-flop circuit.

【０００２】0002

【従来の技術】従来のセットリセット型フリップフロッ
プ回路は、図４に示されるように、ＰＭＯＳトランジス
タ４０およびＮＭＯＳトランジスタ４１を含むインバー
タ３８、ならびにＰＭＯＳトランジスタ４２および４３
、ＮＭＯＳトランジスタ４４および４５を含むＮＯＲ回
路３９により形成されるリセット優先回路３７と、ＰＭ
ＯＳトランジスタ４９および５０、ＮＭＯＳトランジス
タ５１および５２を含むＮＯＲ回路４７、ならびにＰＭ
ＯＳトランジスタ５３および５４、ＮＭＯＳトランジス
タ５５および５６を含むＮＯＲ回路４８とにより形成さ
れるセットリセット型フリップフロップ回路４６とを備
えて構成される。2. Description of the Related Art A conventional set-reset type flip-flop circuit, as shown in FIG.
, a reset priority circuit 37 formed by a NOR circuit 39 including NMOS transistors 44 and 45, and a PM
NOR circuit 47 including OS transistors 49 and 50, NMOS transistors 51 and 52, and PM
A NOR circuit 48 including OS transistors 53 and 54 and NMOS transistors 55 and 56, and a set-reset type flip-flop circuit 46.

【０００３】図４において、入力信号１１０および１１
１として、それぞれ“Ｌ”レベルの信号が入力されると
、インバータ３８の出力として“Ｈ”レベルの信号が出
力され、ＮＯＲ回路３９および４７に入力される。ＮＯ
Ｒ回路４７においては、この“Ｈ”レベルの信号入力に
より、その出力信号１１２は“Ｌ”レベルとなる。この
場合には、明らかに入力信号１１０が優先され、出力信
号１１２は“Ｌ”レベルとなる。また、入力信号１１０
および１１１として、それぞれ“Ｈ”レベルおよび“Ｌ
”レベルの信号が入力されると、インバータ３８の出力
信号は“Ｌ”レベル、ＮＯＲ回路３９の出力信号は“Ｈ
”レベルとなり、ＮＯＲ回路４７の出力信号１１２は“
Ｈ”レベルとなる。次に、入力信号１１０および１１１
として、それぞれ“Ｌ”レベルおよび“Ｈ”レベルの信
号が入力されると、入力信号１１０および１１１が共に
“Ｌ”レベルの信号の場合と同様に、ＮＯＲ回路４７の
出力信号１１２は“Ｌ”レベルとなる。更に、入力信号
１１０および１１１として、双方共に“Ｈ”レベルの信
号が入力されると、インバータ３８およびＮＯＲ回路３
９の出力信号は“Ｌ”レベルとなり、セットリセット型
フリップフロップ回路４６は、入力信号１１０および１
１１が“Ｈ”レベルに転移する直前の値を保持し続ける
ように動作する。即ち、図５（ａ）に示される真理値表
に示されるように動作する。なお、図５（ａ）の真理値
表においては、入力信号１１０、１１１および出力信号
１１２は、それぞれＲ、ＳおよびＱの記号にて表わされ
ている。In FIG. 4, input signals 110 and 11
1, when a "L" level signal is inputted, an "H" level signal is output as the output of the inverter 38, and is inputted to the NOR circuits 39 and 47. NO
In response to this "H" level signal input to the R circuit 47, its output signal 112 becomes "L" level. In this case, the input signal 110 obviously takes priority, and the output signal 112 becomes "L" level. In addition, the input signal 110
and 111, “H” level and “L” level, respectively.
” level signal is input, the output signal of the inverter 38 is “L” level, and the output signal of the NOR circuit 39 is “H” level.
" level, and the output signal 112 of the NOR circuit 47 becomes "
becomes H” level. Next, input signals 110 and 111
When signals of "L" level and "H" level are input, respectively, the output signal 112 of the NOR circuit 47 becomes "L" as in the case where both input signals 110 and 111 are "L" level signals. level. Further, when input signals 110 and 111 are both at "H" level, inverter 38 and NOR circuit 3
The output signal of 9 becomes "L" level, and the set-reset type flip-flop circuit 46 outputs the input signals 110 and 1.
11 continues to hold the value immediately before transitioning to the "H" level. That is, it operates as shown in the truth table shown in FIG. 5(a). In the truth table of FIG. 5(a), the input signals 110, 111 and the output signal 112 are represented by symbols R, S, and Q, respectively.

【０００４】0004

【発明が解決しようとする課題】上述した従来のセット
リセット型フリップフロップ回路においては、各論理ゲ
ートをＭＯＳトランジスタにより構成した場合、少なく
とも１４個のＭＯＳトランジスタが必要となり、これに
対応して、当該ＭＯＳトランジスタにより占有される基
盤上の面積が大きくなるという欠点がある。[Problems to be Solved by the Invention] In the above-mentioned conventional set-reset type flip-flop circuit, when each logic gate is constructed of MOS transistors, at least 14 MOS transistors are required. A disadvantage is that the area on the substrate occupied by the MOS transistor is large.

【０００５】また、セットリセット型フリップフロップ
回路の出力の駆動能力を高める場合には、当該出力をＮ
ＯＲ回路により駆動しているために、このＮＯＲ回路を
構成している少なくとも四つのＭＯＳトランジスタの電
流供給能力を上げることにより、ＭＯＳトランジスタ領
域の面積が更に拡大化されるという欠点がある。[0005] Furthermore, when increasing the drive capability of the output of a set-reset type flip-flop circuit, the output is N
Since it is driven by an OR circuit, there is a drawback that the area of the MOS transistor region is further enlarged by increasing the current supply capacity of at least four MOS transistors forming the NOR circuit.

【０００６】[0006]

【課題を解決するための手段】本発明のセットリセット
型フリップフロップ回路は、第１および第２のレベル信
号入力に対応して、リセット信号を優先して出力するリ
セット優先回路と、第１および第２の二つのインバータ
により形成され、前記リセット信号を入力し、所定のレ
ベル信号を出力するデータ保持回路と、を備えて構成さ
れる。[Means for Solving the Problems] A set-reset type flip-flop circuit of the present invention includes a reset priority circuit that outputs a reset signal with priority in response to first and second level signal inputs, and a first and second level signal input. and a data holding circuit formed by two second inverters, inputting the reset signal and outputting a predetermined level signal.

【０００７】[0007]

【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings.

【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ＰＭ
ＯＳトランジスタ２および４とＮＭＯＳトランジスタ３
とにより形成されるリセット優先回路１と、ＰＭＯＳト
ランジスタ８およびＮＭＯＳトランジスタ９を含むイン
バータ６、ならびにＰＭＯＳトランジスタ１０およびＮ
ＭＯＳトランジスタ１１を含むインバータ７とにより形
成される保持回路５とを備えて構成される。なお、イン
バータ６の電流供給能力は、ＰＭＯＳトランジスタ２お
よびＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ４
の電流供給能力よりも小さく設定されている。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG.
OS transistors 2 and 4 and NMOS transistor 3
an inverter 6 including a PMOS transistor 8 and an NMOS transistor 9, and PMOS transistors 10 and N
The holding circuit 5 includes an inverter 7 including a MOS transistor 11, and a holding circuit 5 formed of an inverter 7 including a MOS transistor 11. Note that the current supply capacity of the inverter 6 is based on the PMOS transistor 2, the NMOS transistor 3, and the PMOS transistor 4.
is set smaller than the current supply capacity of

【０００９】図１において、入力信号１０１および１０
２として、それぞれ“Ｌ”レベルの信号が入力されると
、ＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ
４は共にＯＦＦするため、インバータ６の出力として“
Ｌ”レベルの信号が出力されても、ＰＭＯＳトランジス
タ２とインバータ６の電流供給能力の差異により、リセ
ット優先回路１の出力信号は“Ｈ”レベルとなり、イン
バータ７の出力信号１０３は“Ｌ”レベルとなる。セッ
トリセットが共に“Ｌ”レベルの時には、リセットが優
先されている。また、入力信号１０１および１０２とし
て、それぞれ“Ｈ”レベルおよび“Ｌ”レベルの信号が
入力されると、ＰＭＯＳトランジスタ２はＯＦＦし、Ｎ
ＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４は
共にＯＮするため、インバータ６の出力信号が“Ｈ”レ
ベルであっても、電流供給能力の差異により、リセット
優先回路１の出力信号は“Ｌ”レベルとなり、インバー
タ７の出力信号１０３は“Ｈ”レベルとなる。次に、入
力信号１０１および１０２として、それぞれ“Ｌ”レベ
ルおよび“Ｈ”レベルの信号が入力されると、ＰＭＯＳ
トランジスタ２はＯＮし、ＮＭＯＳトランジスタ３がＯ
ＦＦするため、入力信号１０１および１０２が共に“Ｌ
”レベルの信号の場合と同様に、インバータ７の出力信
号１０３は“Ｌ”レベルとなる。更に、入力信号１０１
および１０２として、双方共に“Ｈ”レベルの信号が入
力されると、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３は共にＯＦＦするため、保持回路５には何
等の影響をも与えることなく、インバータ７からは、出
力信号１０３として、入力信号１０１および１０２が“
Ｈ”レベルに転移する直前の値のレベル信号が出力され
ている。即ち、図５（ａ）に示される真理値表に示され
るように動作する。なお、図５（ａ）の真理値表におい
ては、入力信号１０１、１０２および出力信号１０３は
、それぞれＲ、ＳおよびＱの記号にて表わされている。In FIG. 1, input signals 101 and 10
2, when a "L" level signal is input, both the NMOS transistor 3 and the PMOS transistor 4 turn off, so the output of the inverter 6 is "
Even if a low level signal is output, due to the difference in current supply capability between the PMOS transistor 2 and the inverter 6, the output signal of the reset priority circuit 1 is high, and the output signal 103 of the inverter 7 is low. When the set and reset signals are both at the "L" level, the reset has priority. Furthermore, when signals at the "H" level and "L" level are input as the input signals 101 and 102, respectively, the PMOS transistor 2 is OFF, N
Since both the MOS transistor 3 and the PMOS transistor 4 are turned on, even if the output signal of the inverter 6 is at the "H" level, the output signal of the reset priority circuit 1 is at the "L" level due to the difference in current supply capability, and the inverter is turned on. The output signal 103 of No. 7 becomes "H" level. Next, when "L" level and "H" level signals are input as input signals 101 and 102, respectively, the PMOS
Transistor 2 is turned on and NMOS transistor 3 is turned on.
For FF, both input signals 101 and 102 are “L”.
” level signal, the output signal 103 of the inverter 7 becomes the “L” level.Furthermore, the input signal 101
and 102, when "H" level signals are input to both, both the PMOS transistor 2 and the NMOS transistor 3 are turned off, so that the inverter 7 outputs the following information without affecting the holding circuit 5 in any way. As the output signal 103, the input signals 101 and 102 are “
A level signal with a value immediately before transitioning to H" level is output. In other words, the operation is as shown in the truth table shown in FIG. 5(a). Note that the truth table in FIG. 5(a) , input signals 101, 102 and output signal 103 are represented by symbols R, S and Q, respectively.

【００１０】このように、従来、少なくとも、１４個の
ＭＯＳトランジスタにより構成されていたリセットセッ
ト型フリップフロップ回路と同様の動作が、７個のＭＯ
Ｓトランジスタにより実現することが可能となる。[0010] As described above, the same operation as that of the reset set type flip-flop circuit, which conventionally was composed of at least 14 MOS transistors, can be performed using seven MOS transistors.
This can be realized using an S transistor.

【００１１】また、出力信号を駆動出力しているＭＯＳ
トランジスタとしては、従来４個のＭＯＳトランジスタ
が用いられているが、本発明においては、２個のＭＯＳ
トランジスタを用いているため、従来の出力信号駆動用
のＮＯＲ回路の占有面積をＹ、本発明の出力駆動用のイ
ンバータ回路の占有面積をＸとすると、駆動用ＭＯＳト
ランジスタ数の差異により、当然のことながら、Ｘ＞Ｙ
の関係が成立つことは明らかである。ここにおいて、出
力信号に対する駆動能力をｎ倍にアップさせると、出力
信号を駆動する論理ゲートのトランジスタ領域の面積の
差異はｎ（Ｘ−Ｙ）となり、ｎの値が大きくなる従い、
その差が増大する。即ち、本発明においては、出力信号
の駆動能力増大時においても、トランジスタ領域の面積
は、従来に比較して著しく抑制される。[0011] Also, the MOS driving and outputting the output signal
Conventionally, four MOS transistors are used as transistors, but in the present invention, two MOS transistors are used.
Since transistors are used, if the area occupied by the conventional NOR circuit for driving the output signal is Y, and the area occupied by the inverter circuit for driving the output of the present invention is X, then due to the difference in the number of driving MOS transistors, However, X>Y
It is clear that the relationship holds true. Here, if the driving capability for the output signal is increased by n times, the difference in area of the transistor area of the logic gate that drives the output signal becomes n(X-Y), and as the value of n increases,
The difference increases. That is, in the present invention, even when the driving capability of the output signal is increased, the area of the transistor region is significantly suppressed compared to the conventional method.

【００１２】図２に示されるのは、本発明の第２の実施
例を示すブロック図である。図に示されるように、本実
施例は、ＮＭＯＳトランジスタ１３および１５とＰＭＯ
Ｓトランジスタ１４を含むリセット優先回路１２と、Ｐ
ＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２
０を含むインバータ１７、ならびにＰＭＯＳトランジス
タ２１およびＮＭＯＳトランジスタ２２を含むインバー
タ１８とにより形成される保持回路１６とを備えて構成
される。なお、インバータ１７の電流供給能力は、ＮＭ
ＯＳトランジスタ１３およびＰＭＯＳトランジスタ１４
とＮＭＯＳトランジスタ１５の電流供給能力よりも小さ
く設定されている。Shown in FIG. 2 is a block diagram illustrating a second embodiment of the invention. As shown in the figure, in this embodiment, NMOS transistors 13 and 15 and PMO
A reset priority circuit 12 including an S transistor 14 and a P
MOS transistor 19 and NMOS transistor 2
0, and a holding circuit 16 formed by an inverter 18 including a PMOS transistor 21 and an NMOS transistor 22. Note that the current supply capacity of the inverter 17 is NM
OS transistor 13 and PMOS transistor 14
is set smaller than the current supply capacity of the NMOS transistor 15.

【００１３】図２において、入力信号１０４および１０
５として、それぞれ“Ｈ”レベルの信号が入力されると
、保持回路１６の出力信号１０６は“Ｈ”レベルとなり
、リセットが優先される。また、入力信号１０４および
１０５が、共に“Ｌ”レベルの時には、これらの入力信
号１０４および１０５が“Ｌ”レベルに転移する直前の
値が保持されており、出力信号１０６としては、そのま
まのレベルにて保持回路１６より出力される。In FIG. 2, input signals 104 and 10
5, when a signal of "H" level is inputted, the output signal 106 of the holding circuit 16 becomes "H" level, and reset is prioritized. Furthermore, when the input signals 104 and 105 are both at the "L" level, the values immediately before the input signals 104 and 105 transition to the "L" level are held, and the output signal 106 is kept at the same level. It is output from the holding circuit 16 at .

【００１４】この、第２の実施例の場合においても、第
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。In the case of this second embodiment, as in the case of the first embodiment, the set-reset type flip-flop circuit is constructed with a small number of MOS transistors, and when the driving capability of the output signal is increased. Even in
It is possible to suppress the area occupied by the transistor region.

【００１５】なお、図５（ｂ）に示される真理値表がそ
のまま適用されることは云うまでもない。It goes without saying that the truth table shown in FIG. 5(b) can be applied as is.

【００１６】図３に示されるのは、本発明の第３の実施
例を示すブロック図である。図に示されるように、本実
施例は、ＰＭＯＳトランジスタ２５およびＮＭＯＳトラ
ンジスタ２６を含むインバータ２４、ならびにＰＭＯＳ
トランジスタ２７、ＮＭＯＳトランジスタ２８および２
９により形成されるリセット優先回路２３と、ＰＭＯＳ
トランジスタ３３およびＮＭＯＳトランジスタ３４を含
むインバータ３１、ならびにＰＭＯＳトランジスタ３５
およびＮＭＯＳトランジスタ３６を含むインバータ３２
により構成される保持回路３０とを備えて構成される。 なお、インバータ３１の電流供給能力は、ＰＭＯＳトラ
ンジスタ２７、ＮＭＯＳトランジスタ２８およびＮＭＯ
Ｓトランジスタ２９の縦続回路による電流供給能力より
も小さく設定されている。Shown in FIG. 3 is a block diagram illustrating a third embodiment of the present invention. As shown in the figure, this embodiment includes an inverter 24 including a PMOS transistor 25 and an NMOS transistor 26, and a PMOS
Transistor 27, NMOS transistors 28 and 2
The reset priority circuit 23 formed by 9 and the PMOS
Inverter 31 including transistor 33 and NMOS transistor 34, and PMOS transistor 35
and an inverter 32 including an NMOS transistor 36
The holding circuit 30 is configured by: Note that the current supply capacity of the inverter 31 is the same as that of the PMOS transistor 27, the NMOS transistor 28, and the NMOS transistor 27.
It is set smaller than the current supply capability of the cascade circuit of the S transistors 29.

【００１７】図３において、入力信号１０７および１０
８として、それぞれ“Ｌ”レベルの信号が入力されると
、前述の第１の実施例の場合と同様に、セットが優先さ
れ、保持回路３０の出力信号１０９は“Ｈ”レベルとな
る。また、入力信号１０７および１０８として、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルが入力されると、入
力信号１０７および１０８が共に“Ｌ”レベルの場合と
同様に、保持回路３０の出力信号１０９は“Ｈ”レベル
となる。次に、入力信号１０７および１０８として、そ
れぞれ“Ｌ”レベルおよび“Ｈ”レベルの信号が入力さ
れると、保持回路３０の出力信号１０９は“Ｌ”レベル
となる。そして、入力信号１０７および１０８として共
に“Ｈ”レベルが入力される時には、これらの入力信号
１０７および１０８が“Ｈ”レベルに転移する直前の値
が保持され、出力信号１０９としては、そのままのレベ
ルにて保持回路１６より出力される。In FIG. 3, input signals 107 and 10
8, when a signal of "L" level is inputted, the set is given priority and the output signal 109 of the holding circuit 30 becomes "H" level, as in the case of the first embodiment described above. Furthermore, when "H" level and "L" level are input as input signals 107 and 108, respectively, the output signal 109 of holding circuit 30 is It becomes “H” level. Next, when "L" level and "H" level signals are input as input signals 107 and 108, respectively, the output signal 109 of the holding circuit 30 becomes "L" level. When the input signals 107 and 108 are both input at the "H" level, the values immediately before the input signals 107 and 108 transition to the "H" level are held, and the output signal 109 remains at the same level. It is output from the holding circuit 16 at .

【００１８】この、第３の実施例の場合においても、第
１の実施例の場合と同様に、セットリセット型フリップ
フロップ回路が少ないＭＯＳトランジスタ数により構成
されており、出力信号の駆動能力アップ時においても、
トランジスタ領域の占有面積を抑制することが可能であ
る。なお、図５（ａ）に示される真理値表がそのまま適
用されることは云うまでもない。In the case of the third embodiment, as in the case of the first embodiment, the set-reset type flip-flop circuit is constituted by a small number of MOS transistors, and when the driving capability of the output signal is increased. Even in
It is possible to suppress the area occupied by the transistor region. It goes without saying that the truth table shown in FIG. 5(a) can be applied as is.

【００１９】図１に示される第１の実施例の構成におい
ては、ＭＯＳトランジスタの特性上より、リセット優先
回路１の出力信号が“Ｌ”レベルの時には、（接地レベ
ル）＋（ＰＭＯＳトランジスタ４のしきい値電圧の絶対
値）となる。図２に示される第２の実施例の構成におい
ては、リセット優先回路１２の出力信号が“Ｈ”レベル
の時には、（電源電圧）−（ＮＭＯＳトランジスタ１３
のしきい値電圧）となり、また“Ｌ”レベルの時には、
図１の場合と同様に、（接地レベル）＋（ＰＭＯＳトラ
ンジスタ４のしきい値電圧の絶対値）となる。図３に示
される第３の実施例の構成においては、リセット優先回
路２３の出力信号が“Ｈ”レベルの時には電源電圧とな
り、“Ｌ”レベルの時には接地レベルとなる。In the configuration of the first embodiment shown in FIG. 1, due to the characteristics of the MOS transistor, when the output signal of the reset priority circuit 1 is at the "L" level, (ground level) + (the PMOS transistor 4) absolute value of threshold voltage). In the configuration of the second embodiment shown in FIG. 2, when the output signal of the reset priority circuit 12 is at "H" level, (power supply voltage) - (NMOS transistor 13
(threshold voltage), and when it is at “L” level,
As in the case of FIG. 1, (ground level) + (absolute value of threshold voltage of PMOS transistor 4). In the configuration of the third embodiment shown in FIG. 3, when the output signal of the reset priority circuit 23 is at "H" level, it becomes the power supply voltage, and when it is at "L" level, it becomes the ground level.

【００２０】[0020]

【発明の効果】以上説明したように、本発明は、構成要
素としてのＭＯＳトランジスタの数量を削減することが
できるという効果とともに、これにより、更にトランジ
スタ領域において占有される面積を抑制することができ
るという効果がある。[Effects of the Invention] As explained above, the present invention not only has the effect of being able to reduce the number of MOS transistors as constituent elements, but also makes it possible to further suppress the area occupied in the transistor region. There is an effect.

【００２１】特に、出力信号に対する駆動能力のアップ
に伴ない増大するＭＯＳトランジスタのトランジスタ領
域の面積増加を著しく抑制し、集積回路のチップサイズ
を小さくすることができるという効果がある。In particular, the present invention has the effect of significantly suppressing the increase in area of the transistor region of a MOS transistor, which increases as the driving capability for an output signal increases, and making it possible to reduce the chip size of an integrated circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の第１の実施例を示すブロック図である
。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第２の実施例を示すブロック図である
。FIG. 2 is a block diagram showing a second embodiment of the invention.

【図３】本発明の第３の実施例を示すブロック図である
。FIG. 3 is a block diagram showing a third embodiment of the present invention.

【図４】従来例を示すブロック図である。FIG. 4 is a block diagram showing a conventional example.

【図５】セットリセット型フリップフロップ回路の真理
値表を示す図である。FIG. 5 is a diagram showing a truth table of a set-reset type flip-flop circuit.

【符号の説明】[Explanation of symbols]

１、１２、２３、３７　　　　リセット優先回路２、４
、８、１０、１４、１９、２１、２５、２７、３３、３
５、４０、４２、４３、４９、５０、５３、５４　　　
　ＰＭＯＳトランジスタ ３、９、１１、１３、１５、２０、２２、２６、２８、
２９、３４、３６、４１、４４、４５、５１、５２、５
５、５６　　　　ＮＭＯＳトランジスタ６、７、１７、
１８、２４、３１、３２、３８　　　　インバータ ５、１６、３０　　　　保持回路 ３９、４７、４８　　　　ＮＯＲ回路1, 12, 23, 37 Reset priority circuit 2, 4
, 8, 10, 14, 19, 21, 25, 27, 33, 3
5, 40, 42, 43, 49, 50, 53, 54
PMOS transistors 3, 9, 11, 13, 15, 20, 22, 26, 28,
29, 34, 36, 41, 44, 45, 51, 52, 5
5, 56 NMOS transistor 6, 7, 17,
18, 24, 31, 32, 38 Inverter 5, 16, 30 Holding circuit 39, 47, 48 NOR circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　第１および第２のレベレ信号入力に対
応して、リセット信号を優先して出力するリセット優先
回路と、第１および第２の二つのインバータにより形成
され、前記リセット信号を入力し、所定のレベル信号を
出力するデータ保持回路と、を備えることを特徴とする
セットリセット型フリップフロップ回路。1. A reset priority circuit configured to output a reset signal with priority in response to first and second level signal inputs, and two inverters, a first and a second inverter, and to which the reset signal is input. and a data holding circuit that outputs a predetermined level signal.