JPH04306863A - Semiconductor integrated circuit device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Logic Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔ
ｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む回路素子と多
層配線構造とを備えた論理ＬＳＩの高速化に適用して有
効な技術に関するものである。[Field of Industrial Application] The present invention relates to semiconductor integrated circuit devices, and particularly to MISFET (Metal-Insulat) devices.
or-Semiconductor Field Ef
The present invention relates to a technique that is effective when applied to increase the speed of a logic LSI that has a multilayer wiring structure and a circuit element including a transducer (transistor).
【０００２】0002
【従来の技術】ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）
には、例えばゲートアレイ，スタンダードセルＬＳＩ（
セルベースドＩＣとも呼ばれる）がある。ゲートアレイ
は、マスタスライス方式により作成される半導体集積回
路装置の代表例である。このゲートアレイは、あらかじ
め半導体基板上に多数の基本セルを規則的に配置してお
き、ユーザの希望に合わせて基本セル間を信号配線で結
線することにより、所望の論理回路を備えたＬＳＩを形
成するものである。この基本セルは、例えばＣＭＯＳ（
Ｃｏｍｐｌｅｍａｎｔａｒｙ ＭＯＳ），Ｂｉ−ＣＭＯ
Ｓ（Ｂｉｐｏｌａｒ−ＣＭＯＳ）で構成される。[Prior Art] ASIC (Application S
specific Standard Product)
For example, gate array, standard cell LSI (
(also called cell-based IC). A gate array is a typical example of a semiconductor integrated circuit device manufactured using a master slicing method. In this gate array, a large number of basic cells are arranged regularly on a semiconductor substrate in advance, and by connecting the basic cells with signal wiring according to the user's wishes, an LSI equipped with a desired logic circuit can be created. It is something that forms. This basic cell is, for example, CMOS (
Complementary MOS), Bi-CMO
It is composed of S (Bipolar-CMOS).
【０００３】この種のマスタスライス方式を採用する半
導体集積回路装置は結線パターンを変更するだけで種々
の論理回路を構成することができるので、短期間内に多
品種のものを開発することができる特徴がある。[0003] Semiconductor integrated circuit devices that employ this type of master slicing method can configure various logic circuits simply by changing the wiring pattern, so a wide variety of devices can be developed within a short period of time. It has characteristics.
【０００４】上記ゲートアレイのように、多層配線構造
を有する半導体集積回路装置において、外部より供給さ
れる電源は、一対の電源配線を通じて半導体集積回路装
置の内部に送られる。一対の電源配線のうち、一方はレ
ベルの高い電圧（以下、単に電源電圧ＶＤＤとも称する
）が供給される外部電源端子に接続され、もう一方はレ
ベルの低い電圧（以下、単に接地電圧ＶＳＳとも称する
）が供給される外部電源端子に接続される。In a semiconductor integrated circuit device having a multilayer wiring structure, such as the gate array, power supplied from the outside is sent into the semiconductor integrated circuit device through a pair of power supply wirings. One of the pair of power supply wirings is connected to an external power supply terminal to which a high level voltage (hereinafter also simply referred to as power supply voltage VDD) is supplied, and the other is connected to a low level voltage (hereinafter also simply referred to as ground voltage VSS). ) is connected to an external power supply terminal.
【０００５】上記半導体集積回路装置が形成された半導
体チップの外周部には、外部との電気的接続を採るため
のボンディングバッドおよび選択的に入出力バッファ回
路、出力バッファ回路、入力バッファ回路とされるＩ／
Ｏセルが連続的に配置される。Ｉ／Ｏセルによって周囲
を囲まれた内部領域（セル領域）には、複数個の基本セ
ルが規則的に配置される。Ｉ／Ｏセル上およびセル領域
上の複数の配線層には、信号配線および電源配線が自動
配置配線システムにより配置される。セル領域上の第１
層目の配線層には、基本セルの配置に沿って各基本セル
に電源を供給する電源配線（セル給電配線）が形成され
る。同じくセル領域上の第１層目の配線層には、各基本
セルの内部間を接続する信号配線（セル内配線）が形成
される。また、基本セル上の第２層目の配線層およびさ
らにその上の配線層（第３層目、第４層目など）には、
基本セル間を接続する信号配線が形成される。なお、こ
のようなＡＳＩＣについては、例えばＩＳＳＣＣ（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｐ．８
８−８９， ２７０ ； Ｆｅｂｒｕａｒｙ，１９９０
に記載されている。また、スタンダードセルＬＳＩにつ
いては、例えば、１９８９年に株式会社培岡館が発行し
たＣＭＯＳ超ＬＳＩの設計のページ２７５−２７９に記
載されている。[0005] On the outer periphery of the semiconductor chip on which the semiconductor integrated circuit device is formed, there are bonding pads for establishing electrical connection with the outside and selectively forming input/output buffer circuits, output buffer circuits, and input buffer circuits. I/
O cells are arranged consecutively. A plurality of basic cells are regularly arranged in an internal region (cell region) surrounded by I/O cells. Signal wiring and power wiring are placed on multiple wiring layers on the I/O cell and the cell area by an automatic placement and wiring system. 1st on cell area
A power supply wiring (cell power supply wiring) for supplying power to each basic cell is formed in the second wiring layer along the arrangement of the basic cells. Similarly, in the first wiring layer on the cell region, signal wiring (intra-cell wiring) connecting the interiors of each basic cell is formed. In addition, in the second wiring layer on the basic cell and the wiring layer above it (third layer, fourth layer, etc.),
Signal wiring connecting basic cells is formed. Regarding such ASIC, for example, ISSCC (In
international Solid-State C
circuits Conference)Digest
of Technical Papers, P. 8
8-89, 270; February, 1990
It is described in. Further, the standard cell LSI is described, for example, in pages 275-279 of CMOS VLSI Design published by Baiokakan Co., Ltd. in 1989.
【０００６】[0006]
【発明が解決しようとする課題】本発明者は、前述のＡ
ＳＩＣにより形成される半導体集積回路装置の微細化，
システムの動作速度の高速化について検討した結果、次
の問題点が生じることを見出した。[Problem to be Solved by the Invention] The present inventor has solved the above-mentioned A.
Miniaturization of semiconductor integrated circuit devices formed by SIC,
As a result of studying how to increase the operating speed of the system, we found the following problems.
【０００７】ゲートアレイの微細化，高集積化が進み、
基本セルのサイズが小さくなり、セル領域上に配置され
る信号配線や電源配線の配線密度が高くなると、ＭＩＳ
ＦＥＴからなる回路素子で基本セルを構成した、例えば
ＣＭＯＳゲートアレイにおいて、第１層目の配線層にセ
ル給電配線および基本セル内配線を形成した場合には、
ＭＩＳＦＥＴのソース・ドレイン領域を形成する半導体
領域（拡散層）と第１層目の配線とを接続する接続孔（
コンタクトホール）の配置に制約が生じ、コンタクトホ
ールを広い面積で確保することが困難になる。そのため
、半導体領域と第１層目の配線との接触面積を充分に確
保することができなくなり、ＭＩＳＦＥＴの寄生抵抗で
ある拡散層抵抗、コンタクト抵抗が増大する結果、回路
の高速動作が妨げられるという問題がある。As gate arrays become smaller and more highly integrated,
MIS
For example, in a CMOS gate array in which basic cells are configured with circuit elements consisting of FETs, when cell power supply wiring and basic cell internal wiring are formed in the first wiring layer,
Connection holes (
This places restrictions on the arrangement of contact holes (contact holes), making it difficult to secure a large area of contact holes. As a result, it is not possible to secure a sufficient contact area between the semiconductor region and the first layer wiring, increasing the diffusion layer resistance and contact resistance, which are the parasitic resistances of the MISFET, and hindering the high-speed operation of the circuit. There's a problem.
【０００８】また、基本セルのサイズを縮少し、高集積
化するためには第１層目の配線層でセル給電配線および
基本セル内配線の配線幅を微細化する必要があり、これ
により、第１層目の配線で形成したセル給電配線は電流
密度が高くなるため、エレクトロマイグレーション等の
影響により半導体集積回路装置の電気的信頼性が低下す
る。Furthermore, in order to reduce the size of the basic cell and achieve high integration, it is necessary to miniaturize the wiring width of the cell power supply wiring and the basic cell internal wiring in the first wiring layer. Since the cell power supply wiring formed by the first layer wiring has a high current density, the electrical reliability of the semiconductor integrated circuit device decreases due to the effects of electromigration and the like.
【０００９】なお、このような第１層目の配線層で基本
セル内配線及びセル給電配線を形成した半導体集積回路
装置において、拡散抵抗、コンタクト抵抗を低減する技
術については、例えば１９８８年３月３０日に公開され
た特開昭６３−７０５４２号に記載されている。この文
献では、第１層目の配線と、ＭＩＳＦＥＴのソース・ド
レイン領域である半導体領域とを、ＭＩＳＦＥＴのゲー
ト電極に対して自己整合的に形成され、かつ、ゲート電
極上及びフィールド絶縁膜上の夫々に引き出された引出
用電極を介して接続するとともに、この引出用電極を予
めソースドレイン領域である半導体領域の夫々の略全面
に設けておくことにより、回路設計をし易くしている。[0009] For example, in March 1988, technology for reducing diffusion resistance and contact resistance in a semiconductor integrated circuit device in which basic cell internal wiring and cell power supply wiring are formed in the first wiring layer is disclosed. It is described in Japanese Patent Application Laid-Open No. 63-70542 published on the 30th. In this document, the first layer wiring and the semiconductor region which is the source/drain region of the MISFET are formed in a self-aligned manner with respect to the gate electrode of the MISFET, and are formed on the gate electrode and the field insulating film. The circuit design is facilitated by connecting them through respective lead-out electrodes, and by providing the lead-out electrodes in advance on substantially the entire surface of each of the semiconductor regions, which are source/drain regions.
【００１０】また、敷詰方式のＣＭＯＳゲートアレイに
おいて、第１層目の配線で、基本セル内及び基本セルで
形成される論理回路（マクロセル）内を接続するととも
に、基本セル上を配線領域として使用し、第２層目の配
線層で論理回路間を接続する技術がＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ， ｖｏｌ．２４， Ｎｏ．５ ，Ｏｃｔｏｂｅｒ
１９８９，Ｐ．１２８０−１２８５に開示されている
。この文献では、基本セル列が延在する方向に平行に第
２層目の配線を延在させるとともに、基本セル上のほぼ
全面を配線領域として使用することで、配線チャネルの
本数を増大させている。[0010] In addition, in the CMOS gate array of the spread type, the first layer of wiring connects the inside of the basic cell and the inside of the logic circuit (macrocell) formed by the basic cell, and also uses the top of the basic cell as a wiring area. The technology used to connect logic circuits in the second wiring layer is IEEE JOUR.
NAL OF SOLID-STATE CIRCUI
T.S., vol. 24, No. 5, October
1989, P. 1280-1285. In this document, the number of wiring channels is increased by extending the second layer wiring parallel to the direction in which the basic cell rows extend and by using almost the entire surface of the basic cell as a wiring area. There is.
【００１１】一方、上記拡散層抵抗、コンタクト抵抗を
低減する技術として、ＭＩＳＦＥＴの半導体領域上にＷ
，Ｍｏなどの高融点金属またはそのシリサイド（ＷＳｉ
２，ＭｏＳｉ２など）からなる薄膜を貼りつける、いわ
ゆるサリサイド（Ｓａｌｉｓｉｄｅ）技術が知られてい
る。しかしこの技術は、半導体領域上に上記薄膜を形成
する際にその一部が半導体領域内に食い込み、深いｐｎ
接合を形成してしまうという欠点があるため、微細化に
よりｐｎ接合（半導体領域）を極力浅く形成する必要が
ある高集積ＭＩＳＦＥＴの製造プロセスには適用するこ
とができないという問題がある。On the other hand, as a technique for reducing the diffusion layer resistance and contact resistance, W is applied on the semiconductor region of the MISFET.
, Mo or other high melting point metals or their silicides (WSi
A so-called salicide technique is known in which a thin film made of 2, MoSi2, etc.) is attached. However, with this technique, when forming the thin film on the semiconductor region, a part of the thin film digs into the semiconductor region, resulting in a deep pnn.
Since it has the disadvantage of forming a junction, there is a problem that it cannot be applied to the manufacturing process of highly integrated MISFET, which requires forming a pn junction (semiconductor region) as shallow as possible due to miniaturization.
【００１２】本発明の目的は、ＭＩＳＦＥＴからなる回
路素子と多層配線構造とを備えた論理ＬＳＩ（半導体集
積回路装置）において、拡散層抵抗およびコンタクト抵
抗を低減し、その高速動作を促進することしできる技術
を提供することにある。An object of the present invention is to reduce diffusion layer resistance and contact resistance in a logic LSI (semiconductor integrated circuit device) having a circuit element consisting of a MISFET and a multilayer wiring structure, and to promote high-speed operation thereof. Our goal is to provide the technology that makes it possible.
【００１３】本発明の他の目的は、上記目的を達成する
とともに、論理ＬＳＩの集積度を向上させることのでき
る技術を提供することにある。Another object of the present invention is to provide a technique that can achieve the above object and improve the degree of integration of a logic LSI.
【００１４】本発明の他の目的は、上記目的を達成する
とともに、論理ＬＳＩの電気的信頼性を向上することが
できる技術を提供することにある。Another object of the present invention is to provide a technique that can achieve the above objects and improve the electrical reliability of a logic LSI.
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【００１６】[0016]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。[Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.
【００１７】（１） 本願の一発明は、ＭＩＳＦＥＴ
を含む回路素子で構成されたセルと多層配線構造とを備
えた半導体集積回路装置において、ＭＩＳＦＥＴの所定
の半導体領域（ソース・ドレイン領域）に接続する第１
層目の配線を、半導体領域上のほぼ全域にわたって形成
して半導体領域を第１層目の配線でシャントするととも
に、セルに電源を供給するためのセル給電配線を第２層
目の配線層で構成する。(1) One invention of the present application is a MISFET
In a semiconductor integrated circuit device having a multilayer wiring structure and a cell configured of circuit elements including
The wiring layer is formed over almost the entire area on the semiconductor region to shunt the semiconductor region with the wiring layer of the first layer, and the cell power supply wiring for supplying power to the cell is formed on the wiring layer of the second layer. Configure.
【００１８】また、第１層目の配線と半導体領域とは、
半導体領域上に形成された複数個のコンタクトホール或
は、半導体領域上のほぼ全域にわたって開孔したコンタ
クトホールを介して、接続される。[0018] Furthermore, the first layer wiring and semiconductor region are as follows:
The connection is made through a plurality of contact holes formed on the semiconductor region or a contact hole opened over almost the entire area on the semiconductor region.
【００１９】また、セル給電配線を、半導体領域の少な
くとも一部を覆うように構成する。Furthermore, the cell power supply wiring is configured to cover at least a portion of the semiconductor region.
【００２０】（２） 本願の他の発明は、前記（１）
の半導体集積回路装置において、第１層配線と第２層配
線とを接続するスルーホールをコンタクトホールの直上
に配置するものである。(2) Another invention of the present application is the above (1)
In this semiconductor integrated circuit device, a through hole connecting a first layer wiring and a second layer wiring is arranged directly above a contact hole.
【００２１】（３） 本願の他の発明は、前記（２）
の半導体集積回路装置において、コンタクトホールの内
部タングステン（Ｗ）などの高融点金属を埋込むもので
ある。また、第１層目の配線層をタングステンなどの高
融点金属で形成し、第２層目以上の配線層をアルミニウ
ム膜或はアルミニウム合金膜で形成する。(3) Another invention of the present application is the above (2)
In a semiconductor integrated circuit device, a high melting point metal such as tungsten (W) is filled inside a contact hole. Further, the first wiring layer is formed of a high melting point metal such as tungsten, and the second and higher wiring layers are formed of an aluminum film or an aluminum alloy film.
【００２２】[0022]
【作用】前記した手段（１）によれば、ＭＩＳＦＥＴの
所定の半導体領域上のほぼ全域にわたって開孔したコン
タクトホール或は複数個のコンタクトホールを通じて半
導体領域を第１層目の配線でシャントすることにより、
ＭＩＳＦＥＴの半導体領域と第１層目の配線との接触面
積を広くすることができるので、コンタクト抵抗および
拡散層抵抗を低減することができ、ＭＩＳＦＥＴの寄生
抵抗を低減することができる。この場合、セル給電配線
を第２層目の配線で構成することにより、集積度の低下
が防止されるとともに、セル給電配線の配線幅を大きく
することができ、配線抵抗を低減することができる。[Operation] According to the above-mentioned means (1), the semiconductor region is shunted by the first layer wiring through a contact hole or a plurality of contact holes opened over almost the entire area on a predetermined semiconductor region of the MISFET. According to
Since the contact area between the semiconductor region of the MISFET and the first layer wiring can be increased, the contact resistance and the diffusion layer resistance can be reduced, and the parasitic resistance of the MISFET can be reduced. In this case, by configuring the cell power supply wiring as a second layer of wiring, it is possible to prevent a decrease in the degree of integration, increase the wiring width of the cell power supply wiring, and reduce wiring resistance. .
【００２３】また、半導体領域上に形成されたセル給電
配線を、複数個のスルーホール或は開孔面積の大きなス
ルーホールを通じて第１層目の配線に接続することによ
り、集積度を低下させずにセル給電配線と半導体領域と
の接続抵抗を低減することができる。Furthermore, by connecting the cell power supply wiring formed on the semiconductor region to the first layer wiring through a plurality of through holes or through holes with a large opening area, the degree of integration can be maintained. In addition, connection resistance between the cell power supply wiring and the semiconductor region can be reduced.
【００２４】前記した手段（２）によれば、第１層配線
と第２層配線とを接続するスルーホールをコンタクトホ
ールの真上に配置することにより、基本セル面積の増加
を防止することができるので、集積度を向上させること
ができる。According to the above-mentioned means (2), by arranging the through hole connecting the first layer wiring and the second layer wiring directly above the contact hole, it is possible to prevent the basic cell area from increasing. Therefore, the degree of integration can be improved.
【００２５】前記した手段（３）によれば、コンタクト
ホールの内部にタングステンなどの高融点金属を埋込む
ことにより、コンタクトホール上を平坦化することがで
きるので、スルーホールをコンタクトホールの直上に配
置し易くなる。According to the above-mentioned means (3), the top of the contact hole can be flattened by burying a high melting point metal such as tungsten inside the contact hole, so that the through hole can be placed directly above the contact hole. Easier to place.
【００２６】また、第１層目の配線層をタングステン膜
のようにアルミニウム膜よりもエレクトロマイグレーシ
ョンに強い金属膜で形成することにより、第１層目の配
線の膜厚を薄くできるので、上層の配線層の下地段差を
緩和することができるとともに、基本セル内及び基本セ
ル間の配線密度を増加し集積度を向上することができる
。Furthermore, by forming the first wiring layer with a metal film, such as a tungsten film, which is more resistant to electromigration than an aluminum film, the thickness of the first wiring layer can be made thinner. It is possible to reduce the level difference between the bases of the wiring layer, and also to increase the wiring density within the basic cell and between the basic cells, thereby improving the degree of integration.
【００２７】また、第２層目の配線層以上を、アルミニ
ウム膜のような比抵抗の低い金属膜で形成することによ
り、配線抵抗を低減することができる。Furthermore, the wiring resistance can be reduced by forming the second wiring layer and above with a metal film having a low specific resistance such as an aluminum film.
【００２８】以下、実施例により本発明を説明する。The present invention will be explained below with reference to Examples.
【００２９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
【００３０】[0030]
【実施例】図１は、本発明の第一実施例である半導体集
積回路装置の全体図である。なお本図においては、説明
を簡単にするために、配線および層間絶縁膜を省略して
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an overall view of a semiconductor integrated circuit device according to a first embodiment of the present invention. Note that in this figure, wiring and interlayer insulating films are omitted to simplify the explanation.
【００３１】図１に示される半導体集積回路装置は、例
えば４層配線構造を有し、特に制限はされないが、半導
体基板（シリコン単結晶チップ）１の主面の中央にｐチ
ャネル形ＭＩＳＦＥＴとｎチャネル形ＭＩＳＦＥＴとか
らなる相補形ＭＩＳＦＥＴ（ＣＭＯＳ）にて形成された
ゲートを規則的に配置したＣＭＯＳゲートアレイである
。ゲートは論理回路の基本となるもので、基本セル２と
も呼ばれ、基本セル２を列方向に配置してセル３が形成
され、セル列３を行方向に配置してセル領域４が構成さ
れる。The semiconductor integrated circuit device shown in FIG. 1 has, for example, a four-layer wiring structure, and although not particularly limited, a p-channel MISFET and an n This is a CMOS gate array in which gates formed by complementary MISFETs (CMOS) including channel-type MISFETs are regularly arranged. Gates are the basis of logic circuits, and are also called basic cells 2. Cells 3 are formed by arranging basic cells 2 in the column direction, and cell regions 4 are formed by arranging cell columns 3 in the row direction. Ru.
【００３２】本実施例のＣＭＯＳゲートアレイは、セル
領域４内に行列状に基本セル２が隙間なく配置された、
いわゆる敷き詰め方式（ｓｅａ ｏｆ ｇａｔｅｓ）と
呼ばれるものであり、いわゆる固定チャネル方式のよう
にセル列間に配線チャネル領域が存在しない。そして基
本セル２内および基本セル２間を図示しない信号配線に
て結線することにより、所望の論理回路を形成する。The CMOS gate array of this embodiment has the basic cells 2 arranged in rows and columns within the cell region 4 without gaps.
This is a so-called sea of gates method, and unlike the so-called fixed channel method, there is no wiring channel region between cell columns. A desired logic circuit is formed by connecting the basic cells 2 and between the basic cells 2 with signal wiring (not shown).
【００３３】なお、この種のｓｅａ ｏｆ ｇａｔｅｓ
方式を採用した半導体集積回路装置については、例えば
ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ， Ｐ７２−７３， ３０７ ； Ｆｅ
ｂｒｕａｒｙ １９８８に記載されている。[0033] Furthermore, this kind of sea of gates
Regarding semiconductor integrated circuit devices adopting this method, for example, ISSCC Digest of Technical
papers, P72-73, 307; Fe
Bruary 1988.
【００３４】セル領域４の周囲には、選択的に入力バッ
ファ、出力バッファ、または入出力バッファとされるＩ
／Ｏセル５が連続的に形成され、さらにその外側の基板
１外周部には、外部との電気的接続を採るためのボンデ
ィングパッド６が所定の間隔で配置される。Ｉ／Ｏセル
５は相補形ＭＩＳＦＥＴからなり、例えば第１層目の配
線にて結線することにより、入力バッファ、出力バッフ
ァ、または入出力バッファが構成される。またＩ／Ｏセ
ル５により、静電破壊防止回路やクランプ回路が構成さ
れる。多数のボンディングパッド６のうちの幾つかは外
部から電源の供給を受けるための外部電源端子であり、
外部電源端子には電源電源電圧ＶＤＤ（例えば５Ｖ或は
３．３Ｖ）あるいは接地電圧ＶＳＳ（例えば０Ｖ）が供
給される。Ｉ／Ｏセル５の上層の、例えば第３層目およ
び第４層目の配線層には、外部電源端子に供給された電
源をセル領域４内に伝達するための図示しない電源配線
が形成される。Around the cell area 4, there is an I buffer that can be selectively used as an input buffer, an output buffer, or an input/output buffer.
/O cells 5 are continuously formed, and bonding pads 6 are arranged at predetermined intervals on the outer periphery of the substrate 1 for electrical connection with the outside. The I/O cell 5 is composed of a complementary MISFET, and is configured as an input buffer, an output buffer, or an input/output buffer by connecting it with, for example, the first layer wiring. Further, the I/O cell 5 constitutes an electrostatic damage prevention circuit and a clamp circuit. Some of the many bonding pads 6 are external power supply terminals for receiving power supply from the outside,
A power supply voltage VDD (for example, 5V or 3.3V) or a ground voltage VSS (for example, 0V) is supplied to the external power supply terminal. Power wiring (not shown) for transmitting power supplied to the external power terminal into the cell region 4 is formed in the upper layer of the I/O cell 5, for example, the third and fourth wiring layers. Ru.
【００３５】図２Ａは、図１に示した基本セル２および
その上層の配線層の詳細図である。なお本図においては
、説明を簡単にするために各配線層間の層間絶縁膜を省
略してある。また、図２Ａにおいて電源配線以外の第２
層目以上の配線層を省略した図を、図２Ｂに示す。FIG. 2A is a detailed diagram of the basic cell 2 shown in FIG. 1 and the wiring layer above it. Note that in this figure, the interlayer insulating film between each wiring layer is omitted to simplify the explanation. In addition, in Figure 2A, the second
FIG. 2B shows a diagram in which the wiring layers above the first layer are omitted.
【００３６】基本セル２は、ｎ形ウェル領域７上に形成
された４個のｐチャネル形ＭＩＳＦＥＴ（Ｐ１，Ｐ２，
Ｐ３，Ｐ４）と、ｐ形ウェル領域８上に形成された４個
のｎチャネル形ＭＩＳＦＥＴ（Ｎ１，Ｎ２，Ｎ３，Ｎ４
）とを備えた相補形ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）に
て構成される。ｐチャネル形ＭＩＳＦＥＴ（Ｐ１，Ｐ２
，Ｐ３，Ｐ４）は、フィールド絶縁膜４９によって周囲
を囲まれた活性領域内に互いに並行して形成された５個
のｐ形半導体領域９，１０，１１，１２，１３および４
個のゲート電極 １４，１５，１６，１７からなり、
ｎチャネル形ＭＩＳＦＥＴ（Ｎ１，Ｎ２，Ｎ３，Ｎ４）
は、フィールド絶縁膜４９によって周囲を囲まれた活性
領域内に互いに並行して形成された５個のｎ形半導体領
域１８，１９，２０，２１，２２および４個のゲート電
極２３，２４，２５，２６からなる。The basic cell 2 includes four p-channel MISFETs (P1, P2,
P3, P4) and four n-channel MISFETs (N1, N2, N3, N4) formed on the p-type well region 8.
) and a complementary MISFET (CMOSFET). p-channel type MISFET (P1, P2
, P3, P4) are five p-type semiconductor regions 9, 10, 11, 12, 13 and 4 formed in parallel with each other in an active region surrounded by a field insulating film 49.
Consisting of gate electrodes 14, 15, 16, 17,
n-channel MISFET (N1, N2, N3, N4)
are five n-type semiconductor regions 18, 19, 20, 21, 22 and four gate electrodes 23, 24, 25 formed in parallel with each other in an active region surrounded by a field insulating film 49. , 26.
【００３７】基本セル２の上層に形成された第１層配線
は、ｎチャネル形ＭＩＳＦＥＴ，ｐチャネル形ＭＩＳＦ
ＥＴのそれぞれの所定の半導体領域をシャントするため
の配線２７〜３２（シャント用配線），基本セル２の内
部間を接続するセル内配線および基本セル間を接続する
信号配線３４〜３７を構成する。例えば図２Ａ，Ｂに示
す基本セル２の場合は、ｐチャネル形ＭＩＳＦＥＴのｐ
形半導体領域１０にシャント用配線２７が、ｐ形半導体
領域１３にシャント用配線２８がそれぞれ接続される。
またｎチャネル形ＭＩＳＦＥＴのｎ形半導体領域１９，
２０，２１，２２のそれぞれにシャント用配線２９，３
０，３１，３２が接続される。シャント用配線２７，２
８は、ｐ形半導体領域１０，１３上のほぼ全域にわたっ
て開孔されたコンタクトホール３３ａをつうじてそれぞ
れのｐ形半導体領域１０，１３に接続される。シャント
用配線２９〜３２は、ｎ形半導体領域１９〜２２上のほ
ぼ全域にわたっとて開孔されたコンタクトホール３３ａ
，を通じてそれぞれのｎ形半導体領域１９〜２２に接続
される。コンタクトホール３３ａのそれぞれは、図２Ａ
，Ｂでは図示しない絶縁膜５１を開孔して形成される。
これにより、シャント用配線２７〜３２と半導体領域１
０，１３，１９〜２２とは互いに広い面積で接触するこ
とになる。The first layer wiring formed in the upper layer of the basic cell 2 is for n-channel type MISFET, p-channel type MISFET,
Wirings 27 to 32 (shunt wiring) for shunting respective predetermined semiconductor regions of the ET, intra-cell wirings connecting the interiors of the basic cells 2, and signal wirings 34 to 37 connecting the basic cells are configured. . For example, in the case of the basic cell 2 shown in FIGS. 2A and 2B, the p channel type MISFET p
A shunt wiring 27 is connected to the p-type semiconductor region 10, and a shunt wiring 28 is connected to the p-type semiconductor region 13. Also, the n-type semiconductor region 19 of the n-channel MISFET,
Shunt wiring 29, 3 for each of 20, 21, 22
0, 31, and 32 are connected. Shunt wiring 27, 2
8 is connected to each p-type semiconductor region 10, 13 through a contact hole 33a opened over almost the entire area above the p-type semiconductor region 10, 13. The shunt wirings 29 to 32 are provided through contact holes 33a that are opened over almost the entire area on the n-type semiconductor regions 19 to 22.
, to the respective n-type semiconductor regions 19-22. Each of the contact holes 33a is shown in FIG. 2A.
, B are formed by opening an insulating film 51 (not shown). As a result, the shunt wirings 27 to 32 and the semiconductor region 1
0, 13, 19 to 22 are in contact with each other over a wide area.
【００３８】また、シャント用配線２７〜３２が形成さ
れていない他の配線チャネルを利用してセル内配線３４
，３５，３６，３７および信号配線５８，５９，６０が
形成される。セル内配線３４は、絶縁膜５１に開孔した
コンタクトホール３３ｂを通じてｐチャネル形ＭＩＳＦ
ＥＴＰ２のゲート電極１５とｎチャネル形ＭＩＳＦＥＴ
Ｎ２のゲート電極２４とを接続する。セル内配線３６は
、コンタクトホール３３ｂを通じてｐチャネル形ＭＩＳ
ＦＥＴＰ３のゲート電極１６とｎチャネル形ＭＩＳＦＥ
ＴＮ３のゲート電極２５とを接続し、セル内配線３７は
、コンタクトホール３３ｂを通じてｐチャネル形ＭＩＳ
ＦＥＴＰ４のゲート電極１７とｎチャネル形ＭＯＳＦＥ
Ｎ４のゲート電極２６とを接続する。セル内配線３５は
、シャント用配線２７，３０および３２と一体に形成さ
れ、ｐ形半導体領域１０，ｎ形半導体領域２０，２２間
を接続する。一方、信号配線５８は、絶縁膜５１に開孔
したコンタクトホール３３ｂを通じてｐチャネル形ＭＩ
ＳＦＥＴＰ２のゲート電極１５に接続され、信号配線５
９は、コンタクトホール３３ｂを通じてｐチャネル形Ｍ
ＩＳＦＥＴＰ３のゲート電極１６に接続され、信号配線
６０は、コンタクトホール３３ｂを通じてｐチャネル形
ＭＩＳＦＥＴＰ４のゲート電極１７に接続される。In addition, the intra-cell wiring 34 can be connected using other wiring channels in which the shunt wirings 27 to 32 are not formed.
, 35, 36, 37 and signal wirings 58, 59, 60 are formed. The intra-cell wiring 34 is connected to the p-channel MISF through a contact hole 33b formed in the insulating film 51.
Gate electrode 15 of ETP2 and n-channel MISFET
It is connected to the gate electrode 24 of N2. The intra-cell wiring 36 connects to the p-channel MIS through the contact hole 33b.
Gate electrode 16 of FETP3 and n-channel MISFE
The in-cell wiring 37 is connected to the gate electrode 25 of TN3, and the p-channel type MIS is connected through the contact hole 33b.
Gate electrode 17 of FETP4 and n-channel MOSFE
It is connected to the gate electrode 26 of N4. The intra-cell wiring 35 is formed integrally with the shunt wirings 27, 30, and 32, and connects the p-type semiconductor region 10 and the n-type semiconductor regions 20, 22. On the other hand, the signal wiring 58 is connected to the p-channel type MI through the contact hole 33b opened in the insulating film 51.
Connected to the gate electrode 15 of SFETP2, and connected to the signal wiring 5
9 is a p-channel type M through the contact hole 33b.
The signal line 60 is connected to the gate electrode 16 of the ISFE TP3, and the signal wiring 60 is connected to the gate electrode 17 of the p-channel MISFET P4 through the contact hole 33b.
【００３９】このように本実施例では、ＣＭＯＳゲート
アレイの基本セル２を構成するｎチャネル形ＭＩＳＦＥ
Ｔ，ｐチャネル形ＭＩＳＦＥＴの所定の半導体領域上の
ほぼ全域にわたってコンタクトホール３３ａを開孔し、
第１層目の配線層に形成したシャント用配線と所定の半
導体領域とをコンタクトホール３３ａを通じて接続する
。これにより、シャント用配線と所定の半導体領域とが
互いに広い面積で接触するので、コンタクト抵抗および
拡散層抵抗が低減され、ＭＩＳＦＥＴの寄生抵抗を低減
することができるので、ＣＭＯＳゲートアレイの高速動
作を促進することができる。As described above, in this embodiment, the n-channel MISFE constituting the basic cell 2 of the CMOS gate array
A contact hole 33a is opened over almost the entire predetermined semiconductor region of the T,p channel type MISFET,
The shunt wiring formed in the first wiring layer and a predetermined semiconductor region are connected through contact holes 33a. As a result, the shunt wiring and the predetermined semiconductor region are in contact with each other over a wide area, reducing the contact resistance and diffusion layer resistance, and reducing the parasitic resistance of the MISFET, thereby increasing the high-speed operation of the CMOS gate array. can be promoted.
【００４０】第１層目の配線層の上層の第２層目の配線
層には、基本セル２の所定のｐチャネル形ＭＩＳＦＥＴ
およびｎ形ウェル領域７に電源電圧ＶＤＤを供給するセ
ル給電配線３８，基本セル２の所定のｎチャネル形ＭＩ
ＳＦＥＴおよびｐ形ウェル領域８に接地電圧ＶＳＳを供
給するセル給電配線３９がそれぞれ形成される。またセ
ル給電配線（３８，３９）が形成されていない他の配線
チャネルを使用して基本セル間を接続する信号配線４０
〜４５が形成される。一対のセル給電配線３８，３９は
、信号配線４０〜４５よりも幅の広い配線で構成され、
図１に示すセル列３に沿って並行に延在する。A predetermined p-channel type MISFET of the basic cell 2 is provided in the second wiring layer above the first wiring layer.
and a cell power supply wiring 38 that supplies the power supply voltage VDD to the n-type well region 7, and a predetermined n-channel type MI of the basic cell 2.
Cell power supply wiring 39 is formed to supply ground voltage VSS to SFET and p-type well region 8, respectively. In addition, signal wiring 40 that connects basic cells using other wiring channels in which cell power supply wiring (38, 39) is not formed.
~45 are formed. The pair of cell power supply wirings 38 and 39 are configured with wirings wider than the signal wirings 40 to 45,
It extends in parallel along the cell row 3 shown in FIG.
【００４１】また、セル給電配線３８（ＶＤＤ）は、ｐ
チャネル形ＭＩＳＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）の
ソース・ドレイン領域である。ｐ形半導体領域１０〜１
３の少なくとも一部を覆うように形成される。同じくセ
ル給電配線３９（ＶＳＳ）は、ｎチャネル形ＭＩＳＦＥ
Ｔ（ｎ１，ｎ２，ｎ３，ｎ４）のソース・ドレイン領域
であるｎ形半導体領域１９〜２２の少なくとも一部を覆
うように形成される。この信号配線４３，４４，４５は
、一対のセル給電配線３８，３９の間に形成され、主に
、基本セル２で構成される論理セルのセル内配線に使用
される。[0041] Furthermore, the cell power supply wiring 38 (VDD)
These are the source/drain regions of channel type MISFETs (P1, P2, P3, P4). p-type semiconductor regions 10-1
It is formed so as to cover at least a part of 3. Similarly, the cell power supply wiring 39 (VSS) is an n-channel type MISFE.
It is formed so as to cover at least a portion of the n-type semiconductor regions 19 to 22, which are the source/drain regions of T(n1, n2, n3, n4). The signal lines 43, 44, and 45 are formed between the pair of cell power supply lines 38 and 39, and are mainly used for intra-cell wiring of the logic cell constituted by the basic cell 2.
【００４２】本実施例では、信号配線４３〜４５を一対
のセル給電配線３８，３９間に設けて、セル内配線の自
由度を向上し、集積度を向上している。このため、図２
Ｂに示すようにセル給電配線３８，３９のそれぞれの配
線Ｗ１，Ｗ２をセル高さＣＨの大体１／４程度に設定し
ている。これにより、セル給電配線３８，３９の配線抵
抗を減少し、エレクトロマイグレーションによる不良を
低減することができるとともに集積度を向上することが
できる。In this embodiment, the signal lines 43 to 45 are provided between the pair of cell power supply lines 38 and 39 to improve the degree of freedom in wiring within the cell and improve the degree of integration. For this reason, Figure 2
As shown in B, the cell power supply lines 38 and 39, respectively, have their respective lines W1 and W2 set to about 1/4 of the cell height CH. Thereby, the wiring resistance of the cell power supply wirings 38 and 39 can be reduced, and defects due to electromigration can be reduced, and the degree of integration can be improved.
【００４３】なお、セル給電配線３８，３９は、半導体
領域１０〜１３，１９〜２２の全面をそれぞれ覆うよう
に形成して、セル給電配線３８，３９の配線抵抗を大幅
に低減するようにしてもよい。この場合、セル給電配線
３８，３９の配線Ｗ１，Ｗ２をそれぞれセル高さＣＨの
大体１／４以上に設定すればよい。Note that the cell power supply wirings 38 and 39 are formed so as to cover the entire surfaces of the semiconductor regions 10 to 13 and 19 to 22, respectively, so as to significantly reduce the wiring resistance of the cell power supply wirings 38 and 39. Good too. In this case, the wirings W1 and W2 of the cell power supply wirings 38 and 39 may each be set to approximately 1/4 or more of the cell height CH.
【００４４】図２Ａに示すように、セル給電配線３８（
ＶＤＤ）は、スルーホール４６ａを通じてシャント用配
線２８に接続される。すなわちセル給電配線３８は、ス
ルーホール４６ａ，シャント用配線２８，コンタクトホ
ール３３ａを通じてｐ形半導体領域１３に接続される。
一方、セル給電配線３９（ＶＳＳ）は、スルーホール４
６ａを通じてシャント用配線２９，３１のそれぞれに接
続される。すなわちセル給電配線３９は、スルーホール
４６ａ，シャント用配線２９，コンタクトホール３３ａ
を通じてｎ形半導体領域１９に接続され、スルーホール
４６ａシャント用配線３１，コンタクトホール３３ａを
通じてｎ形半導体領域２１に接続される。セル給電配線
（３８．３９）とシャント用配線（２７，２８，２９，
３１）とを接続するスルーホール４６ａは、コンタクト
ホール３３ａの直上に配置される。また、図２Ａに示す
ようにスルーホール４６ａは、セル給電配線３８，３９
とシャント用配線がオーバーラップする領域のほぼ全域
にわたって形成する。As shown in FIG. 2A, the cell power supply wiring 38 (
VDD) is connected to the shunt wiring 28 through the through hole 46a. That is, the cell power supply wiring 38 is connected to the p-type semiconductor region 13 through the through hole 46a, the shunt wiring 28, and the contact hole 33a. On the other hand, the cell power supply wiring 39 (VSS) is connected to the through hole 4
It is connected to each of the shunt wiring 29 and 31 through 6a. That is, the cell power supply wiring 39 includes a through hole 46a, a shunt wiring 29, and a contact hole 33a.
It is connected to the n-type semiconductor region 19 through the through hole 46a, and connected to the n-type semiconductor region 21 through the shunt wiring 31 and the contact hole 33a. Cell power supply wiring (38, 39) and shunt wiring (27, 28, 29,
31) is arranged directly above the contact hole 33a. Further, as shown in FIG. 2A, the through hole 46a is connected to the cell power supply wiring 38, 39.
It is formed over almost the entire area where the shunt wiring and the shunt wiring overlap.
【００４５】またセル給電配線３８（ＶＤＤ）は、スル
ーホール４６ｂを通じてｎ形ウェル領域７に給電を行な
う。セル給電配線３８は、絶縁膜５１を開孔してｎ形ウ
ェル領域７に達するように形成したコンタクトホール３
３、第１層目の配線層に形成したシャント用配線６１，
シャント用配線６１上に形成したスルーホール４６ｂを
通じてｎ形ウェル領域７に給電を行なう。一方、セル給
電配線３９（ＶＳＳ）は、スルーホール４６を通じてｐ
形ウェル領域８に電源を供給する。セル給電配線３９（
ＶＳＳ）は、絶縁膜５１を開孔してｐ形ウェル領域８に
達するように形成したコンタクトホール３３、第１層目
の配線層に形成したシャント用配線６１，シャント用配
線６１上に形成したスルーホール４６ｂを通じてｐ形ウ
ェル領域８に電源を供給する。セル給電配線（３８，３
９）とシャント用配線６１とを接続するスルーホール４
６ｂは、コンタクトホール３３ｂの直上に配置される。Further, the cell power supply wiring 38 (VDD) supplies power to the n-type well region 7 through the through hole 46b. The cell power supply wiring 38 is formed through a contact hole 3 formed in the insulating film 51 to reach the n-type well region 7.
3. Shunt wiring 61 formed in the first wiring layer,
Power is supplied to the n-type well region 7 through the through hole 46b formed on the shunt wiring 61. On the other hand, the cell power supply wiring 39 (VSS) is connected to the p
Power is supplied to the shaped well region 8. Cell power supply wiring 39 (
VSS) is formed on the contact hole 33 formed by opening the insulating film 51 to reach the p-type well region 8, the shunt wiring 61 formed in the first wiring layer, and the shunt wiring 61. Power is supplied to p-type well region 8 through through hole 46b. Cell power supply wiring (38,3
9) and the through hole 4 that connects the shunt wiring 61
6b is placed directly above the contact hole 33b.
【００４６】信号配線４０は、スルーホール４６ｂを通
じて第１層目の信号配線５８に接続される。信号配線４
１，４２のそれぞれは、スルーホール４６ｂを通じて第
１層目の信号配線５９，６９にそれぞれ接続される。第
２層目の信号配線は、主に列方向に並行に延在する。The signal wiring 40 is connected to the first layer signal wiring 58 through a through hole 46b. Signal wiring 4
1 and 42 are respectively connected to first layer signal wirings 59 and 69 through through holes 46b. The second layer signal wiring mainly extends in parallel in the column direction.
【００４７】このように本実施例では、セル給電配線３
８，３９および基本セル間を接続する信号配線４０〜４
５を第２層目の配線層に形成する。その際、セル給電配
線３８，３９とシャント用配線とを接続するスルーホー
ル４６ａをコンタクトホール３３ａの直上に配置し、ス
ルーホール４６ａ、シャント用配線コンタクトホール３
３ａを通じて半導体領域に電源を供給する。これにより
、基本セル２の面積の増加を防止することができ、ＣＭ
ＯＳゲートアレイの集積度を向上させることができると
ともに、セル給電配線３８，３９と半導体領域との間の
コンタクト抵抗を低減し、システムの動作速度を向上す
ることができる。As described above, in this embodiment, the cell power supply wiring 3
8, 39 and signal wirings 40 to 4 connecting between basic cells
5 is formed in the second wiring layer. At that time, a through hole 46a connecting the cell power supply wirings 38, 39 and the shunt wiring is arranged directly above the contact hole 33a, and the through hole 46a and the shunt wiring contact hole 3 are arranged directly above the contact hole 33a.
Power is supplied to the semiconductor region through 3a. As a result, it is possible to prevent an increase in the area of the basic cell 2, and the CM
It is possible to improve the degree of integration of the OS gate array, reduce the contact resistance between the cell power supply lines 38 and 39 and the semiconductor region, and improve the operating speed of the system.
【００４８】第２層目の配線層の上層の第３層目の配線
層には、基本セル間を接続する信号配線４７が形成され
る。信号配線４７は、第２層目の配線層に形成されるセ
ル給電配線３８，３９および信号配線４０〜４５と直交
する方向、すなわち行方向に並行される。信号配線４７
は、スルーホール６２を通じて第２層目の信号配線４４
に接続される。Signal wiring 47 connecting basic cells is formed in the third wiring layer above the second wiring layer. The signal wiring 47 is arranged in parallel in a direction perpendicular to the cell power supply wirings 38 and 39 and the signal wirings 40 to 45 formed in the second wiring layer, that is, in the row direction. Signal wiring 47
is the second layer signal wiring 44 through the through hole 62.
connected to.
【００４９】第３層目の配線層の上層の第４層目の配線
層には、基本セル間を接続する信号配線４８が形成され
る。信号配線４８は、第３層目の配線層に形成される信
号配線４７と直交する方向に形成される。すなわち信号
配線４８は、第２層目の配線層に形成されるセル給電配
線３８，３９および信号配線４０〜４５と並行して計性
される。信号配線４８は、スルーホール６３を通じて第
３層目の信号配線４７に接続される。第３層目及び第４
層目の配線層の信号配線は、主に基本セルで構成される
論理セル間を結線する信号配線に使用される。Signal wiring 48 connecting basic cells is formed in the fourth wiring layer above the third wiring layer. The signal wiring 48 is formed in a direction perpendicular to the signal wiring 47 formed in the third wiring layer. That is, the signal wiring 48 is measured in parallel with the cell power supply wirings 38 and 39 and the signal wirings 40 to 45 formed in the second wiring layer. The signal wiring 48 is connected to the third layer signal wiring 47 through the through hole 63. 3rd layer and 4th layer
The signal wiring in the second wiring layer is mainly used for signal wiring that connects logic cells made up of basic cells.
【００５０】図３は、図２ＡのＩＩ−ＩＩ線における基
本セル２の断面図である。FIG. 3 is a sectional view of the basic cell 2 taken along line II--II in FIG. 2A.
【００５１】ｐ−形シリコン単結晶たらなる半導体基板
（チップ）１に形成されたｎ形ウェル領域７の主面のフ
ィールド絶縁膜４９によって周囲を囲まれた活性領域に
は、５個のｐ形配線領域９，１０，１１，１２，１３お
よび４個のゲート電極１４，１５，１６，１７からなる
ｐチャネル形ＭＩＳＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）
が形成されている。In the active region surrounded by the field insulating film 49 on the main surface of the n-type well region 7 formed in the semiconductor substrate (chip) 1 made of p-type silicon single crystal, there are five p-type well regions. P-channel MISFET (P1, P2, P3, P4) consisting of wiring regions 9, 10, 11, 12, 13 and four gate electrodes 14, 15, 16, 17
is formed.
【００５２】ｐ形半導体領域９，１０，１１，１２，１
３のそれぞれは、ｐ形不純物が高濃度に導入されたｐ＋
形半導体領域９ａ，１０ａ，１１ａ，１２ａ，１３ａと
ｐ形不純物が低濃度に導入されたｐ−形配線領域９ｂ，
１０ｂ，１１ｂ，１２ｂ，１３ｂとで構成された、いわ
ゆるＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造を有している。ゲート電極１４，１５，１６，１
７は、低抵抗ポリシリコンからなる導電膜または上記低
抵抗ポリシリコンとシリサイド（ＷＳｉ２，ＭｏＳｉ２
など）とを積層した複合導電膜（ポリサイド）からなる
。ゲート電極１４，１５，１６，１７のそれぞれの側壁
には、ＬＤＤ構造を形成するためのサイドウォールスペ
ーサ５０が形成されている。サイドウォールスペーサ５
０は、例えば酸化珪素膜で形成される。P-type semiconductor regions 9, 10, 11, 12, 1
Each of 3 is p+ in which p-type impurity is introduced at a high concentration.
type semiconductor regions 9a, 10a, 11a, 12a, 13a and p-type wiring region 9b into which p-type impurities are introduced at a low concentration.
10b, 11b, 12b, 13b, so-called LDD (lightly doped drain)
) structure. Gate electrodes 14, 15, 16, 1
7 is a conductive film made of low resistance polysilicon or the low resistance polysilicon and silicide (WSi2, MoSi2
It consists of a composite conductive film (polycide) laminated with A sidewall spacer 50 for forming an LDD structure is formed on each sidewall of the gate electrodes 14, 15, 16, and 17. Side wall spacer 5
0 is formed of, for example, a silicon oxide film.
【００５３】ｐ形半導体領域１０には、ｐチャネル形Ｍ
ＩＳＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）の上層に堆積し
た絶縁膜５１の一部を開孔して形成したコンタクトホー
ル３３ａを通じてシャント用配線２７が接続されている
。ｐ形半導体領域１３には、絶縁膜５１の他の一部を開
孔して形成したコンタクトホール３３ａを通じてシャン
ト用配線２８が接続されている。シャント用配線２７，
２８は、例えばタングステン膜などの高融点金属膜から
なる。２個のコンタクトホール３３ａのそれぞれは、そ
の内部にタングステン膜５２を埋込んでその上面を平坦
化している。タングステン膜５２の埋込みは、選択ＣＶ
Ｄ法を用いて行われる。あるいは、絶縁膜５１上の全面
に堆積したタングステン膜をエッチバックすることによ
って埋込みを行ってもよい。The p-type semiconductor region 10 has a p-channel type M
The shunt wiring 27 is connected through a contact hole 33a formed by opening a part of the insulating film 51 deposited on the upper layer of the ISFETs (P1, P2, P3, P4). A shunt wiring 28 is connected to the p-type semiconductor region 13 through a contact hole 33a formed by opening another part of the insulating film 51. Shunt wiring 27,
28 is made of a high melting point metal film such as a tungsten film. Each of the two contact holes 33a has a tungsten film 52 buried therein to planarize its upper surface. The embedding of the tungsten film 52 is performed by selective CV
This is done using method D. Alternatively, the embedding may be performed by etching back the tungsten film deposited on the entire surface of the insulating film 51.
【００５４】このように本実施例では、コンタクトホー
ル３３ａの内部にタングステン膜５２を埋込むことによ
ってその上面を平坦化する。これにより、シャント用配
線２７，２８とセル給電配線３８とを接続するスルーホ
ール４６ａをコンタクトホール３３ａの直上に配置する
ことができる。As described above, in this embodiment, the upper surface of the contact hole 33a is flattened by burying the tungsten film 52 inside the contact hole 33a. Thereby, the through hole 46a connecting the shunt wirings 27, 28 and the cell power supply wiring 38 can be placed directly above the contact hole 33a.
【００５５】シャント用配線２７，２８が形成された第
１層目の配線層の上層には、第１の層間絶縁膜５３が堆
積されている。A first interlayer insulating film 53 is deposited above the first wiring layer in which the shunt wirings 27 and 28 are formed.
【００５６】また、第１層目の配線層をアルミニウム合
金膜よりもエレクトロマイグレーションに強いタングス
テン膜で形成することにより、第１層目の配線層で形成
された配線の厚さをアルミニュウム合金膜で形成した配
線に比べて低減できるので、第１の層間絶縁膜５３の表
面の平坦性を向上することができる。これにより、第２
層目の配線層以上の配線層における段差を低減すること
ができ、これらの配線層の電気的信頼性を向上すること
ができる。Furthermore, by forming the first wiring layer with a tungsten film that is more resistant to electromigration than an aluminum alloy film, the thickness of the wiring formed in the first wiring layer can be reduced by using the aluminum alloy film. Since it can be reduced compared to the formed wiring, the flatness of the surface of the first interlayer insulating film 53 can be improved. This allows the second
It is possible to reduce the level difference in wiring layers higher than the second wiring layer, and it is possible to improve the electrical reliability of these wiring layers.
【００５７】シャント用配線２７，２８は、タングステ
ン膜５２の埋込みによってその上面を平坦化したコンタ
クトホール３３ａ上に形成されているので、シャント用
配線２７，２８上の層間絶縁膜５３と絶縁膜５１上の層
間絶縁膜５３との段差は極めて僅かである。Since the shunt wires 27 and 28 are formed on the contact hole 33a whose upper surface is flattened by filling the tungsten film 52, the interlayer insulating film 53 and the insulating film 51 on the shunt wires 27 and 28 are The difference in level from the upper interlayer insulating film 53 is extremely small.
【００５８】シャント用配線２８には、層間絶縁膜５３
の一部を開孔して形成したスルーホール４６ａを通じて
セル給電配線３８が接続されている。第２層目の配線層
に形成されたセル給電配線３８は、例えばアルミニウム
合金膜からなる。スルーホール４６ａは、その内部にタ
ングステン膜５４を埋込んでその上面を平坦化している
。タングステン膜５４の埋込みは、選択ＣＶＤ法を用い
て行われる。あるいは、層間絶縁膜５３上の全面に堆積
したタングステン膜をエッチバックすることによって埋
込みを行ってもよい。The shunt wiring 28 is provided with an interlayer insulating film 53.
A cell power supply wiring 38 is connected through a through hole 46a formed by opening a portion of the cell. The cell power supply wiring 38 formed in the second wiring layer is made of, for example, an aluminum alloy film. The through hole 46a has a tungsten film 54 buried therein to planarize its upper surface. The embedding of the tungsten film 54 is performed using a selective CVD method. Alternatively, the embedding may be performed by etching back the tungsten film deposited on the entire surface of the interlayer insulating film 53.
【００５９】セル給電配線３８は、タングステン膜５４
の埋込みによってその上面を平坦化したスルーホール４
６ａ上に形成されているので、その段差は極めて僅かで
ある。 セル給電配線３８が形成された第２層目の配
線層の上層には、第２の層間絶縁膜５５が堆積され、層
間絶縁膜５５の上層には、信号配線４７が形成されてい
る。信号配線４７が形成された第３層目の配線層の上層
には、第３の層間絶縁膜５６が堆積され、層間絶縁膜５
６の上層には、信号配線４８が形成されている。信号配
線４８が形成された第４層目の配線層の上層には、表面
保護膜（パッシベーション膜）５７が堆積されている。The cell power supply wiring 38 is made of a tungsten film 54.
Through hole 4 whose upper surface is flattened by embedding
Since it is formed on 6a, the difference in level is extremely small. A second interlayer insulating film 55 is deposited on the second wiring layer in which the cell power supply wiring 38 is formed, and a signal wiring 47 is formed on the upper layer of the interlayer insulating film 55. A third interlayer insulating film 56 is deposited on the third wiring layer in which the signal wiring 47 is formed.
A signal wiring 48 is formed in the upper layer of 6. A surface protection film (passivation film) 57 is deposited on the fourth wiring layer in which the signal wiring 48 is formed.
【００６０】なお、絶縁膜５１，層間絶縁膜５３，５５
は、例えば酸化珪素膜、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ
）膜、窒化珪素膜等の単層あるいはこれらの複合膜で形
成される。Note that the insulating film 51, interlayer insulating films 53, 55
For example, silicon oxide film, BPSG (Boron-dop
ed Phospho-Silicate Glass
) film, silicon nitride film, etc., or a composite film thereof.
【００６１】このように、比較的長い配線長をもつ第２
層目以上の配線層及びセル給電配線を、アルミニウム合
金膜のような低抵抗材料で形成することにより、配線抵
抗を低減でき、搭載したシステムの動作速度を向上する
ことができる。[0061] In this way, the second
By forming the wiring layers and the cell power supply wiring in the second and higher wiring layers with a low resistance material such as an aluminum alloy film, the wiring resistance can be reduced and the operating speed of the installed system can be improved.
【００６２】以上、本発明者によってなされた発明を実
施例に基づいて具体的に説明したが、本発明は前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることはいうまでもない。[0062] Above, the invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. It goes without saying that there is.
【００６３】前記実施例では、ＭＩＳＦＥＴの所定の半
導体領域上のほぼ全域にわたって開孔した大径のコンタ
クトホールを通じて半導体領域を第１層配線でシャント
したが、例えば図４Ａに示すように、ＭＩＳＦＥＴの所
定の半導体領域（１０，１３，１９〜２２）上のほぼ全
域に小径のコンタクトホール３３を多数開孔し、これに
よって第１層目の配線層に形成したシャント用配線（２
７〜３２）と所定の半導体領域（１０，１３，１９〜２
２）のそれぞれを接続してもよい。この場合も、シャン
ト用配線（２７〜３２）と第２層目の配線層に形成した
セル給電配線（３８，３９）とを接続するスルーホール
４６は、小径のコンタクトホール３３の直上に形成すれ
ばよい。In the above embodiment, the semiconductor region was shunted by the first layer wiring through a large-diameter contact hole opened over almost the entire area on a predetermined semiconductor region of the MISFET. A large number of small-diameter contact holes 33 are opened in almost the entire area on the predetermined semiconductor regions (10, 13, 19-22), thereby connecting the shunt wiring (2) formed in the first wiring layer.
7 to 32) and predetermined semiconductor regions (10, 13, 19 to 2)
2) may be connected. In this case as well, the through hole 46 connecting the shunt wiring (27 to 32) and the cell power supply wiring (38, 39) formed in the second wiring layer is formed directly above the small diameter contact hole 33. Bye.
【００６４】なお、図４Ａにおいて、セル電源配線３８
，３９以外の第２層目以上の配線層を省略した図を、図
４Ｂに示す。Note that in FIG. 4A, the cell power supply wiring 38
, 39 is shown in FIG. 4B, in which the second and higher wiring layers other than 39 are omitted.
【００６５】このように、コンタクトホール３３の大き
さを、同一のサイズにそろえることにより、これらコン
タクトホール３３を形成する時すべてのコンタクトホー
ルのアスペクト比が同一になるので、いわゆるマイクロ
ローディング効果低減し、コンタクトホール３３部にお
ける電気的接続の信頼性を向上することができる。[0065] By making the contact holes 33 the same size in this way, the aspect ratios of all the contact holes will be the same when forming these contact holes 33, so that the so-called microloading effect can be reduced. , the reliability of electrical connection at the contact hole 33 portion can be improved.
【００６６】また、図４Ａ，Ｂにおいて、スルーホール
４６はコンタクトホール３３の直上に形成しているが、
これに限らず図５Ａ，Ｂに示すようにスルーホール４６
とコンタクトホール３３は互いちがいの位置にくるよう
に形成してもよい。なお、図５Ｂは、図５Ａにおいて、
セル電源配線３８，３９以外の第２層目以上の配線層を
省略した図である。また、セル給電配線３８，３９は半
導体領域上のほぼ全面を覆うように形成してもよい。こ
れにより、セル給電配線３８，３９の配線抵抗を低減す
ることができるとともに、セル給電配線３８，３９と半
導体領域とのコンタクト抵抗を低減することができる。Furthermore, in FIGS. 4A and 4B, the through hole 46 is formed directly above the contact hole 33, but
The through hole 46 is not limited to this, as shown in FIGS. 5A and 5B.
The contact holes 33 and 33 may be formed at different positions. Note that FIG. 5B is different from that in FIG. 5A.
It is a diagram in which the second and higher wiring layers other than cell power supply wirings 38 and 39 are omitted. Further, the cell power supply wirings 38 and 39 may be formed to cover almost the entire surface of the semiconductor region. Thereby, the wiring resistance of the cell power supply wirings 38, 39 can be reduced, and the contact resistance between the cell power supply wirings 38, 39 and the semiconductor region can be reduced.
【００６７】前記実施例のＣＭＯＳゲートアレイは、敷
き詰め方式となっているが、必ずしもこれに限定される
ものではなく、固定チャネル方式のものを採用すること
もできる。Although the CMOS gate array of the above embodiment is of a spread type, it is not necessarily limited to this, and a fixed channel type can also be adopted.
【００６８】また、本発明はＣＭＯＳゲートアレイに限
定されず、Ｂｉ−ＣＭＯＳゲートアレイに適用できるこ
とは勿論である。Furthermore, the present invention is not limited to CMOS gate arrays, but can of course be applied to Bi-CMOS gate arrays.
【００６９】本発明の他の実施例であるスタンダードセ
ル方式を採用する半導体集積回路装置の概略構成を図６
（チップレイアウト図）で示す。FIG. 6 shows a schematic configuration of a semiconductor integrated circuit device employing the standard cell method, which is another embodiment of the present invention.
(Chip layout diagram).
【００７０】図６Ａに示すように、スタンダードセル方
式を採用する半導体集積回路装置１００は平面方形状で
構成される。この半導体集積回路装置１００は単結晶珪
素基板で構成される。As shown in FIG. 6A, a semiconductor integrated circuit device 100 employing the standard cell method has a rectangular shape in plan view. This semiconductor integrated circuit device 100 is constructed from a single crystal silicon substrate.
【００７１】半導体集積回路装置１００の平面方形状の
各辺に沿った周辺領域には外部端子（ボンディングパッ
ド）１０２が複数個配置される。半導体集積回路装置１
００の外部端子１０２の内側の領域には入出力バッファ
回路１０３が配置される。入出力バッファ回路１０３は
１個の又は複数個の外部端子１０２毎に配置される。A plurality of external terminals (bonding pads) 102 are arranged in the peripheral region along each side of the planar rectangular shape of the semiconductor integrated circuit device 100. Semiconductor integrated circuit device 1
An input/output buffer circuit 103 is arranged in the area inside the external terminal 102 of 00. An input/output buffer circuit 103 is arranged for each one or a plurality of external terminals 102.
【００７２】半導体集積回路装置１００の入出力バッフ
ァ回路１０３の内側の領域１０４には複数個のブロック
１１０〜１２２が配置される。ブロック１１０〜１２２
は半導体集積回路装置１００に搭載されるシステムを構
成する。ブロック１１０，１１１の夫々は、例えば論理
マクロセル，ＲＯＭであり、ブロック１１２〜１２２は
例えばレジスタ群，メモリ管理ユニット，バス制御部等
のランダムブロックである。なお、ブロック１１０〜１
２２は、例えばＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒ
ｕｃｔｉｏｎＳｅｔ Ｃｏｍｐｕｔｅｒ）プロセッサシ
ステムの場合、データキャッシュメモリ，命令キャッシ
ュメモリＲＩＳＣ型ＣＰＵコア等を含む。A plurality of blocks 110 to 122 are arranged in the region 104 inside the input/output buffer circuit 103 of the semiconductor integrated circuit device 100. Blocks 110-122
constitutes a system mounted on the semiconductor integrated circuit device 100. Each of the blocks 110 and 111 is, for example, a logic macro cell or a ROM, and the blocks 112 to 122 are random blocks such as a register group, a memory management unit, a bus control section, etc. In addition, blocks 110 to 1
22 is, for example, a RISC (Reduced Instr.
In the case of a processor system, it includes a data cache memory, an instruction cache memory, a RISC type CPU core, etc.
【００７３】これらブロック１１２〜１２２は、１つの
機能ブロック又は回路ブロックとして構成されたマクロ
セルである。These blocks 112 to 122 are macro cells configured as one functional block or circuit block.
【００７４】これらブロック１１２〜１２２間は、例え
ば第２層目，第３層目及び第４層目の配線層を用いて形
成された配線１３０，１３２で結線される。These blocks 112 to 122 are connected by wirings 130 and 132 formed using, for example, second, third, and fourth wiring layers.
【００７５】図６Ｂに示すように、ランダムブロック１
１２〜１２２は、例えば複数の論理セル１４０〜１５０
で構成される。これら論理セルは、ＣＭＯＳ及びＢｉ−
ＣＭＯＳで形成されたＮＡＮＤ回路，ＯＲ回路，フリッ
プフロップ回路，インバータ回路，加算器及びドライバ
ー回路等で構成される。各ブロック内の配線（論理セル
間の配線）は、主に第１層目，第２層目及び第３層目の
配線層を用いて形成された配線１６０〜１６２で結線さ
れる。第３層目の配線は、特に限定されないが例えば論
理セルの数が多い規模の大きなブロックにおいて、ブロ
ック内配線に用いられる。As shown in FIG. 6B, random block 1
12 to 122 are, for example, a plurality of logic cells 140 to 150.
Consists of. These logic cells are CMOS and Bi-
It is composed of a NAND circuit, an OR circuit, a flip-flop circuit, an inverter circuit, an adder, a driver circuit, etc. formed of CMOS. Wiring within each block (wiring between logic cells) is connected by wiring 160 to 162 formed mainly using first, second, and third wiring layers. Although not particularly limited, the third layer wiring is used for intra-block wiring, for example, in a large block with a large number of logic cells.
【００７６】また、論理セルへの給電は、第３層目の配
線層１６４ａ（ＶＳＳ），１６４ｂ（ＶＤＤ）及び第２
層目の配線層１６５ａ（ＶＳＳ），１６５ｂ（ＶＤＤ）
を通して行われる。Furthermore, power is supplied to the logic cells through the third wiring layer 164a (VSS), 164b (VDD) and the second
Wiring layers 165a (VSS), 165b (VDD)
It is done through.
【００７７】これら論理セル及びマクロセルは論理セル
ライブラリ内に登録されている。また、システムを構成
するのに必要な新たなブロック（マクロセル）の設計は
、主に論理セルライブラリに登録されている論理セルを
用いて行われる。These logic cells and macro cells are registered in a logic cell library. Further, the design of new blocks (macrocells) required to configure the system is mainly performed using logic cells registered in the logic cell library.
【００７８】図７Ａに、論理セルの一例を示す。図７Ａ
は、Ｂｉ−ＣＭＯＳで形成された２入力ＮＯＲ回路の平
面図，図７Ｃはその概略等価回路図である。また、図７
Ａにおいて電源配線以外の第２層目の配線層を省略した
図を図７Ｂに示す。 ｐチャネルＭＩＳＦＥＴＱｐは
、フィールド絶縁膜４９によって周囲を囲まれた、領域
内に形成され、主に、ゲート絶縁膜，ゲート電極１７０
，ソース領域及びドレイン領域である一対のｐ＋型半導
体領域１７２で構成される。ｎチャネルＭＩＳＦＥＴＱ
ｎ，Ｑｎ”は、フィールド絶縁膜４９で周囲を囲まれた
領域内に形成され、主に、ゲート絶縁膜，ゲート電極１
７４，ソース領域及びドレイン領域である一対のｎ＋型
半導体領域１７６で構成される。なお、図７Ｃに示すｎ
チャネルＭＩＳＦＥＴＱｎ’は、図７Ａ，Ｃにおいて並
列に形成された３個のｎチャネルＭＩＳＦＥＴＱｎ”に
対応している。FIG. 7A shows an example of a logic cell. Figure 7A
is a plan view of a two-input NOR circuit formed of Bi-CMOS, and FIG. 7C is a schematic equivalent circuit diagram thereof. Also, Figure 7
FIG. 7B shows a diagram in which the second wiring layer other than the power supply wiring in A is omitted. The p-channel MISFET Qp is formed in a region surrounded by a field insulating film 49, and mainly consists of a gate insulating film and a gate electrode 170.
, a pair of p+ type semiconductor regions 172, which are a source region and a drain region. n-channel MISFETQ
n, Qn'' are formed in a region surrounded by the field insulating film 49, and are mainly formed in the gate insulating film and the gate electrode 1.
74, and a pair of n+ type semiconductor regions 176 which are a source region and a drain region. Note that n shown in FIG. 7C
Channel MISFETQn' corresponds to three n-channel MISFETQn'' formed in parallel in FIGS. 7A and 7C.
【００７９】ｐチャネルＭＩＳＦＥＴＱｐの一方のｐ＋
型半導体領域１７２は、ゲート長方向に隣接する他のｐ
チャネルＭＩＳＦＥＴＱｐの他方のｐ＋型半導体領域１
７２と一体に形成される。つまり、３つのｐチャネルＭ
ＩＳＦＥＴＱｐの夫々はフィールド絶縁膜４９を介在さ
せずに直列に接続される。同様に、ｎチャネルＭＩＳＦ
ＥＴＱｎ，Ｑｎ”の一方のｎ＋型半導体領域１７４は、
ゲート長方向に隣接する他のＭＩＳＦＥＴＱｎ，Ｑｎ”
の他方のｎ＋型半導体領域１７４と一体に構成される。
つまり、８つのｎチャネルＭＩＳＦＥＴＱｎ，Ｑｎ”の
夫々は直列に接続される。One p+ of p-channel MISFETQp
The p-type semiconductor region 172 is adjacent to other p-type semiconductor regions in the gate length direction.
The other p + type semiconductor region 1 of channel MISFET Qp
72. That is, three p-channel M
The ISFETQp are connected in series without intervening field insulating film 49. Similarly, n-channel MISF
One n+ type semiconductor region 174 of ETQn,Qn'' is
Other MISFETQn, Qn'' adjacent to the gate length direction
It is constructed integrally with the other n+ type semiconductor region 174. That is, each of the eight n-channel MISFETs Qn and Qn'' are connected in series.
【００８０】ＱＢはバイポーラトランジスタであり、１
８０はコレクタ領域，１８２はベース領域，１８４はエ
ミッタ領域である。QB is a bipolar transistor, and 1
80 is a collector region, 182 is a base region, and 184 is an emitter region.
【００８１】論理セル内の配線は、主に、第１層目の配
線層，第２層目の配線層で形成される。第１層目の配線
層は、主に、ｐチャネルＭＩＳＦＥＴの半導体領域１７
２，ｎチャネルＭＩＳＦＥＴの半導体領域１７６をシャ
ントするための配線（シャント用配線）１９０ａ，１９
０ｂ論理セル内配線１９２を構成する。シャント用配線
１９０ｂは、論理セル内配線１９２と一体に形成されて
いる。第１層目の配線１９０ａ，１９０ｂ，１９２は、
半導体領域１７２，１７６及びゲート電極１７４とコン
タクトホール２００，２００ａを通じて結線される。第
２層目の配線層で形成された論理セル内配線１９４ａは
、第１層目の配線１７９とコンタクトホール２０２を通
じて接続される。また、１７８はゲート電極と同層でか
つ一体に形成された論理セル内配線である。The wiring within the logic cell is mainly formed of a first wiring layer and a second wiring layer. The first wiring layer mainly consists of the semiconductor region 17 of the p-channel MISFET.
2. Wiring for shunting the semiconductor region 176 of the n-channel MISFET (shunt wiring) 190a, 19
0b logic cell internal wiring 192 is configured. The shunt wiring 190b is formed integrally with the logic cell internal wiring 192. The first layer wirings 190a, 190b, 192 are
The semiconductor regions 172 and 176 and the gate electrode 174 are connected through contact holes 200 and 200a. The logic cell wiring 194a formed in the second wiring layer is connected to the first wiring 179 through the contact hole 202. Moreover, 178 is a logic cell interconnection formed in the same layer and integrally with the gate electrode.
【００８２】このように本実施例では、所定の半導体領
域１７２，１７６上のほぼ全域にわたって複数のコンタ
クトホール２００を開口し、第１層目の配線層に形成し
たシャント用配線１９０ａ，１９０ｂと所定の半導体領
域１７２，１７６とをコンタクトホール２００を通じて
接続する。これにより、前述の実施例と同様にコンタク
ト抵抗および拡散抵抗を低減することができる。As described above, in this embodiment, a plurality of contact holes 200 are opened over almost the entire area on the predetermined semiconductor regions 172, 176, and the shunt wirings 190a, 190b formed in the first wiring layer are connected to the predetermined ones. The semiconductor regions 172 and 176 are connected through contact holes 200. Thereby, contact resistance and diffusion resistance can be reduced similarly to the previous embodiments.
【００８３】第２層目の配線層は、ブロック内において
、論理セル内配線１９４ａの他に、主に、論理セル間の
配線１９４ｂ，セル給電配線１９６（ＶＤＤ），１９８
（ＶＳＳ）に使用される。一対のセル給電配線１９６，
１９８は、列方向（ゲート電極１７４が延在する方向と
は垂直方向）に並行に延在し、かつ、セル給電配線１９
６，１９８の夫々は半導体領域１７２，１７６の夫々の
少なくとも一部を覆うように論理セル内配線１９４ａよ
りも配線幅の広い配線で構成される。The second wiring layer mainly includes wiring 194b between logic cells, cell power supply wiring 196 (VDD), 198 in addition to internal logic cell wiring 194a within a block.
(VSS). A pair of cell power supply wiring lines 196,
198 extends in parallel in the column direction (perpendicular to the direction in which the gate electrode 174 extends) and is connected to the cell power supply wiring 19
Each of 6 and 198 is formed of a wiring having a wider wiring width than the internal logic cell wiring 194a so as to cover at least a portion of each of the semiconductor regions 172 and 176.
【００８４】セル給電配線１９６（ＶＤＤ），１９８（
ＶＳＳ）の配線幅Ｗ１，Ｗ２の夫々は、大体論理セルの
セル高さＣＨの１／４程度以上の幅で構成される。この
ように、本実施例では論理セル内の電源ラインの幅（Ｗ
１＋Ｗ２）は、大体セル高さＣＨの１／２を占めている
。セル給電配線１９６，１９８は、スルーホール２０２
を通じてシャント用配線１９０ａ，ｂに接続される。Cell power supply wiring 196 (VDD), 198 (
Each of the wiring widths W1 and W2 of the logic cell (VSS) has a width that is approximately 1/4 or more of the cell height CH of the logic cell. In this way, in this embodiment, the width (W) of the power supply line in the logic cell
1+W2) occupies approximately 1/2 of the cell height CH. Cell power supply lines 196 and 198 are connected to through holes 202
The shunt wires 190a and 190b are connected through the shunt wires 190a and 190b.
【００８５】セル給電配線１９６，１９８とシャント用
配線１９０ａ，ｂとを接続するスルーホール２０２は、
特に限定されないが、コンタクトホール２００とは平面
的にみてたがいちがいの位置に形成される。また、スル
ーホール２０２とコンタクトホール２００とは実質的に
同じサイズで構成される。一対のセル給電配線１９６，
１９８の間には、論理セル間及び論理セル内を結線する
第２層目の配線１９４ａ，ｂが形成される。The through hole 202 connecting the cell power supply wiring 196, 198 and the shunt wiring 190a, b is
Although not particularly limited, it is formed at a different position from the contact hole 200 when viewed from above. Further, the through hole 202 and the contact hole 200 are configured to have substantially the same size. A pair of cell power supply wiring lines 196,
Second layer wirings 194a and 194b are formed between the wirings 198 to connect between and within the logic cells.
【００８６】第２層目の配線１９４ａ，ｂは、主に、列
方向に並行に延在する。このように本実施例では、ブロ
ック内においてセル給電配線１９６，１９８、論理セル
内配線１９４ａ，論理セル間の配線（ブロック内配線）
１９４ｂを第２層目の配線層で形成する。これにより、
前述の実施例と同様の効果を奏することができる。つま
り、シャント用配線１９０ｂと論理セル内配線１９２を
一体に形成することができるので、コンタクト抵抗を低
減できるとともに、第２層目の配線層を論理セル内配線
１９４ａに使用することで基本セルサイズを増大させず
に高集積化することができる。The second layer wirings 194a and 194b mainly extend in parallel in the column direction. As described above, in this embodiment, within a block, cell power supply wirings 196, 198, internal logic cell wiring 194a, wiring between logic cells (intrablock wiring)
194b is formed as a second wiring layer. This results in
The same effects as in the above embodiment can be achieved. In other words, since the shunt wiring 190b and the logic cell wiring 192 can be integrally formed, contact resistance can be reduced, and by using the second wiring layer for the logic cell wiring 194a, the basic cell size can be reduced. High integration can be achieved without increasing.
【００８７】また、特に限定はされないがブロック内に
おいて、第１層目，第２層目及び第３層目の配線層の夫
々は、同じ配線ピッチ（１〜３μｍ）かつ同じ配線幅（
０．５〜１．５μｍ）で構成される。ブロック間を結線
する第２層目及び第３層目の配線層の夫々は、ブロック
内の第２層目及び第３層目の配線層よりも大きな配線ピ
ッチ及び大きな配線幅で構成される。Although not particularly limited, each of the first, second, and third wiring layers within a block has the same wiring pitch (1 to 3 μm) and the same wiring width (
0.5 to 1.5 μm). Each of the second and third wiring layers that connect the blocks has a larger wiring pitch and larger wiring width than the second and third wiring layers within the block.
【００８８】このように、同じ配線層内においても、ブ
ロック内の信号配線と、ブロック間を結線する信号配線
とで配線ピッチ，配線幅を変えることにより、ブロック
内配線の配線長よりも長くなるブロック間を結線する信
号配線のＣＲ定数の増大を防止し、システムの動作速度
を向上することができる。In this way, even within the same wiring layer, by changing the wiring pitch and wiring width between the signal wiring within a block and the signal wiring connecting between blocks, the wiring length becomes longer than the wiring within the block. It is possible to prevent an increase in the CR constant of signal wiring connecting blocks and improve the operating speed of the system.
【００８９】また、各ブロックに電源（ＶＤＤ，ＶＳＳ
）を給電するブロック給電配線は、主に第３層目及び第
４層目の配線層で形成される。第４層目の配線層で形成
されるブロック間を結線する信号配線は、特に限定され
ないが、配線ピッチ３〜５μｍ，配線幅２〜４μｍで構
成される。また第１層目，第２層目，第３層目及び第４
層目の配線の配線の厚さは夫々、例えば０．３μｍ，０
．６μｍ，０．６μｍ，１．２μｍである。第３層目の
配線は、主に、第２層目の配線と垂直に延在する。第４
層目の配線は、主に、第３層目の配線と並行に延在する
。また、前述の実施例と同様に第１層目の配線層は、例
えばタングステンなどの高融点金属膜で形成され、第２
層目，第３層目及び第４層目の配線層は、高融点金属膜
よりも抵抗の低い金属膜例えばアルミニウム合金膜で形
成される。[0089] In addition, each block has a power supply (VDD, VSS
) is mainly formed of the third and fourth wiring layers. Although the signal wiring connecting the blocks formed in the fourth wiring layer is not particularly limited, it is configured with a wiring pitch of 3 to 5 μm and a wiring width of 2 to 4 μm. Also, the first layer, second layer, third layer and fourth layer
The thickness of the wiring of the layer wiring is, for example, 0.3 μm and 0.3 μm, respectively.
．． They are 6 μm, 0.6 μm, and 1.2 μm. The third layer wiring mainly extends perpendicularly to the second layer wiring. Fourth
The wiring in the third layer mainly extends in parallel with the wiring in the third layer. Further, as in the above embodiment, the first wiring layer is formed of a high melting point metal film such as tungsten, and the second
The third, third, and fourth wiring layers are formed of a metal film, such as an aluminum alloy film, which has a lower resistance than a high-melting point metal film.
【００９０】なお、特に制限されないが、コンタクトホ
ール２００，スルーホール２０２は前記実施例と同様に
タングステンが埋込まれている。これにより、前述の実
施例と同様に、論理セルサイズを増大させずに高集積化
するこができるとともに、多層配線構造において上層の
配線層の下地段差を低減し、電気的信頼性を向上するこ
とができる。なお、図８Ａに論理セルの他の例であるＣ
ＭＯＳで形成された３入力ＮＡＮＤ回路の平面図を示す
。図８Ｂに、図８Ａの等価回路図を示す。 次に、前
述のスタンダードセル方式を採用する半導体集積回路装
置１００の形成方法について、図９（プロセスフロー図
）を用いて簡単に説明する。Although not particularly limited, the contact hole 200 and the through hole 202 are filled with tungsten as in the previous embodiment. As in the previous embodiment, this enables high integration without increasing the logic cell size, and also reduces the level difference between the bases of the upper wiring layer in a multilayer wiring structure, improving electrical reliability. be able to. In addition, FIG. 8A shows C which is another example of the logic cell.
A plan view of a three-input NAND circuit formed of MOS is shown. FIG. 8B shows an equivalent circuit diagram of FIG. 8A. Next, a method for forming the semiconductor integrated circuit device 100 employing the above-mentioned standard cell method will be briefly described using FIG. 9 (process flow diagram).
【００９１】まず、半導体集積回路装置１００に搭載す
る論理を設計し、論理回路図を作成する〈３００〉。First, the logic to be mounted on the semiconductor integrated circuit device 100 is designed and a logic circuit diagram is created <300>.
【００９２】次に、論理回路図に基づき、コンピュータ
を使用する自動配置配線システム（ＤＡ）で論理回路の
配置及び結線を自動的に行う〈３１０〉。自動配置配線
システムにおいては、初めに、論理回路図に基づき、自
動配置配線システムで扱える結線情報（ＮＥＴ ＬＩ
ＳＴ）としてこの結線情報を自動配置配線システムに入
力する〈３１１〉。Next, based on the logic circuit diagram, the logic circuits are automatically placed and wired using an automatic placement and wiring system (DA) using a computer (310). In the automatic placement and routing system, first, based on the logic circuit diagram, connection information (NET LI) that can be handled by the automatic placement and routing system is
ST), this connection information is input into the automatic placement and routing system <311>.
【００９３】次に、自動配置配線システムに入力された
結線情報に基づき、設計された論理回路の自動配置配線
を行う〈３２０〉。Next, the designed logic circuit is automatically placed and routed based on the connection information input to the automatic placement and routing system (320).
【００９４】この自動配置配線段階〈３２０〉では、特
に限定されないが、論理セルライブラリを用い、ブロッ
ク内の配置配線〈３２１〉，ブロックの配置〈３２２〉
，ブロック間の配線〈３２３〉を自動的に行ない、論理
回路情報を完成させる。In this automatic placement and wiring step <320>, a logic cell library is used, although not particularly limited, to perform placement and wiring within a block <321> and block placement <322>.
, wiring between blocks <323> is automatically performed to complete the logic circuit information.
【００９５】次に、自動配置配線システムで完成された
論理回路情報は、この自動配置配線システムにおいてデ
ザインルールに基づきマスク作成用データに変換される
〈３４０〉。前述の結線情報を入力する段階〈３１１〉
からこのマスク作成用データに変換する段階〈３４０〉
までは自動配置配線システムで自動的に処理される。Next, the logic circuit information completed by the automatic placement and routing system is converted into mask creation data based on design rules in the automatic placement and routing system (340). Step of inputting the above-mentioned connection information <311>
Step of converting from to this mask creation data <340>
Up to this point, the automatic placement and routing system will automatically process the process.
【００９６】次に、マスク作成用データに基づき、電子
線（ＥＢ）描画装置で結線用マスク（結線パターンを有
する製造用マスク）を形成する〈３５０〉。Next, based on the mask creation data, a connection mask (manufacturing mask having a connection pattern) is formed using an electron beam (EB) lithography device (350).
【００９７】次に、結線用マスクを使用し、デバイスプ
ロセスを施す〈３６０〉ことによって、所定の論理が搭
載された半導体集積回路装置１００が実質的に完成する
〈３７０〉。Next, by using a connection mask and performing a device process <360>, the semiconductor integrated circuit device 100 on which a predetermined logic is mounted is substantially completed <370>.
【００９８】以上の説明では主として本発明者によって
なされた発明を、その背景となった利用分野であるゲー
トアレイ方式及びスタンダードセル方式の半導体集積回
路装置に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、その他の半導体集積回路
装置に広く利用することができる。すなわち本発明は、
少なくともＭＩＳＦＥＴを含む回路素子で構成されたセ
ルと多層配線構造とを備えた半導体集積回路装置に適用
することができる。In the above explanation, the invention made by the present inventor was mainly applied to the semiconductor integrated circuit devices of the gate array type and the standard cell type, which are the field of application that formed the background of the invention. The present invention is not limited thereto, and can be widely used in other semiconductor integrated circuit devices. That is, the present invention
The present invention can be applied to a semiconductor integrated circuit device including a cell configured of circuit elements including at least a MISFET and a multilayer wiring structure.
【００９９】[0099]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば下
記の通りである。Effects of the Invention Among the inventions disclosed in this application, the effects obtained by the typical inventions are briefly explained below.
【０１００】（１） ＭＩＳＦＥＴからなる回路素子で
構成されたセルと多層配線構造とを備えた半導体集積回
路装置において、ＭＩＳＦＥＴの所定の半導体領域（ソ
ース・ドレイン領域）上のほぼ全域にコンタクトホール
を形成し、第１層目の配線層に形成したシャント用配線
と所定の半導体領域とをコンタクトホールを通じて接続
することにより、ＭＩＳＦＥＴの半導体領域とシャント
用配線との接触面積を広くすることができるので、ＭＩ
ＳＦＥＴの寄生抵抗を低減することができ、半導体集積
回路装置の高速動作を促進することができる。この場合
、セル給電配線を第２層目の配線層に形成することによ
り、半導体集積回路装置の集積度の低下を防止すること
ができる。(1) In a semiconductor integrated circuit device having a multilayer wiring structure and a cell composed of a circuit element consisting of a MISFET, a contact hole is formed in almost the entire area above a predetermined semiconductor region (source/drain region) of the MISFET. By connecting the shunt wiring formed in the first wiring layer and a predetermined semiconductor region through a contact hole, the contact area between the semiconductor region of the MISFET and the shunt wiring can be increased. , M.I.
The parasitic resistance of the SFET can be reduced, and high-speed operation of the semiconductor integrated circuit device can be promoted. In this case, by forming the cell power supply wiring in the second wiring layer, it is possible to prevent the degree of integration of the semiconductor integrated circuit device from decreasing.
【０１０１】（２） 前記（１）の半導体集積回路装置
において、シャント用配線とセル給電配線とを接続する
スルーホールをコンタクトホールの真上に配置すること
により、基本セル面積の増加を防止することができるの
で、その集積度を向上させることができる。(2) In the semiconductor integrated circuit device of (1) above, an increase in the basic cell area is prevented by arranging the through hole that connects the shunt wiring and the cell power supply wiring directly above the contact hole. Therefore, the degree of integration can be improved.
【０１０２】（３） シャント用配線とセル給電配線と
を接続するスルーホールを前記コンタクトホールの真上
に配置する際に、前記コンタクトホールの内部にタング
ステンなどの高融点金属を埋込むことにより、コンタク
トホール上を平坦化することができるので、スルーホー
ルをコンタクトホールの直上に配置し易くなる。(3) When arranging the through hole connecting the shunt wiring and the cell power supply wiring directly above the contact hole, by burying a high melting point metal such as tungsten inside the contact hole, Since the surface of the contact hole can be flattened, it becomes easier to arrange the through hole directly above the contact hole.
【図１】本発明の一実施例であるゲートアレイ方式を採
用する半導体集積回路装置概略全体平面図である。FIG. 1 is a schematic overall plan view of a semiconductor integrated circuit device that employs a gate array method according to an embodiment of the present invention.
【図２Ａ】半導体集積回路装置の基本セルを示す平面図
である。FIG. 2A is a plan view showing a basic cell of a semiconductor integrated circuit device.
【図２Ｂ】図２Ａにおいて、セル給電配線以外の第２層
目以上の配線層を省略した図である。FIG. 2B is a diagram in which the second and higher wiring layers other than the cell power supply wiring are omitted in FIG. 2A.
【図３】図２のＩＩ−ＩＩ線における断面図である。FIG. 3 is a sectional view taken along line II-II in FIG. 2;
【図４Ａ】本発明の他の実施例である半導体集積回路装
置の基本セルを示す平面図である。FIG. 4A is a plan view showing a basic cell of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図４Ｂ】図４Ａにおいて、セル給電配線以外の第２層
目以上の配線層を省略した図である。FIG. 4B is a diagram in which the second and higher wiring layers other than the cell power supply wiring are omitted in FIG. 4A.
【図５Ａ】本発明のさらに他の実施例である半導体集積
回路装置の基本セルを示す平面図である。FIG. 5A is a plan view showing a basic cell of a semiconductor integrated circuit device according to still another embodiment of the present invention.
【図５Ｂ】は、図５Ａにおいて、セル給電配線以外の第
２層目以上の配線層を省略した図である。FIG. 5B is a diagram in which the second and higher wiring layers other than the cell power supply wiring are omitted in FIG. 5A.
【図６Ａ】本発明の他の実施例であるスタンダートセル
方式を採用する半導体集積回路装置の概略全体平面図で
ある。FIG. 6A is a schematic overall plan view of a semiconductor integrated circuit device employing a standard cell method, which is another embodiment of the present invention.
【図６Ｂ】この半導体集積回路装置のブロックを示す図
である。FIG. 6B is a diagram showing a block of this semiconductor integrated circuit device.
【図７Ａ】図６に示す半導体集積回路装置の論理セルの
一例を示す平面図である。7A is a plan view showing an example of a logic cell of the semiconductor integrated circuit device shown in FIG. 6; FIG.
【図７Ｂ】図７Ａにおいてセル給電配線以外の第２層目
以上の配線層を省略した図である。FIG. 7B is a diagram in which the second and higher wiring layers other than the cell power supply wiring are omitted in FIG. 7A;
【図７Ｃ】図７Ａの概略等価回路図である。FIG. 7C is a schematic equivalent circuit diagram of FIG. 7A.
【図８Ａ】図６に示す半導体集積回路装置の論理セルの
他の例である。8A is another example of the logic cell of the semiconductor integrated circuit device shown in FIG. 6. FIG.
【図８Ｂ】図８Ａの等価回路図である。FIG. 8B is an equivalent circuit diagram of FIG. 8A.
【図９】図６に示す半導体集積回路装置の形成方法を示
すプロセスフローである。9 is a process flow showing a method for forming the semiconductor integrated circuit device shown in FIG. 6;
２７〜３２…シャント用配線（第１層配線）、３４〜３
７…信号配線（第１層配線）、３３ａ，３３ｂ…コンタ
クトホール、３８（ＶＤＤ），３９（ＶＳＳ）…セル給
電配線（第２層配線）、４０〜４５…信号配線（第２層
配線）、４６ａ，４６ｂ…スルーホール、４７…信号配
線（第３層配線）、４８…信号配線（第４層配線）、１
３０，１３２，１６０−１６２…配線、１６４ａ（ＶＳ
Ｓ），１６４ｂ（ＶＤＤ）…第３層配線、１６５ａ（Ｖ
ＳＳ），１６５ｂ（ＶＤＤ）…第４層配線、１９０ａ，
１９０ｂ…シャント用配線（第１層配線）、１９２…論
理セル内配線（第１層配線）、１９４ａ，１９４ｂ…配
線（第２層配線）、１９６，１９８…セル給電配線（第
２層配線）。27-32...Shunt wiring (first layer wiring), 34-3
7... Signal wiring (first layer wiring), 33a, 33b... Contact hole, 38 (VDD), 39 (VSS)... Cell power supply wiring (second layer wiring), 40-45... Signal wiring (second layer wiring) , 46a, 46b... Through hole, 47... Signal wiring (third layer wiring), 48... Signal wiring (fourth layer wiring), 1
30, 132, 160-162...Wiring, 164a (VS
S), 164b (VDD)...Third layer wiring, 165a (V
SS), 165b (VDD)...4th layer wiring, 190a,
190b... Shunt wiring (first layer wiring), 192... Logic cell internal wiring (first layer wiring), 194a, 194b... Wiring (second layer wiring), 196, 198... Cell power supply wiring (second layer wiring) .
Claims (5)
配線構造とを備えた半導体集積回路装置において、前記
ＭＩＳＦＥＴの所定の半導体領域に接続する第１層目の
配線を前記半導体領域上にほぼ全域にわたって形成して
前記半導体領域をシャントするとともに、前記セルに電
源を供給するセル給電配線を第２層目の配線で構成する
ことを特徴とする半導体集積回路装置。1. In a semiconductor integrated circuit device comprising at least a cell including a MISFET and a multilayer wiring structure, a first layer wiring connected to a predetermined semiconductor region of the MISFET is formed over almost the entire area on the semiconductor region. A semiconductor integrated circuit device characterized in that a cell power supply wiring for shunting the semiconductor region and supplying power to the cell is formed of a second layer wiring.
することを特徴とする請求項第１項記載の半導体集積回
路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the first layer wiring is made of a high melting point metal film.
の配線で構成することを特徴とする請求項第１及び第２
項記載の半導体集積回路装置。3. Claims 1 and 2, characterized in that the intra-cell and inter-cell interconnects are constructed of the first layer interconnects.
The semiconductor integrated circuit device described in .
のセル高さの１／４以上で構成することを特徴とする請
求項第１項乃至第３項記載の半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the wiring width of the cell power supply wiring is approximately 1/4 or more of the cell height of the cell.
記セル給電配線を構成することを特徴とする請求項第４
項記載の半導体集積回路装置。5. Claim 4, wherein the cell power supply wiring is configured to substantially cover the semiconductor region.
The semiconductor integrated circuit device described in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070809A JPH04306863A (en) | 1991-04-03 | 1991-04-03 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070809A JPH04306863A (en) | 1991-04-03 | 1991-04-03 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306863A true JPH04306863A (en) | 1992-10-29 |
Family
ID=13442270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070809A Pending JPH04306863A (en) | 1991-04-03 | 1991-04-03 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306863A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570195B2 (en) | 1997-12-02 | 2003-05-27 | Nurlogic Design, Inc. | Power/ground metallization routing in a semiconductor device |
-
1991
- 1991-04-03 JP JP3070809A patent/JPH04306863A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6570195B2 (en) | 1997-12-02 | 2003-05-27 | Nurlogic Design, Inc. | Power/ground metallization routing in a semiconductor device |
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