JP3636523B2 - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、多層配線構造を有する半導体集積回路装置の配線設計技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
多層配線構造は、半導体集積回路形成用の配線を半導体チップの厚さ方向に多層に積み重ねることにより、チップサイズの縮小および素子集積度の向上を実現するとともに、配線の配置の自由度を向上させパターン設計を容易にすることができる技術として重要な技術である。
【０００３】
多層配線構造における配線の配置は、通常、半導体チップ全体において各配線層の配線の延在方向（配線チャネルの方向）が画一的に決まっている。各配線層の配線チャネルの方向は、通常、その直上または直下の配線層の配線チャネルの方向と交差する方向に設定されており、半導体チップの全体平面では、配線チャネルが格子状となるように設定されている。
【０００４】
ところで、本発明者が検討した多層配線技術は、例えば次のようなものである。まず、４層以上の多層配線技術においては、未だ標準的な配線方法が確立されておらず、配線の配置処理に際して、クロック配線や電源配線等のような特殊な配線を最上位の配線層に配置するといった個別的な対応が採られる。
【０００５】
また、３層配線構造の場合、配線長に関してある程度の考慮はなされているが、配線遅延が著しく問題となることが予想される限られた信号配線を所定の配線層に優先的に配置するといった個別的な対応が採られているのが実情である。
【０００６】
なお、３層以上の多層配線構造を有する半導体集積回路装置技術については、例えば特開平４ー１０６２４号公報に記載がある。
【０００７】
【発明が解決しようとする課題】
ところが、近年の半導体集積回路装置においては、大規模、高集積および高性能の要求が益々高まっており、これに伴って半導体チップのサイズの縮小とともに、動作周波数の向上や消費電力低減等のような電気的特性の向上を如何にして実現するかが重要な課題となっている。特に、配線の微細化に伴って配線系が半導体集積回路装置の電気的特性に及ぼす影響が大きくなってきており、多層配線構造における配線を如何に配置するかが重要である。
【０００８】
本発明の目的は、多層配線構造を有する半導体集積回路装置を構成する半導体チップの面積を縮小することのできる技術を提供することにある。
【０００９】
本発明の他の目的は、多層配線構造を有する半導体集積回路装置の動作速度を向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、多層配線構造を有する半導体集積回路装置の消費電力を低減させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程を有するものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くするものである。
【００１５】
また、本発明の半導体集積回路装置の製造方法は、上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、極力下位の配線層に配置するものである。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、以下の工程を有するものである。
【００１７】
（ａ）複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程。
【００１８】
（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって異なる配線層に変更する工程。
【００１９】
（ｃ）前記セル端子間を電気的に接続することにより前記複数の回路ブロックを形成する工程。
【００２０】
また、本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、各配線層における配線の延在方向を決めるものである。
【００２１】
また、本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域内における所定の配線層を、前記複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００２３】
（実施の形態１）
図１は本発明の半導体集積回路装置を構成する半導体チップの全体平面図、図２は図１の半導体集積回路装置における回路ブロックの要部拡大平面図、図３および図４は図２の回路ブロックにおけるセルの平面図、図５〜図７は図３および図４のセルにおけるセル端子の構造を説明するための説明図、図８は図１の半導体集積回路装置の要部断面図、図９は図１の半導体集積回路装置の回路ブロックの説明図、図１０は図９の回路ブロックの要部拡大平面図、図１１は図１の半導体集積回路装置の回路ブロックの説明図、図１２は回路ブロック面積が増大する問題の説明図、図１３は図１１の回路ブロックの要部拡大平面図、図１４は図１の半導体集積回路装置の要部拡大平面図、図１５は図１の半導体集積回路装置の特徴の説明図、図１６は図１の半導体集積回路装置の要部拡大平面図、図１７は図１の半導体集積回路装置の外部配線領域における配線構造の説明図である。
【００２４】
本実施の形態１においては、本発明を、例えば４層配線構造を有するマイクロプロセッサに適用した場合について説明する。このマイクロプロセッサが形成された半導体チップを図１に示す。なお、図１においては、図１の横方向をＸ、図１の縦方向をＹとする。
【００２５】
半導体チップ１に形成されたマイクロプロセッサは、例えば階層的な配置手法によって設計され、その主面に配置された複数の回路ブロック２ａ〜２ｅの集合によって形成されている。なお、図１には代表的な回路ブロック２ａ〜２ｅを一例として示している。また、各回路ブロック２ａ〜２ｅの角部の黒く塗りつぶされた小四角形Ｐ0 はブロックの原点を示している。
【００２６】
各回路ブロック２ａ〜２ｅは外部配線領域３を隔てて配置されている。この外部配線領域３は、主としてブロック間配線領域とブロック・外部端子間配線領域とに大別される。
【００２７】
このブロック間配線領域は、回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線の配置領域である。また、ブロック・外部端子間配線領域は、回路ブロック２ａ〜２ｅと、半導体チップ１の外周近傍のボンディングパッドＢＰとを電気的に接続する配線の配置領域である。
【００２８】
なお、ボンディングパッドＢＰは、半導体チップ１に形成されたマイクロプロセッサの外部端子であり、ボンディングワイヤを通じてパッケージのリードと電気的に接続され、このリードを通じて外部装置と電気的に接続されるようになっている。
【００２９】
図１の左上部に配置された回路ブロック２ａには、例えばキャッシュコントローラが形成されている。キャッシュコントローラは、キャッシュメモリの動作を制御する回路である。この回路ブロック２ａは、図１の横方向Ｘに沿って延在するような長方形状に形成されている。
【００３０】
図１の左中央部に配置された回路ブロック２ｂには、例えばキャッシュメモリが形成されている。キャッシュメモリは、小容量の高速メモリであり、ＣＰＵ（Central Processing Unit ）と、メインの大容量メモリとの間に介在されている。
【００３１】
図１の左下部に配置された回路ブロック２ｃには、例えばバスコントローラが形成されている。バスコントローラは、ＣＰＵから受け取った情報を基に、これをデコードし、システムのコントロール信号の一部をＣＰＵに代わって出力する回路である。この回路ブロック２ｃは、図１の横方向Ｘに沿って延在するような長方形状に形成されている。
【００３２】
図１の右上部に配置された回路ブロック２ｄ1,２ｄ2 は、ＣＰＵを構成する回路ブロックであり、いずれも図１の縦方向Ｙに沿って延在するような長方形状に形成されている。
【００３３】
回路ブロック２ｄ1 には、ＣＰＵの演算制御回路が形成されている。演算制御回路は、主としてＣＰＵの演算処理回路の動作手順を制御する回路である。
【００３４】
また、回路ブロック２ｄ2 には、ＣＰＵの演算処理回路が形成されている。演算処理回路は、主として入力されたデータに四則演算等を施すことにより所定の結果を得る回路である。
【００３５】
図１の右下部に配置された回路ブロック２ｅには、例えばクロックジェネレータが形成されている。クロックジェネレータは、クロック信号を発生する回路であり、このクロック信号によってマイクロプロセッサ全体の同期が取られている。この回路ブロック２ｅは、図１の縦方向Ｙに延在するような長方形状に形成されている。
【００３６】
各回路ブロック２ａ〜２ｅの分割単位、分割数、位置および形状等は、予め用意されているセル・ライブラリの内容やフロアプランの方式によって決定されている。なお、このフロアプラン処理では、例えばチップサイズが最小となるように、また、ブロック間信号のタイミングが最適となるようにチップレイアウトの全体構成が決められている。
【００３７】
このような回路ブロック２ａ〜２ｅの各々には、各回路機能を実現するのに必要な複数のセルが配置されており、各回路ブロック２ａ〜２ｅは、そのセル間をブロック内配線によって電気的に接続することによって形成されている。
【００３８】
このセルは、回路ブロック等を階層設計する際の設計最小単位であり、通常は、例えばＮＡＮＤ回路、ＮＯＲ回路またはインバータ回路等のような論理設計の最小単位と対応している。また、ブロック内配線は、セル間を電気的に接続することによって所定の回路機能の回路ブロックを形成する配線である。
【００３９】
ここで、このような回路ブロック２ａ〜２ｅの代表として回路ブロック２ｃの構成を図２に示す。なお、図１の他の回路ブロック２ａ, ２ｂ, ２ｄ1,２ｄ2,２ｅも基本的に同じ構成となっている。ただし、回路ブロック２ｄ1,２ｄ2 は、図２を９０度回転させた状態になっている。また、図２の横方向Ｘおよび縦方向Ｙは図１の横方向Ｘおよび縦方向Ｙと合うように記してある。
【００４０】
回路ブロック２ｃ内には、図２の横方向Ｘに沿って延在するセル列４が、内部配線領域５を隔てて図２の縦方向Ｙに沿って複数配置されている。各セル列４には、その延在方向に沿って大小大きさの異なる複数のセル４ａが隣接した状態で配置されている。内部配線領域５は、セル４ａ間を電気的に接続するブロック内配線ＭＬを配置するための領域である。
【００４１】
次に、このセル４ａの一例を図３および図４に示す。なお、図３および図４は同じセル４ａの平面図であるが、図面を見易くするため、異なる段階での平面図を示している。すなわち、図３はゲート電極を形成した段階の平面図を示し、図４は第１配線層を形成した段階の平面図を示している。
【００４２】
このセル４ａには、ｎチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ；以下、単にｎＭＯＳという）６ｎと、ｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）６ｐとが複数配置されている。これらｎＭＯＳ６ｎおよびｐＭＯＳ６ｐによって、例えばＣＭＯＳ（Complimentary MOS ）回路が形成されている。
【００４３】
ｎＭＯＳ６ｎのソース・ドレイン領域を形成する半導体領域６ｎＬは、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有される矩形状の領域によって形成されている。また、ｐＭＯＳ６ｐのソース・ドレイン領域を形成する半導体領域６ｐL は、例えばｐ形不純物のホウ素が含有される矩形状の領域によって形成されている。
【００４４】
ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのゲート電極６ｎｇ，６ｐｇは、例えば図３および図４の縦方向に延在するような長方形状に形成され、ＣＭＯＳ回路を形成するために、互いに一体的に成形され電気的に接続されている。なお、ゲート電極６ｎｇ，６ｐｇの接続部分は、幅広に成形されており、ゲート引出し電極６ｇとなっている。
【００４５】
これらｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのソース、ドレインおよびゲート電極は第１層配線ＭＬ1 によって引き出され、適宜電気的に接続されて所定の基本的な回路機能を有するセル４ａが形成されている。すなわち、セル４ａの内部回路は、第１層配線ＭＬ1 によって形成されている。この第１層配線ＭＬ1 は、ブロック内配線の一部を構成している。
【００４６】
なお、図４においては、図面を見易くするため、第１層配線ＭＬ1 に斜線を付す。また、ＶDDは電源電位を示し、ＶSSは接地電位を示している。また、ＶＩＡ1 は第１層配線ＭＬ1 とｎＭＯＳ６ｎおよびｐＭＯＳ６ｐの電極部とを電気的に接続するための接続孔を示している。
【００４７】
次に、このセル４ａの電極引出し用の端子構造を図５〜図７によって説明する。
【００４８】
図５に示すように、セル端子ＣＴは、セル４ａの縦方向Ｙの長さを２分する直線近傍に配置されている。これは、セル端子ＣＴの配置に規則性を持たせることにより、配線設置処理をし易くするためである。
【００４９】
このセル端子ＣＴは、所定の回路ブロック等を設計するためにセル４ａを上位の階層から参照する際、セル４ａのインターフェイス部となる部分である。例えば２入力ＮＡＮＤの場合には、２つの入力信号端子と、１つの出力信号端子とが、このセル端子ＣＴに対応している。本実施の形態１においては、このセル端子ＣＴが、例えば第１層配線ＭＬ1 によって形成されている。
【００５０】
セル４ａ間の結線は、このセル端子ＣＴ間を電気的に接続することにより行われている。このようなセル４ａ間の配線状況は、採用する配線層数や配線構造によって異なるが、本実施の形態１においては、このセル端子ＣＴを配線レイアウト設計の段階においてセル４ａ内の回路とは無関係に取り出せるようになっているため、セル構造自体は共通化することができ、セル・ライブラリを一本化することが可能となっている。具体的には、配線処理に際して、各セル端子ＣＴの直上または近傍に、セル４ａ間を電気的に接続するための接続孔を設け、その接続孔間を接続するようにする。
【００５１】
例えば図６に示すように、図６の横方向Ｘに延在する配線として第１層配線ＭＬ1 および第４層配線ＭＬ4 を使用し、図６の縦方向Ｙに延在する配線として第２層配線ＭＬ2 および第３層配線ＭＬ3 を使用する場合には、セル端子ＣＴ直上に、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを電気的に接続する接続孔ＶＩＡ21と、第１層配線ＭＬ1 と第３層配線ＭＬ3 とを電気的に接続する接続孔ＶＩＡ31とを配置することで実現する。セル端子ＣＴの無い領域は、二点鎖線で示すような第２層配線ＭＬ2 または第３層配線ＭＬ3 の配置領域となる。
【００５２】
また、図６には示さないが、図６の横方向Ｘに延在する配線として第２層配線および第４層配線を使用し、図６の縦方向Ｙに延在する配線として第３層配線を使用する場合には、セル端子直上に、第１層配線と第３層配線とを電気的に接続する接続孔を配置することで実現する。
【００５３】
また、図６には示さないが、図６の横方向Ｘに延在する配線として第１層配線および第３層配線を使用し、図６の縦方向Ｙに延在する配線として第２層配線を使用する場合には、セル端子直上に、第１層配線と第２層配線とを電気的に接続する接続孔とを配置することで実現する。
【００５４】
なお、図６においては、図面を見易くするために、第１層配線ＭＬ1 以外の各層の配線にハッチングを付す。また、ＶＩＡ43は、第４層配線ＭＬ4 と第３層配線ＭＬ3 とを接続するための接続孔である。
【００５５】
このような接続孔の断面構造を図７に模式的に示す。各配線層間は、１つの接続孔ＶＩＡによって電気的に接続される。例えばセル端子ＣＴを第１層配線ＭＬ1 から第３層配線ＭＬ3 に変更するには、すなわち、図６の接続孔ＶＩＡ31を実現するには、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ21上に、第２層配線ＭＬ2 と第３層配線ＭＬ3 とを接続する接続孔ＶＩＡ32を設けて実現する。
【００５６】
また、例えばセル端子ＣＴを第１層配線ＭＬ1 から第４層配線ＭＬ4 に変更するには、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ21上に、第２層配線ＭＬ2 と第３層配線ＭＬ3 とを接続する接続孔ＶＩＡ32を設け、さらに、その上に第３層配線ＭＬ3 と第４層配線ＭＬ4 とを接続する接続孔ＶＩＡ43を設けて実現する。
【００５７】
このように、セル端子ＣＴを第１層配線ＭＬ1 で形成し、配線処理中に接続孔ＶＩＡをセル端子ＣＴの直上に配置することにより、配線スタイルが変わる度にそれに合ったセル端子層を有するようなセルを用意する必要が無くなり、１つのセル・ライブラリで種々の配線スタイルに対応することが可能となっている。
【００５８】
また、図７から判るように、第１層配線ＭＬ1 と第３層配線ＭＬ3 とを電気的に接続する接続孔ＶＩＡ上は、第４層配線ＭＬ4 の配線領域として使用可能であり、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを電気的に接続する接続孔ＶＩＡ上は、第３層配線ＭＬ3 の配線領域として使用可能である。
【００５９】
次に、このセル４ａを含む半導体チップ１（図１参照）の要部断面図を図８に示す。
【００６０】
半導体チップ１を構成する半導体基板１ｓは、例えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上部には、例えば二酸化シリコン（ＳｉＯ₂ ）からなる素子分離用のフィールド絶縁膜７が形成されている。
【００６１】
半導体基板１ｓの上部には、ｐウエルＰＷおよびｎウエルＮＷが形成されている。このｐウエルＰＷには、例えばｐ形不純物のホウ素が導入されている。また、ｎウエルＮＷには、例えばｎ形不純物のリンまたはＡｓが導入されている。
【００６２】
そして、このｐウエルＰＷ上およびｎウエルＮＷ上には、それぞれｎＭＯＳ６ｎおよびｐＭＯＳ６ｐが形成されている。
【００６３】
これらのｎＭＯＳ６ｎおよびｐＭＯＳ６ｐによって、ＣＭＯＳ（Complimentary MOS ）回路が形成され、所定の回路機能を有するセル等が形成されている。
【００６４】
ｎＭＯＳ６ｎは、ｐウエルＰＷの上部に互いに離間して形成された一対の半導体領域６ｎＬと、半導体基板１ｓ上に形成されたゲート絶縁膜６ｎｉと、その上に形成されたゲート電極６ｎｇとを有している。
【００６５】
半導体領域６ｎＬは、ｎＭＯＳ６ｎのソース・ドレイン領域を形成するための領域であり、低不純物濃度領域６ｎＬ1 と、高不純物濃度領域６ｎＬ2 とを有し、例えばｎ形不純物のリンまたはＡｓが含有され形成されている。なお、この半導体領域６ｎＬの間にｎＭＯＳ６ｎのチャネル領域が形成される。
【００６６】
ゲート絶縁膜６ｎｉは、例えばＳｉＯ₂ からなる。また、ゲート電極６ｎｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極６ｎｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン膜上にシリサイド膜を堆積した積層膜で形成しても良い。
【００６７】
ゲート電極６ｎｇの上面には、例えばＳｉＯ₂ からなるキャップ絶縁膜８が形成されている。また、ゲート電極６ｎｇおよびキャップ絶縁膜８の表面には、例えば窒化シリコンからなる保護膜９が形成されている。この保護膜９は、ｎＭＯＳ６ｎの特性変動を抑える機能を有している。さらに、保護膜９の側面には、例えばＳｉＯ₂ からなるサイドウォール１０が形成されている。
【００６８】
ｐＭＯＳ６ｐは、ｎウエルＮＷの上部に互いに離間して形成された一対の半導体領域６ｐＬと、半導体基板１ｓ上に形成されたゲート絶縁膜６ｐｉと、その上に形成されたゲート電極６ｐｇとを有している。
【００６９】
半導体領域６ｐＬは、ｐＭＯＳ６ｐのソース・ドレイン領域を形成するための領域であり、低不純物濃度領域６ｐＬ1 と、高不純物濃度領域６ｐＬ2 とを有し、例えばｐ形不純物のホウ素が含有され形成されている。なお、この半導体領域６ｐＬの間にｐＭＯＳ６ｐのチャネル領域が形成される。また、低不純物濃度領域６ｐＬ1 の下部に存在する半導体領域１１ａは、ｐＭＯＳ６ｐのパンチスルーを防止するためのパンチスルーストッパである。
【００７０】
ゲート絶縁膜６ｐｉは、例えばＳｉＯ₂ からなる。また、ゲート電極６ｐｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極６ｐｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン膜上にシリサイド膜を堆積した積層膜で形成しても良い。
【００７１】
ゲート電極６ｐｇの上面には、例えばＳｉＯ₂ からなるキャップ絶縁膜８が形成されている。また、ゲート電極６ｐｇおよびキャップ絶縁膜８の表面には、例えば窒化シリコンからなる保護膜９が形成されている。この保護膜９は、ｐＭＯＳ６ｐの特性変動を抑える機能を有している。さらに、保護膜９の側面には、例えばＳｉＯ₂ からなるサイドウォール１０が形成されている。
【００７２】
このような半導体基板１ｓ上には、例えばＳｉＯ₂ からなる層間絶縁膜１２ａが堆積されており、これによって、ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐが被覆されている。
【００７３】
この層間絶縁膜１２ａの厚さは、例えば0.６０μｍ程度である。この層間絶縁膜１２ａの上面は、例えばＣＭＰ（Chemical Mechanical Polishing ）処理、エッチバック処理またはリフロ平坦化処理等によって平坦化されており、その上面には、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる第１層配線ＭＬ1 が形成されている。
【００７４】
この第１層配線ＭＬ1 は、上記したブロック内配線の一部であり、層間絶縁膜１２ａに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ1 ａを通じてｎＭＯＳ６ｎおよびｐＭＯＳ６ｐの半導体領域６ｎＬと電気的に接続されている。導体膜ＭＬ1 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。第１層配線ＭＬ1 の厚さは、例えば0.６１μｍ程度である。
【００７５】
このような第１層配線ＭＬ1 は、層間絶縁膜１２ｂによって被覆されている。層間絶縁膜１２ｂは、例えばＳｉＯ₂ からなり、その厚さは、例えば1.３〜1.４μｍ程度である。
【００７６】
この層間絶縁膜１２ｂの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第２層配線ＭＬ2 が形成されている。第２層配線ＭＬ2 の厚さは、例えば0.６１μｍ程度である。
【００７７】
この第２層配線ＭＬ2 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｂに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ2 ａを通じて第１層配線ＭＬ1 と電気的に接続されている。導体膜ＭＬ2 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００７８】
第２層配線ＭＬ2 は、層間絶縁膜１２ｃによって被覆されている。この層間絶縁膜１２ｃは、例えばＳｉＯ₂ からなり、その厚さは、例えば1.３〜1.４μｍ程度である。
【００７９】
この層間絶縁膜１２ｃの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第３層配線ＭＬ3 が形成されている。第３層配線ＭＬ3 の厚さは、例えば1.０６μｍ程度である。
【００８０】
この第３層配線ＭＬ3 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｃに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ3 ａを通じて第２層配線ＭＬ2 と電気的に接続されている。導体膜ＭＬ3 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００８１】
第３層配線ＭＬ3 は、層間絶縁膜１２ｄによって被覆されている。この層間絶縁膜１２ｄは、例えばＳｉＯ₂ からなる。この層間絶縁膜１２ｄの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第４層配線ＭＬ4 が形成されている。
【００８２】
この第４層配線ＭＬ4 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｄに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ4 ａを通じて第３層配線ＭＬ3 と電気的に接続されている。導体膜ＭＬ4 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００８３】
層間絶縁膜１２ｄ上には、例えばＳｉＯ₂ 膜、ＳｉＯ₂ 膜上に窒化シリコン膜を堆積してなる絶縁膜あるいはさらにその上にポリイミド樹脂膜が堆積されてなる絶縁膜等によって構成された表面保護膜１３が堆積されており、これによって第４層配線ＭＬ4 が被覆されている。この表面保護膜１３の一部には、第４層配線ＭＬ4 のボンディングパッドＢＰ部分が露出するような開口部が形成されている。
【００８４】
ところで、本実施の形態１においては、マイクロプロセッサを形成する配線を、例えば以下の第１〜第４の条件に従って配置する。
【００８５】
第１の条件は、各回路ブロック２ａ〜２ｅ（図１参照）において、ブロック内配線のうち、配線長の長い配線は可能な限り上層の配線層に配置し、配線長の短い配線は可能な限り下層の配線層に配置することである。
【００８６】
この配線の長短は相対的なものであり、その配線が、配線長分布中のどこに属するかによって決定される。例えば長い配線とは、配置処理後のブロック内配線を配線長に基づいて順序付けして並べた後、その全ブロック内配線ＭＬの中で、配線長の長い方から５０％以内に入る配線をいい、短い配線とは、その全ブロック内配線ＭＬの中で、配線長の短い方から５０％以内に入る配線ということができる。ただし、この５０％はあくまでも一例であって、設計条件やデバイス条件等のような条件によって適宜変えることが可能である。
【００８７】
これは、上層の配線層の方が配線容量を小さくすることができ、その配線容量に起因する配線遅延の問題を解消することができるからである。すなわち、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することで、回路ブロック２ａ〜２ｅ内の全体的な配線容量を低減することができるので、回路ブロック２ａ〜２ｅ内のブロック内配線における信号伝送速度を向上させることができ、また、回路ブロック２ａ〜２ｅ内の消費電力を低減することが可能となるからである。
【００８８】
第２の条件は、各回路ブロック２ａ〜２ｅ内におけるブロック内配線の配置の仕方を、各回路ブロック２ａ〜２ｅ内におけるブロック内配線の混雑状況に応じて変えることである。
【００８９】
これは、主として回路ブロック２ａ〜２ｅの占有面積の縮小を目的としたものである。すなわち、各回路ブロック２ａ〜２ｅ内のブロック内配線の混雑状況が各回路ブロック２ａ〜２ｅの形状的な要素によって異なる場合が生じるが、その場合に配線の配置の仕方を半導体チップ１全体で画一的にしないで、各回路ブロック２ａ〜２ｅ毎に変えることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することが可能だからである。
【００９０】
ここで、このような第１の条件および第２の条件によって形成されたブロック内配線の具体的な例を図１および図９〜図１３によって説明する。なお、図１０、図１２および図１３においては、図面を見易くするため、ブロック内配線を構成する第２層配線には点状のハッチング、第３層配線には右傾斜線状のハッチング、第４層配線には左傾斜線状のハッチングを付し、ブロック間配線を構成する第１層配線層にはハッチングを付していない。
【００９１】
例えば図１の横方向Ｘに長い回路ブロック２ｃと、図１の縦方向Ｙに若干長い回路ブロック２ｅとではブロック内配線の混雑状況が異なる。
【００９２】
すなわち、図９に示すように、横方向Ｘに長い回路ブロック２ｃの場合（ＹＬ/ ＸＬ＜1 ；ＹＬは回路ブロック２ｃにおける縦方向Ｙの長さ、ＸＬは回路ブロック２ｃにおける横方向Ｘの長さ）、図９の縦方向Ｙに沿って延在する配線の混雑度は小さいが、横方向Ｘに沿って延在する配線の混雑度は大きい。
【００９３】
このため、通常の配線配置方式を採用すると、ブロック内配線領域の幅（縦方向Ｙの長さ）を大きくしなければならず、回路ブロック２ｃの面積が増大してしまう。
【００９４】
そこで、本実施の形態１においては、上記した第１の条件を考慮した上で、例えば図１０に示すようにしている。すなわち、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びる配線として第３層配線ＭＬ3 を使用し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びる配線として第２層配線ＭＬ2 および第４層配線ＭＬ4 を使用している。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用する。
【００９５】
これにより、横方向Ｘに２つの配線層を使用することができるので、内部配線領域５（図９参照）の幅（縦方向Ｙの長さ）を縮小することができる。例えば内部配線領域５に４つの配線チャネルが必要な場合、１つの配線層だけでこれを形成しようとすると４つの配線を並べて配置する分の面積が必要になるのに対して、本実施の形態１の場合には、２つの配線層を使用でき、２つの配線を重ねて配置することができるので、２つの配線を並べて配置する分の面積があれば良い。したがって、回路ブロック２ｃ（図１参照）の縦方向Ｙの長さを縮小することができ、回路ブロック２ｃの面積を縮小することが可能となる。
【００９６】
また、配線長の長い配線は、第４層配線ＭＬ4 および第３層配線ＭＬ3 で形成され、配線長の短い配線は、第２層配線ＭＬ2 および第３層配線ＭＬ3 で形成されている。これにより、回路ブロック２ｃの面積縮小によるブロック内配線の配線長の短縮に加えて、回路ブロック２ｃのブロック内配線における配線容量も低減することができるので、回路ブロック２ｃの動作速度を向上させることができるとともに、消費電力を低減させることが可能となる。
【００９７】
また、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31によって第３層配線ＭＬ3 まで引き上げ、セル端子ＣＴを変更している。これにより、回路ブロック２ｃの配線の配置の仕方が他の回路ブロックと異なってもそれは配線処理で対応すれば良く、配線レイアウト設計時にはセル４ａ自体（セル端子ＣＴ）は何等変える必要がないので、配線レイアウト設計時におけるセル４ａの共通化が可能である。
【００９８】
一方、図１１に示すように、縦方向Ｙに若干長い回路ブロック２ｅの場合（ＹＬ/ ＸＬ≧1 ）、図１１の横方向Ｘに沿って延在する配線の混雑度は小さいが、縦方向Ｙに沿って延在する配線の混雑度は大きい。
【００９９】
このため、通常の配線配置の方式を採用すると、セル列４内に配線チャネル用の空き領域を形成しなければならなくなる結果、セル列４の延在方向が長くなり、回路ブロック２ｅの面積が増大してしまう。これを図１２によって説明する。
【０１００】
図１２においては、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びる配線として第２層配線ＭＬ2 を使用し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びる配線として第３層配線ＭＬ3 を使用している。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用している。
【０１０１】
この場合、セル端子ＣＴの無い領域がセル列４と直交する方向（縦方向Ｙ）の配線の配置領域となる。しかし、その直交方向の配線の混雑度が増すと、その直交方向の配線数に対し、セル端子ＣＴの無い配線配置領域数が不足する。このため、セル４ａとセル４ａとの間に、その直交方向の配線を配置するための空き領域Ａが必要となる。この空き領域Ａには、セル４ａ間の電源用の第１層配線ＭＬ1 は配置されるが、トランジスタおよびそれを構成する配線パターンは形成されていない。したがって、空き領域Ａの増加は、回路ブロックの面積を増大させてしまう。
【０１０２】
そこで、本実施の形態１においては、上記した第１の条件を考慮した上で、例えば図１３に示すようにしている。すなわち、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びるブロック内配線を第２層配線ＭＬ2 および第３層配線ＭＬ3 で形成し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びるブロック内配線を第１層配線ＭＬ1 および第４層配線ＭＬ4 で形成している。ただし、第３層配線ＭＬ3 と第４層配線ＭＬ4 との配置の仕方は逆でも良い。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用する。
【０１０３】
これにより、ブロック内配線の混雑度の大きい縦方向Ｙに２つの配線層を使用することができる。また、第２層配線ＭＬ2 と第１層配線ＭＬ1 のセル端子ＣＴとの接続孔ＶＩＡ21の直上も混雑度の大きい方向Ｙのブロック内配線の配置領域として使用できる。これらにより、セル列４内に空き領域Ａを設ける必要が少なくなる。したがって、セル列４の延在方向の長さを縮小することができるので、回路ブロック２ｅの横方向Ｘの長さを縮小することができ、回路ブロック２ｅの面積を縮小することが可能となる。
【０１０４】
また、配線長の長い配線は、第４層配線ＭＬ4 および第３層配線ＭＬ3 で形成し、配線長の短い配線は、第１層配線ＭＬ1 および第２層配線ＭＬ2 で形成する。これにより、回路ブロック２ｅの面積縮小によるブロック内配線の配線長の短縮に加えて、回路ブロック２ｅのブロック内配線における配線容量も低減することができるので、回路ブロック２ｅの動作速度を向上させることができるとともに、消費電力を低減させることが可能となる。
【０１０５】
また、回路ブロック２ｅ内のブロック内配線において、配線長の長い第４層配線ＭＬ4 と平行に延在する配線を第１層配線ＭＬ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１０６】
さらに、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ21によって第３層配線ＭＬ3 または第２層配線ＭＬ2 まで引き上げ、セル端子ＣＴを変更している。これにより、回路ブロック２ｅにおける配線の配置の仕方が他の回路ブロックと異なってもそれは配線処理で対応すれば良く、配線レイアウト設計時にはセル４ａ自体（セル端子ＣＴ）は何等変える必要がないので、配線レイアウト設計時におけるセル４ａの共通化が可能である。
【０１０７】
次に、第３の条件は、所定の回路ブロックを構成する場合に、全配線層を使用しないで、所定の配線層をブロック間配線の配置領域として使用するということである。これは、例えば以下のような場合である。
【０１０８】
例えば回路ブロックの配線混雑度が低い場合である。また、所定の回路ブロックを形成する場合に、全配線層をブロック内配線の配置領域としても回路ブロックの面積が縮小されない場合である。ただし、この場合は、全配線層を使用することが回路ブロックの面積縮小に寄与する場合は全配線層をブロック内配線の使用領域として使用するようにする。
【０１０９】
また、第４の条件は、図１の回路ブロック２ａ〜２ｅ間を接続するブロック間配線のうち、配線長の長い配線は可能な限り上層の配線層に配置し、配線長の短い配線は可能な限り下層の配線層に配置することである。
【０１１０】
この配線における長短の定義は上記ブロック内配線で説明したのと同じである。また、このようにする理由もブロック内配線で説明したのと同じである。すなわち、配線容量が大きくなりやすい長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、ブロック間配線全体の配線容量を低減することができるので、ブロック間配線における信号伝送速度を向上させることができ、また、マイクロプロセッサの消費電力を低減することが可能となるからである。
【０１１１】
ここで、このような第３の条件および第４の条件によって形成されたブロック間配線の具体例を図１および図１４〜図１７によって説明する。
【０１１２】
なお、図１４および図１６においては、図面を見易くするために、ブロック間配線を構成する第２層配線には点状のハッチング、第３層配線には右傾斜線状のハッチング、第４層配線には左傾斜線状のハッチングを付している。また、ブロック間配線を構成する第１層配線層にはハッチングを付していない。
【０１１３】
例えば第３の条件に従った例として、図１の回路ブロック２ｂは４層の配線層全部を使用しないで、３層配線構造によって形成されている。すなわち、回路ブロック２ｂの形成領域における第４配線層にはブロック内配線が配置されていない。このため、回路ブロック２ｂの形成領域における第４配線層は、図１４に示すように、回路ブロック２ａ, ２ｃ間を接続するブロック間配線ＭＬＢ4 の配置領域として使用されている。
【０１１４】
これにより、例えば回路ブロック２ａ, ２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、配線容量および配線抵抗を低減することができ、ブロック間配線の信号伝送速度を向上させることが可能となっている。
【０１１５】
また、回路ブロック２ａ, ２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べて接続孔の数を減らすことができるので、回路ブロック２ａ, ２ｃ間の接続の信頼性を向上させることが可能となる。
【０１１６】
なお、以上の第１〜第３の条件による配線配置例を図１５にまとめて記載する。この図１５には、各回路ブロック２ａ〜２ｅ内の配線状況に応じたブロック内配線の配置の仕方（配線方向、配線長）および各々の場合の特徴が記してある。
【０１１７】
一方、図１の回路ブロック２ａ〜２ｅ間を接続する外部配線領域３においては、上記した第４の条件を満たすために、外部配線領域３毎にその形状に応じてブロック間配線の配置の仕方を変えてある。
【０１１８】
すなわち、外部配線領域３の延在方向（長手方向）に沿って延びるブロック間配線をできる限り上層の配線層、例えば第３配線層や第４配線層に配置する。これは、外部配線領域３の延在方向に沿って延びる配線は、比較的長い配線になるからである。これを図１４、図１６および図１７によって具体的に説明する。
【０１１９】
図１４および図１６の破線は、外部配線領域３ａ〜３ｆの形状を示している。外部配線領域３ａ, ３ｄ, ３ｆは、図１４または図１６の縦方向Ｙに延在する長方形状となっており、外部配線領域３ｂ, ３ｃ, ３ｅは、図１４または図１６の横方向Ｘに延在する長方形状となっている。
【０１２０】
いずれの外部配線領域３ａ〜３ｆにおいても、その延在方向に沿うブロック間配線は、第１層配線ＭＬＢ1 および第４層配線ＭＬＢ4 によって形成され、外部配線領域３ａ〜３ｆの短方向に沿うブロック間配線は、第２層配線ＭＬＢ2 および第３層配線ＭＬＢ3 によって形成されている。
【０１２１】
ブロック間配線のうち、配線距離の長い配線は、第３層配線ＭＬＢ3 と第４層配線ＭＬＢ4 との組み合わせによって優先的に形成され、配線距離の短い配線は、第１層配線ＭＬＢ1 と第２層配線ＭＬＢ2 との組み合わせによって優先的に形成されている。
【０１２２】
また、外部配線領域３ａ〜３ｆが交差する領域においては、配線層の変更を最小限にとどめるようになっている。例えば図１６に示す外部配線領域３ｆの第４層配線ＭＬＢ4 が、外部配線領域３ｅにそのまま延在する場合に次のようにする。なお、以降の処置は、第１層配線ＭＬＢ1 でも同様である。
【０１２３】
その外部配線領域３ｆの第４層配線ＭＬＢ4 が、外部配線領域３ｅ内の横方向（方向Ｘ）に延在する第４層配線ＭＬＢ4 の障害になる場合は、外部配線領域３ｆから外部配線領域３ｅに延びてきた第４層配線ＭＬＢ4 を、外部配線領域３ｅ, ３ｆの交差領域において接続孔ＶＩＡにより第３層配線ＭＬＢ3 に一旦引き落とす。
【０１２４】
しかし、外部配線領域３ｆから外部配線領域３ｅに延びてきた第４層配線ＭＬＢ4 が、外部配線領域３ｅ内の横方向Ｘに延在する第４層配線ＭＬＢ4 の障害にならない場合は、配線層の切り替えを行うことなく、そのまま引き延ばす。
【０１２５】
このように、外部配線領域３のブロック間配線のうち、配線長の長い配線を他の配線層に比べて配線容量の小さい第４層配線ＭＬＢ4 によって形成したことにより、その第４層配線ＭＬＢ4 の配線容量を低減することが可能となっている。また、その第４層配線ＭＬＢ4 と平行に延在する配線を第１層配線ＭＬＢ1 としたことにより、それらの配線間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となっている。
【０１２６】
これらにより、外部配線領域３全体のブロック間配線の配線容量を低減することができるので、ブロック間配線における信号伝送速度を向上させることができ、また、マイクロプロセッサの消費電力を低減させることが可能となる。
【０１２７】
また、外部配線領域３が交差する領域において、接続孔を上下の配線層に重ねて配置することができ、その面積を縮小することができるので、外部配線領域３の幅を縮小することができる。このため、半導体チップ１の面積を縮小することが可能となっている。また、その半導体チップ１の面積縮小によってブロック間配線の配線長を短縮させることができるので、ブロック間配線における信号伝送速度をさらに向上させることが可能なる。
【０１２８】
なお、以上の第４の条件による配線レイアウト例を図１７にまとめて記載する。図１７には、外部配線領域の形状的要素に応じたブロック間配線の配置の仕方（配線方向、配線長）が記してある。
【０１２９】
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
【０１３０】
(1).回路ブロック２ａ〜２ｅを構成するブロック内配線ＭＬにおいて、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、回路ブロック２ａ〜２ｅ内の全体的な配線容量を低減することが可能となる。
【０１３１】
(2).回路ブロック２ｅ内のブロック内配線において、配線長の長い第４層配線ＭＬ4 と平行に延在する配線を第１層配線ＭＬ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１３２】
(3).配線設計の段階において、回路ブロック２ａ〜２ｅの配線配置の仕方を、回路ブロック２ａ〜２ｅ毎に適した方式とすることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することが可能となる。
【０１３３】
(4).上記(3) により、ブロック内配線の配線長を短縮することができるので、ブロック内配線の配線容量および配線抵抗を低減することが可能となる。
【０１３４】
(5).上記(1),(4) により、回路ブロック２ａ〜２ｅ内のブロック内配線における信号伝送速度を向上させることができるので、回路ブロック２ａ〜２ｅの動作速度を向上させることが可能となる。
【０１３５】
(6).上記(1),(4) により、回路ブロック２ａ〜２ｅ内の消費電力を低減することが可能となる。
【０１３６】
(7).回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線において、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、そのブロック間配線の全体的な配線容量を低減することが可能となる。
【０１３７】
(8).ブロック間配線において、配線長の長い第４層配線ＭＬＢ4 と平行に延在する配線を第１層配線ＭＬＢ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１３８】
(9).回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、ブロック間配線を迂回させる必要が無くなり、その迂回配線の配置領域が不要となるので、その分、半導体チップ１の面積を縮小することが可能となる。
【０１３９】
(10). 回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、回路ブロック２ａ，２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、ブロック間配線の配線容量および配線抵抗を低減することが可能となる。
【０１４０】
(11). 回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、回路ブロック２ａ，２ｃ間を接続するのに回路ブロック２ｂを迂回して接続する場合に比べて接続孔ＶＩＡの数を減らすことができるので、回路ブロック２ａ，２ｃ間の接続の信頼性を向上させることが可能となる。
【０１４１】
(12). 外部配線領域３が交差する領域において、接続孔ＶＩＡを上下の配線層に重ねて配置することができ、その面積を縮小することができるので、外部配線領域３の幅を縮小することが可能となる。
【０１４２】
(13). 上記(12)により、ブロック間配線の配線長を短縮させることができるので、ブロック間配線における配線容量および配線抵抗を低減することが可能なる。
【０１４３】
(14). 上記(7),(8),(10),(13) により、回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線における信号伝送速度を向上させることが可能となる。
【０１４４】
(15). 上記した(3) および(14)により、マイクロプロセッサ全体の動作速度を向上させることが可能となる。
【０１４５】
(16). 上記した(3),(9),(12)により、半導体チップ１の全体の面積を大幅に縮小することが可能となる。
【０１４６】
(17). 上記した(6) 〜(8),(10),(13) により、マイクロプロセッサの消費電力を低減させることが可能となる。
【０１４７】
(18). 回路ブロック２ａ〜２ｅを電気的に接続するブロック間配線を配置する際に、外部配線領域３の長手方向に沿う配線を優先的に第４配線層に配置することにより、長い配線を上位の配線層に配置することが可能となる。
【０１４８】
(19). 第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡによって所定の配線層まで引き上げ、セル端子ＣＴが配置される配線層を変更することにより、配線レイアウト設計時においてセル４ａの共通化が可能とある。したがって、回路ブロック２ａ〜２ｅ毎に配線の配置が異なっても、それに対して１つのセル・ライブラリで対応することが可能となる。したがって、半導体集積回路装置の製造方法の設計期間を大幅に短縮することが可能となる。
【０１４９】
（実施の形態２）
図１８は本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【０１５０】
本実施の形態２においては、例えば５層配線構造を有するマイクロプロセッサに本発明を適用した場合を説明する。これ以外は、前記実施の形態１と同じである。
【０１５１】
本実施の形態２においては、例えば図１８に示すように、セル列４の延在方向に直交する方向（縦方向Ｙ）に第３層配線ＭＬ3 および第４層配線ＭＬ4 を使用し、セル列４の延在方向に平行な方向（横方向Ｘ）に第２層配線ＭＬ2 および第５層配線ＭＬ5 を使用している。これにより、横方向Ｘおよび縦方向Ｙの両方向において、セル４ａの上層の２つの配線層を使用することができるので、回路ブロックの面積縮小に大きな効果がある。
【０１５２】
また、配線長の長い配線は、第５層配線ＭＬ5 および第４層配線ＭＬ4 を用い、配線長の短い配線は、第３層配線ＭＬ3 および第２層配線ＭＬ2 を用いている。
【０１５３】
すなわち、長い配線を配線容量が比較的小さくなる上層の配線層に配置するとともに、その長い配線に平行に延在する配線を２層の層間絶縁膜分離れた下層に配置して多層配線間に形成される配線容量を低減したことにより、ブロック内配線の配線容量を低減することが可能となっている。
【０１５４】
また、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ41によって第３層配線ＭＬ3 または第４層配線ＭＬ4 まで引き上げ、セル端子ＣＴの配線層位置を変更している。このセル端子ＣＴを第３層配線ＭＬ3 に変更している部位の直上は、第４層配線の配置領域として使用可能である。同様に、セル端子の無い部分は、第３層配線および第４層配線の通過領域として使用可能である。
【０１５５】
このように、本実施の形態２によれば、前記実施の形態１で得られた効果と同じ内容の効果を得ることが可能となる。
【０１５６】
ただし、本実施の形態２によれば、５層配線を使用しているので、前記実施の形態１の場合よりも半導体チップ１の面積を縮小することが可能となる。
【０１５７】
また、どの回路ブロック２ａ〜２ｅにおいても、長い配線に平行に延在する配線を２層の層間絶縁膜分離れた下層に配置することができるので、その分、前記実施の形態１の場合よりもブロック内配線の配線容量を低減することが可能となる。
【０１５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１, ２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５９】
例えば前記実施の形態２においては、長い配線の配置に使用する配線層の数と、短い配線の配置に使用する配線層の数とを同じにした場合について説明したが、これに限定されるものではなく、例えば長い配線の配置に使用する配線層の数を３層、短い配線の配置に使用する配線層の数を２層というように、長い配線の配置に使用する配線層数を短い配線の配置に使用する配線層数よりも多くしても良い。これにより、各配線領域の短方向のサイズを縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１６０】
また、前記実施の形態１, ２においては、本発明を階層構造を有する半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えば階層構造を持たないゲートアレイ等を実現する場合にも適用可能である。
【０１６１】
また、前記実施の形態１, ２においては、本発明をワイヤボンディング方式を採用する半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えばバンプ電極を用いるフリップチップ方式またはテープキャリアボンディング方式を採用する半導体集積回路装置にも適用可能である。
【０１６２】
また、前記実施の形態１, ２においては、本発明をＭＯＳ・ＦＥＴが形成された半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えばバイポーラトランジスタが形成された半導体集積回路装置またはバイポーラトランジスタとＭＯＳ・ＦＥＴとが同一半導体基板上に形成された半導体集積回路装置にも適用可能である。
【０１６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばＤＲＡＭやＳＲＡＭ等のような半導体メモリ回路または他の論理回路を有する半導体集積回路装置技術等に適用できる。本発明は、多層配線構造を有する半導体集積回路装置に適用できる。
【０１６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１６５】
(1).本発明の半導体集積回路装置の製造方法によれば、半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、配線容量が小さくなる配線層の上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置することにより、半導体集積回路装置を構成する配線の全体的な配線容量を低減することが可能となる。これにより、半導体集積回路装置の全体における配線の信号伝送速度を向上させることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。また、半導体集積回路装置の消費電力を低減することが可能となる。
【０１６６】
(2).本発明の半導体集積回路装置の製造方法によれば、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くすることにより、配線領域の短方向のサイズを縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１６７】
(3).本発明の半導体集積回路装置の製造方法によれば、上位の配線層に配置した配線長が長くなる配線と同一延在方向の配線を有する配線層を極力下位の配線層に配置することにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。これにより、半導体集積回路装置の全体における配線の信号伝送速度を向上させることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。また、半導体集積回路装置の消費電力を低減することが可能となる。
【０１６８】
(4).本発明の半導体集積回路装置の製造方法によれば、複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成した後、そのセル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって異なる配線層に変更することにより、配線レイアウト設計時においてセルの共通化が可能とある。したがって、回路ブロック毎に配線の配置の仕方が異なっても、それに対して１つのセル・ライブラリで対応することが可能となる。したがって、半導体集積回路装置の設計期間を大幅に短縮することが可能となる。
【０１６９】
(5).本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、複数の回路ブロック毎に、例えば配線の混雑状況に応じて各配線層における配線の延在方向を決めることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１７０】
(6).本発明の半導体集積回路装置の製造方法によれば、複数の回路ブロックのうち、所定の回路ブロックの形成領域内における所定の配線層を、複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用することにより、ブロック間配線を迂回させる必要が無くなり、その迂回配線の配置領域が不要となるので、その分、半導体チップの面積を縮小することが可能となる。また、回路ブロック間を接続するのに、所定の回路ブロックを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、ブロック間配線の配線容量および配線抵抗を低減することが可能となる。さらに、回路ブロック間を接続するのに所定の回路ブロックを迂回して接続する場合に比べて接続孔の数を減らすことができるので、回路ブロック間の接続の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を構成する半導体チップの全体平面図である。
【図２】図１の半導体集積回路装置における回路ブロックの要部拡大平面図である。
【図３】図２の回路ブロックにおけるセルの平面図である。
【図４】図２の回路ブロックにおけるセルの平面図である。
【図５】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図６】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図７】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図８】図１の半導体集積回路装置の要部断面図である。
【図９】図１の半導体集積回路装置の回路ブロックの説明図である。
【図１０】図９の回路ブロックの要部拡大平面図である。
【図１１】図１の半導体集積回路装置の回路ブロックの説明図である。
【図１２】回路ブロック面積が増大する問題の説明図である。
【図１３】図１１の回路ブロックの要部拡大平面図である。
【図１４】図１の半導体集積回路装置の要部拡大平面図である。
【図１５】図１の半導体集積回路装置の特徴の説明図である。
【図１６】図１の半導体集積回路装置の要部拡大平面図である。
【図１７】図１の半導体集積回路装置の外部配線領域における配線構造の説明図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の回路ブロックの要部拡大平面図である。
【符号の説明】
１ 半導体チップ
２ａ〜２ｅ 回路ブロック
３, ３ａ〜３ｆ 外部配線領域
４ セル列
４ａ セル
５ 内部配線領域
６ｎ ｎチャネル形のＭＯＳ・ＦＥＴ
６ｎＬ 半導体領域
６ｎ1 低不純物半導体領域
６ｎ2 高不純物半導体領域
６ｎｉ ゲート絶縁膜
６ｎｇ ゲート電極
６ｇ ゲート引出し電極
６ｐ ｐチャネル形のＭＯＳ・ＦＥＴ
６ｐＬ 半導体領域
６ｐ1 低不純物半導体領域
６ｐ2 高不純物半導体領域
６ｐｉ ゲート絶縁膜
６ｐｇ ゲート電極
７ フィールド絶縁膜
８ キャップ絶縁膜
９ 保護膜
１０ サイドウォール
１１ａ 半導体領域
１２ａ〜１２ｄ 層間絶縁膜
１３ 表面保護膜
ＢＰ ボンディングパッド
ＰＷ ｐウエル
ＮＷ ｎウエル
ＣＴ セル端子
ＶＩＡ 接続孔
ＶＩＡ1 接続孔
ＭＬ ブロック内配線
ＭＬ1 第１層配線
ＭＬ1 ａ 導体膜
ＭＬ2 第２層配線
ＭＬ2 ａ 導体膜
ＭＬ3 第３層配線
ＭＬ3 ａ 導体膜
ＭＬ4 第４層配線
ＭＬ4 ａ 導体膜
ＭＬ5 第５層配線
ＭＬＢ1 第１層配線
ＭＬＢ2 第２層配線
ＭＬＢ3 第３層配線
ＭＬＢ4 第４層配線
ＶDD 電源電位
ＶSS 接地電位[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device technology, and more particularly to a technology effective when applied to a wiring design technology for a semiconductor integrated circuit device having a multilayer wiring structure.
[0002]
[Prior art]
The multi-layer wiring structure reduces the chip size and increases the degree of element integration by stacking the wiring for forming the semiconductor integrated circuit in multiple layers in the thickness direction of the semiconductor chip, and also improves the degree of freedom of wiring arrangement. This is an important technology that can facilitate pattern design.
[0003]
In the wiring arrangement in the multilayer wiring structure, the wiring extending direction (wiring channel direction) of each wiring layer is generally determined uniformly in the entire semiconductor chip. The direction of the wiring channel of each wiring layer is normally set in a direction intersecting with the direction of the wiring channel of the wiring layer immediately above or directly below, so that the wiring channel is in a lattice shape on the entire plane of the semiconductor chip. Is set.
[0004]
By the way, the multilayer wiring technique investigated by the present inventors is as follows, for example. First, in the multilayer wiring technology of four or more layers, a standard wiring method has not yet been established, and special wiring such as clock wiring and power supply wiring is used as the uppermost wiring layer in wiring placement processing. Individual measures such as placement are taken.
[0005]
In the case of a three-layer wiring structure, some consideration is given to the wiring length. However, a limited signal wiring in which wiring delay is expected to be a significant problem is preferentially arranged in a predetermined wiring layer. The actual situation is that individual measures are taken.
[0006]
A semiconductor integrated circuit device technology having a multilayer wiring structure of three or more layers is described in, for example, Japanese Patent Laid-Open No. 4-10624.
[0007]
[Problems to be solved by the invention]
However, in recent semiconductor integrated circuit devices, demands for large scale, high integration, and high performance are increasing, and along with this, as the size of semiconductor chips is reduced, the operating frequency and power consumption are reduced. It is an important issue how to improve electrical characteristics. In particular, with the miniaturization of wiring, the influence of the wiring system on the electrical characteristics of the semiconductor integrated circuit device is increasing, and it is important how to arrange the wiring in the multilayer wiring structure.
[0008]
An object of the present invention is to provide a technique capable of reducing the area of a semiconductor chip constituting a semiconductor integrated circuit device having a multilayer wiring structure.
[0009]
Another object of the present invention is to provide a technique capable of improving the operation speed of a semiconductor integrated circuit device having a multilayer wiring structure.
[0010]
Another object of the present invention is to provide a technique capable of reducing the power consumption of a semiconductor integrated circuit device having a multilayer wiring structure.
[0011]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0013]
That is, according to the method for manufacturing a semiconductor integrated circuit device of the present invention, in the wiring arrangement process of the semiconductor integrated circuit device having four or more wiring layers on the semiconductor substrate, the wiring having a relatively long wiring length is connected to the wiring layer. The method includes a step of preferentially arranging the upper wiring layer in the wiring and arranging the wiring having a relatively short wiring length in the lower wiring layer of the wiring layer.
[0014]
In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the number of wiring layers used for the wiring arrangement in which the wiring length is relatively long is used for the wiring arrangement in which the wiring length is relatively short. More than the number of wiring layers.
[0015]
Further, in the method for manufacturing a semiconductor integrated circuit device of the present invention, a wiring layer having wiring in the same extending direction as a wiring having a relatively long wiring length arranged in the upper wiring layer is arranged in the lower wiring layer as much as possible. To do.
[0016]
The method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
[0017]
(A) A step of forming in-cell wiring and cell terminals for forming cells of a plurality of circuit blocks with first layer wiring.
[0018]
(B) A step of changing the cell terminal to a different wiring layer depending on a connection hole arranged immediately above or in the vicinity thereof, depending on the formation conditions of each of the plurality of circuit blocks.
[0019]
(C) A step of forming the plurality of circuit blocks by electrically connecting the cell terminals.
[0020]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor integrated circuit device, comprising: a semiconductor substrate having a plurality of circuit blocks; and an external wiring region disposed in the periphery thereof; and a semiconductor substrate having four or more wiring layers on the semiconductor substrate. In the method for manufacturing an integrated circuit device, a wiring extending direction in each wiring layer is determined for each of the plurality of circuit blocks.
[0021]
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor integrated circuit device, comprising: a semiconductor substrate having a plurality of circuit blocks; and an external wiring region disposed in the periphery thereof; and a semiconductor substrate having four or more wiring layers on the semiconductor substrate. A method for manufacturing an integrated circuit device, wherein a predetermined wiring layer in a predetermined circuit block formation region among the plurality of circuit blocks is arranged between inter-block wirings for electrically connecting the plurality of circuit blocks. It is used as an area.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in detail below with reference to the drawings. (In the drawings for explaining the embodiments, components having the same functions are denoted by the same reference numerals, and repeated description thereof is omitted.) To do).
[0023]
(Embodiment 1)
1 is an overall plan view of a semiconductor chip constituting a semiconductor integrated circuit device of the present invention, FIG. 2 is an enlarged plan view of a main part of a circuit block in the semiconductor integrated circuit device of FIG. 1, and FIGS. 3 and 4 are circuits of FIG. FIG. 5 to FIG. 7 are explanatory views for explaining the structure of cell terminals in the cells of FIG. 3 and FIG. 4, and FIG. 8 is a sectional view of the principal part of the semiconductor integrated circuit device of FIG. 9 is an explanatory diagram of a circuit block of the semiconductor integrated circuit device of FIG. 1, FIG. 10 is an enlarged plan view of a main part of the circuit block of FIG. 9, FIG. 11 is an explanatory diagram of a circuit block of the semiconductor integrated circuit device of FIG. FIG. 13 is an enlarged plan view of the main part of the circuit block of FIG. 11, FIG. 14 is an enlarged plan view of the main part of the semiconductor integrated circuit device of FIG. 1, and FIG. FIG. 16 is an explanatory diagram of features of the semiconductor integrated circuit device. Enlarged plan view of a semiconductor integrated circuit device of FIG. 1, FIG. 17 is an explanatory view of a wiring structure in the external wiring region of the semiconductor integrated circuit device of FIG.
[0024]
In the first embodiment, a case where the present invention is applied to, for example, a microprocessor having a four-layer wiring structure will be described. A semiconductor chip in which this microprocessor is formed is shown in FIG. In FIG. 1, the horizontal direction in FIG. 1 is X, and the vertical direction in FIG.
[0025]
The microprocessor formed on the semiconductor chip 1 is designed by a hierarchical arrangement method, for example, and is formed by a set of a plurality of circuit blocks 2a to 2e arranged on the main surface. In FIG. 1, typical circuit blocks 2a to 2e are shown as an example. A small square P0 painted black at the corners of each circuit block 2a to 2e indicates the origin of the block.
[0026]
The circuit blocks 2a to 2e are arranged with an external wiring region 3 therebetween. The external wiring area 3 is roughly divided into an inter-block wiring area and a block / external terminal wiring area.
[0027]
The inter-block wiring area is an arrangement area of inter-block wiring that electrically connects the circuit blocks 2a to 2e. The wiring area between the blocks and the external terminals is an area for arranging wirings for electrically connecting the circuit blocks 2 a to 2 e and the bonding pad BP near the outer periphery of the semiconductor chip 1.
[0028]
The bonding pad BP is an external terminal of the microprocessor formed on the semiconductor chip 1 and is electrically connected to a package lead through a bonding wire and is electrically connected to an external device through the lead. ing.
[0029]
For example, a cache controller is formed in the circuit block 2a arranged in the upper left part of FIG. The cache controller is a circuit that controls the operation of the cache memory. The circuit block 2a is formed in a rectangular shape extending along the horizontal direction X in FIG.
[0030]
For example, a cache memory is formed in the circuit block 2b arranged in the left center portion of FIG. The cache memory is a small-capacity high-speed memory, and is interposed between a CPU (Central Processing Unit) and a main large-capacity memory.
[0031]
For example, a bus controller is formed in the circuit block 2c arranged in the lower left part of FIG. The bus controller is a circuit that decodes the information based on the information received from the CPU and outputs a part of the system control signal in place of the CPU. The circuit block 2c is formed in a rectangular shape extending along the horizontal direction X in FIG.
[0032]
The circuit blocks 2d1 and 2d2 arranged in the upper right part of FIG. 1 are circuit blocks constituting the CPU, and both are formed in a rectangular shape extending along the vertical direction Y in FIG.
[0033]
An arithmetic control circuit for the CPU is formed in the circuit block 2d1. The arithmetic control circuit is a circuit that mainly controls the operation procedure of the arithmetic processing circuit of the CPU.
[0034]
In the circuit block 2d2, an arithmetic processing circuit for the CPU is formed. The arithmetic processing circuit is a circuit that obtains a predetermined result mainly by performing four arithmetic operations on input data.
[0035]
For example, a clock generator is formed in the circuit block 2e arranged in the lower right part of FIG. The clock generator is a circuit that generates a clock signal, and the entire microprocessor is synchronized by this clock signal. The circuit block 2e is formed in a rectangular shape extending in the vertical direction Y in FIG.
[0036]
The division unit, the number of divisions, the position, the shape, and the like of each circuit block 2a to 2e are determined by the contents of a cell library prepared in advance or the floor plan method. In this floor plan process, for example, the overall configuration of the chip layout is determined so as to minimize the chip size and to optimize the timing of signals between blocks.
[0037]
Each of these circuit blocks 2a to 2e is provided with a plurality of cells necessary for realizing each circuit function, and each of the circuit blocks 2a to 2e is electrically connected between the cells by intra-block wiring. It is formed by connecting to.
[0038]
This cell is a design minimum unit when hierarchically designing circuit blocks and the like, and usually corresponds to a minimum unit of logic design such as a NAND circuit, a NOR circuit or an inverter circuit. The intra-block wiring is a wiring that forms a circuit block having a predetermined circuit function by electrically connecting the cells.
[0039]
Here, FIG. 2 shows the configuration of a circuit block 2c as a representative of such circuit blocks 2a to 2e. The other circuit blocks 2a, 2b, 2d1, 2d2, and 2e in FIG. 1 basically have the same configuration. However, the circuit blocks 2d1, 2d2 are in a state where FIG. 2 is rotated by 90 degrees. Further, the horizontal direction X and the vertical direction Y in FIG. 2 are written so as to match the horizontal direction X and the vertical direction Y in FIG.
[0040]
In the circuit block 2c, a plurality of cell rows 4 extending along the horizontal direction X in FIG. 2 are arranged along the vertical direction Y in FIG. In each cell row 4, a plurality of cells 4a of different sizes are arranged adjacent to each other along the extending direction. The internal wiring area 5 is an area for arranging the intra-block wiring ML that electrically connects the cells 4a.
[0041]
Next, an example of the cell 4a is shown in FIGS. 3 and 4 are plan views of the same cell 4a, but plan views at different stages are shown for easy understanding of the drawings. That is, FIG. 3 shows a plan view of the stage where the gate electrode is formed, and FIG. 4 shows a plan view of the stage where the first wiring layer is formed.
[0042]
In this cell 4a, a plurality of n-channel type MOS • FETs (Metal Oxide Semiconductor Field Effect Transistors; hereinafter simply referred to as nMOSs) 6n and p-channel type MOS • FETs (hereinafter simply referred to as pMOSs) 6p are arranged. ing. These nMOS 6n and pMOS 6p form, for example, a CMOS (Complimentary MOS) circuit.
[0043]
The semiconductor region 6nL forming the source / drain region of the nMOS 6n is formed by a rectangular region containing, for example, an n-type impurity such as phosphorus or arsenic (As). The semiconductor region 6pL forming the source / drain region of the pMOS 6p is formed by a rectangular region containing, for example, p-type impurity boron.
[0044]
The gate electrodes 6ng and 6pg of the nMOS 6n and the pMOS 6p are formed, for example, in a rectangular shape extending in the vertical direction of FIGS. 3 and 4, and are integrally formed and electrically connected to each other to form a CMOS circuit. Has been. Note that the connection portion of the gate electrodes 6ng and 6pg is formed wide and serves as the gate lead electrode 6g.
[0045]
The source, drain and gate electrodes of these nMOS 6n and pMOS 6p are drawn out by the first layer wiring ML1, and are appropriately electrically connected to form a cell 4a having a predetermined basic circuit function. That is, the internal circuit of the cell 4a is formed by the first layer wiring ML1. The first layer wiring ML1 constitutes a part of the intra-block wiring.
[0046]
In FIG. 4, the first layer wiring ML1 is hatched to make the drawing easier to see. VDD indicates the power supply potential, and VSS indicates the ground potential. VIA1 denotes a connection hole for electrically connecting the first layer wiring ML1 to the electrode portions of the nMOS 6n and the pMOS 6p.
[0047]
Next, the electrode lead-out terminal structure of the cell 4a will be described with reference to FIGS.
[0048]
As shown in FIG. 5, the cell terminal CT is disposed in the vicinity of a straight line that bisects the length of the cell 4a in the vertical direction Y. This is to facilitate the wiring installation process by providing regularity in the arrangement of the cell terminals CT.
[0049]
The cell terminal CT is a portion that becomes an interface unit of the cell 4a when the cell 4a is referred to from an upper layer in order to design a predetermined circuit block or the like. For example, in the case of a two-input NAND, two input signal terminals and one output signal terminal correspond to the cell terminal CT. In the first embodiment, the cell terminal CT is formed by, for example, the first layer wiring ML1.
[0050]
The connection between the cells 4a is performed by electrically connecting the cell terminals CT. The wiring state between the cells 4a differs depending on the number of wiring layers and the wiring structure employed. In the first embodiment, the cell terminal CT is not related to the circuit in the cell 4a at the wiring layout design stage. Therefore, the cell structure itself can be shared, and the cell library can be unified. Specifically, in the wiring process, a connection hole for electrically connecting the cells 4a is provided immediately above or in the vicinity of each cell terminal CT, and the connection holes are connected.
[0051]
For example, as shown in FIG. 6, the first layer wiring ML1 and the fourth layer wiring ML4 are used as the wiring extending in the horizontal direction X of FIG. 6, and the second layer is used as the wiring extending in the vertical direction Y of FIG. When the wiring ML2 and the third layer wiring ML3 are used, the connection hole VIA21 for electrically connecting the first layer wiring ML1 and the second layer wiring ML2 directly above the cell terminal CT, and the first layer wiring ML1 This is realized by arranging a connection hole VIA31 for electrically connecting the third layer wiring ML3. A region without the cell terminal CT is an arrangement region of the second layer wiring ML2 or the third layer wiring ML3 as shown by a two-dot chain line.
[0052]
Although not shown in FIG. 6, the second layer wiring and the fourth layer wiring are used as the wiring extending in the lateral direction X of FIG. 6, and the third layer is used as the wiring extending in the vertical direction Y of FIG. When the wiring is used, it is realized by arranging a connection hole for electrically connecting the first layer wiring and the third layer wiring immediately above the cell terminal.
[0053]
Although not shown in FIG. 6, the first layer wiring and the third layer wiring are used as the wiring extending in the horizontal direction X of FIG. 6, and the second layer is used as the wiring extending in the vertical direction Y of FIG. When the wiring is used, it is realized by arranging a connection hole for electrically connecting the first layer wiring and the second layer wiring immediately above the cell terminal.
[0054]
In FIG. 6, in order to make the drawing easier to see, the wirings in the respective layers other than the first layer wiring ML1 are hatched. VIA 43 is a connection hole for connecting the fourth layer wiring ML4 and the third layer wiring ML3.
[0055]
FIG. 7 schematically shows a cross-sectional structure of such a connection hole. Each wiring layer is electrically connected by one connection hole VIA. For example, to change the cell terminal CT from the first layer wiring ML1 to the third layer wiring ML3, that is, to realize the connection hole VIA31 of FIG. 6, the first layer wiring ML1 and the second layer wiring ML2 are connected. A connection hole VIA32 for connecting the second layer wiring ML2 and the third layer wiring ML3 is provided on the connection hole VIA21 to be realized.
[0056]
For example, in order to change the cell terminal CT from the first layer wiring ML1 to the fourth layer wiring ML4, the second layer wiring ML2 is formed on the connection hole VIA21 connecting the first layer wiring ML1 and the second layer wiring ML2. This is realized by providing the connection hole VIA32 for connecting the third layer wiring ML3 and the connection hole VIA43 for connecting the third layer wiring ML3 and the fourth layer wiring ML4 thereon.
[0057]
As described above, the cell terminal CT is formed by the first layer wiring ML1, and the connection hole VIA is arranged immediately above the cell terminal CT during the wiring process, so that each time the wiring style is changed, the cell terminal layer corresponding to the cell terminal CT is provided. It is not necessary to prepare such a cell, and it is possible to cope with various wiring styles with one cell library.
[0058]
As can be seen from FIG. 7, the connection hole VIA that electrically connects the first layer wiring ML1 and the third layer wiring ML3 can be used as the wiring region of the fourth layer wiring ML4. The connection hole VIA that electrically connects the wiring ML1 and the second layer wiring ML2 can be used as a wiring region of the third layer wiring ML3.
[0059]
Next, FIG. 8 shows a cross-sectional view of the main part of the semiconductor chip 1 (see FIG. 1) including the cell 4a.
[0060]
The semiconductor substrate 1 s constituting the semiconductor chip 1 is made of, for example, p − -type silicon (Si) single crystal, and on its upper part, for example, silicon dioxide (SiO 2). ₂ A field insulating film 7 for element isolation is formed.
[0061]
A p well PW and an n well NW are formed on the semiconductor substrate 1s. For example, boron of a p-type impurity is introduced into the p well PW. In addition, for example, n-type impurity phosphorus or As is introduced into the n-well NW.
[0062]
An nMOS 6n and a pMOS 6p are formed on the p well PW and the n well NW, respectively.
[0063]
A CMOS (Complimentary MOS) circuit is formed by these nMOS 6n and pMOS 6p, and a cell or the like having a predetermined circuit function is formed.
[0064]
The nMOS 6n has a pair of semiconductor regions 6nL formed on the p well PW so as to be spaced apart from each other, a gate insulating film 6ni formed on the semiconductor substrate 1s, and a gate electrode 6ng formed thereon. ing.
[0065]
The semiconductor region 6nL is a region for forming a source / drain region of the nMOS 6n, and has a low impurity concentration region 6nL1 and a high impurity concentration region 6nL2, and is formed, for example, containing n-type impurity phosphorus or As. ing. An nMOS 6n channel region is formed between the semiconductor regions 6nL.
[0066]
The gate insulating film 6ni is made of, for example, SiO. ₂ Consists of. The gate electrode 6ng is made of, for example, low resistance polysilicon. However, the gate electrode 6 ng is not limited to being formed of a single film of low resistance polysilicon, and may be formed of, for example, a laminated film in which a silicide film is deposited on a low resistance polysilicon film.
[0067]
On the upper surface of the gate electrode 6 ng, for example, SiO ₂ A cap insulating film 8 made of is formed. A protective film 9 made of, for example, silicon nitride is formed on the surfaces of the gate electrode 6ng and the cap insulating film 8. This protective film 9 has a function of suppressing the characteristic variation of the nMOS 6n. Furthermore, on the side surface of the protective film 9, for example, SiO ₂ A side wall 10 made of is formed.
[0068]
The pMOS 6p includes a pair of semiconductor regions 6pL formed on the n well NW so as to be spaced apart from each other, a gate insulating film 6pi formed on the semiconductor substrate 1s, and a gate electrode 6pg formed thereon. ing.
[0069]
The semiconductor region 6pL is a region for forming a source / drain region of the pMOS 6p, has a low impurity concentration region 6pL1 and a high impurity concentration region 6pL2, and is formed, for example, containing p-type impurity boron. . A channel region of the pMOS 6p is formed between the semiconductor regions 6pL. The semiconductor region 11a existing under the low impurity concentration region 6pL1 is a punch-through stopper for preventing punch-through of the pMOS 6p.
[0070]
The gate insulating film 6pi is made of, for example, SiO. ₂ Consists of. The gate electrode 6pg is made of, for example, low resistance polysilicon. However, the gate electrode 6pg is not limited to being formed of a single film of low resistance polysilicon, and may be formed of, for example, a laminated film in which a silicide film is deposited on a low resistance polysilicon film.
[0071]
On the upper surface of the gate electrode 6pg, for example, SiO ₂ A cap insulating film 8 made of is formed. Further, a protective film 9 made of, for example, silicon nitride is formed on the surfaces of the gate electrode 6pg and the cap insulating film 8. The protective film 9 has a function of suppressing the characteristic variation of the pMOS 6p. Furthermore, on the side surface of the protective film 9, for example, SiO ₂ A side wall 10 made of is formed.
[0072]
On such a semiconductor substrate 1s, for example, SiO 2 ₂ An interlayer insulating film 12a made of is deposited to cover the nMOS 6n and the pMOS 6p.
[0073]
The thickness of the interlayer insulating film 12a is, for example, about 0.60 μm. The upper surface of the interlayer insulating film 12a is planarized by, for example, a CMP (Chemical Mechanical Polishing) process, an etch back process, a reflow planarization process, or the like. ) A first layer wiring ML1 made of an alloy is formed.
[0074]
The first layer wiring ML1 is a part of the above-mentioned intra-block wiring and is electrically connected to the semiconductor region 6nL of the nMOS 6n and the pMOS 6p through the conductor film ML1a in the connection hole VIA drilled in the interlayer insulating film 12a. ing. The conductor film ML1a is made of, for example, tungsten, and is formed by a metal film embedding technique using, for example, a selective CVD method. The thickness of the first layer wiring ML1 is, for example, about 0.61 μm.
[0075]
Such first layer wiring ML1 is covered with an interlayer insulating film 12b. The interlayer insulating film 12b is made of, for example, SiO. ₂ The thickness thereof is, for example, about 1.3 to 1.4 μm.
[0076]
The upper surface of the interlayer insulating film 12b is flattened by, for example, CMP processing, etchback processing, reflow flattening processing, or the like, and a second layer wiring ML2 made of, for example, an Al-Si-Cu alloy is formed on the upper surface. Has been. The thickness of the second layer wiring ML2 is, for example, about 0.61 μm.
[0077]
The second layer wiring ML2 is a part of the above-mentioned intra-block wiring and is electrically connected to the first layer wiring ML1 through the conductor film ML2a in the connection hole VIA drilled in the interlayer insulating film 12b. . The conductor film ML2a is made of, for example, tungsten, and is formed by a metal film embedding technique using, for example, a selective CVD method.
[0078]
The second layer wiring ML2 is covered with an interlayer insulating film 12c. This interlayer insulating film 12c is made of, for example, SiO. ₂ The thickness thereof is, for example, about 1.3 to 1.4 μm.
[0079]
The upper surface of the interlayer insulating film 12c is flattened by, for example, CMP processing, etch back processing, reflow flattening processing, or the like, and a third layer wiring ML3 made of, for example, an Al-Si-Cu alloy is formed on the upper surface. Has been. The thickness of the third layer wiring ML3 is, for example, about 1.06 μm.
[0080]
This third-layer wiring ML3 is a part of the above-mentioned intra-block wiring and is electrically connected to the second-layer wiring ML2 through the conductor film ML3a in the connection hole VIA drilled in the interlayer insulating film 12c. . The conductor film ML3a is made of, for example, tungsten or the like, and is formed by, for example, a metal film embedding technique using a selective CVD method or the like.
[0081]
The third layer wiring ML3 is covered with an interlayer insulating film 12d. This interlayer insulating film 12d is made of, for example, SiO. ₂ Consists of. The upper surface of the interlayer insulating film 12d is flattened by, for example, CMP processing, etchback processing, reflow flattening processing, or the like, and a fourth layer wiring ML4 made of, for example, an Al-Si-Cu alloy is formed on the upper surface. Has been.
[0082]
This fourth-layer wiring ML4 is a part of the above-mentioned intra-block wiring, and is electrically connected to the third-layer wiring ML3 through the conductor film ML4a in the connection hole VIA drilled in the interlayer insulating film 12d. . The conductor film ML4a is made of, for example, tungsten, and is formed by a metal film embedding technique using, for example, a selective CVD method.
[0083]
On the interlayer insulating film 12d, for example, SiO ₂ Film, SiO ₂ A surface protective film 13 composed of an insulating film formed by depositing a silicon nitride film on the film or an insulating film formed by depositing a polyimide resin film thereon is deposited thereon, whereby the fourth layer wiring ML4 is deposited. Is covered. An opening is formed in a part of the surface protective film 13 so as to expose the bonding pad BP portion of the fourth layer wiring ML4.
[0084]
By the way, in this Embodiment 1, the wiring which forms a microprocessor is arrange | positioned according to the following 1st-4th conditions, for example.
[0085]
The first condition is that in each of the circuit blocks 2a to 2e (see FIG. 1), among the wirings in the block, the wiring having the long wiring length is arranged in the upper wiring layer as much as possible, and the wiring having the short wiring length is possible. As long as it is placed in the lower wiring layer.
[0086]
The lengths of the wires are relative, and are determined by where the wires belong in the wire length distribution. For example, a long wiring refers to a wiring that falls within 50% from the longest wiring length among all the intra-block wirings ML after arranging the wirings in the blocks after the placement processing in order based on the wiring length. The short wiring can be said to be wiring that falls within 50% from the shortest wiring length among all the intra-block wiring ML. However, this 50% is merely an example, and can be appropriately changed according to conditions such as design conditions and device conditions.
[0087]
This is because the upper wiring layer can reduce the wiring capacitance, and the wiring delay problem caused by the wiring capacitance can be solved. That is, by arranging a long wiring that tends to have a large wiring capacity in the upper wiring layer, and arranging a short wiring that requires a relatively small wiring capacity in the lower wiring layer, the entire circuit blocks 2a to 2e are arranged. Since the wiring capacity can be reduced, the signal transmission speed in the intra-block wiring in the circuit blocks 2a to 2e can be improved, and the power consumption in the circuit blocks 2a to 2e can be reduced. Because.
[0088]
The second condition is to change the arrangement of the intra-block wiring in each of the circuit blocks 2a to 2e in accordance with the congestion status of the intra-block wiring in each of the circuit blocks 2a to 2e.
[0089]
This is mainly for the purpose of reducing the occupied area of the circuit blocks 2a to 2e. That is, the congestion state of the intra-block wiring in each of the circuit blocks 2a to 2e may vary depending on the geometrical elements of the respective circuit blocks 2a to 2e. In this case, the wiring layout is defined in the entire semiconductor chip 1. This is because the area occupied by each of the circuit blocks 2a to 2e can be reduced by changing the circuit block for each of the circuit blocks 2a to 2e.
[0090]
Here, a specific example of the intra-block wiring formed under the first condition and the second condition will be described with reference to FIGS. 1 and 9 to 13. In FIG. 10, FIG. 12, and FIG. 13, in order to make the drawings easier to see, the second-layer wiring constituting the intra-block wiring is dotted hatched, the third-layer wiring is hatched to the right, and the fourth The layer wiring is hatched in the left inclined line shape, and the first layer wiring layer constituting the inter-block wiring is not hatched.
[0091]
For example, the circuit block 2c long in the horizontal direction X in FIG. 1 and the circuit block 2e slightly long in the vertical direction Y in FIG.
[0092]
That is, as shown in FIG. 9, in the case of the circuit block 2c long in the horizontal direction X (YL / XL <1; YL is the length in the vertical direction Y in the circuit block 2c, XL is the length in the horizontal direction X in the circuit block 2c. 9) Although the degree of congestion of the wiring extending along the vertical direction Y in FIG. 9 is small, the degree of congestion of the wiring extending along the horizontal direction X is large.
[0093]
For this reason, when the normal wiring arrangement method is adopted, the width of the wiring area in the block (length in the vertical direction Y) must be increased, and the area of the circuit block 2c increases.
[0094]
Therefore, in the first embodiment, for example, as shown in FIG. 10, the above first condition is taken into consideration. That is, the third layer wiring ML3 is used as the wiring extending in the direction (vertical direction Y) orthogonal to the extending direction of the cell row 4, and the wiring extending in the direction parallel to the extending direction of the cell row 4 (lateral direction X). The second layer wiring ML2 and the fourth layer wiring ML4 are used. The first layer wiring ML1 is mainly used as a wiring in the cell 4a.
[0095]
Thereby, since two wiring layers can be used in the horizontal direction X, the width (length in the vertical direction Y) of the internal wiring region 5 (see FIG. 9) can be reduced. For example, when four wiring channels are required in the internal wiring region 5, an area for arranging the four wirings side by side is required to form this with only one wiring layer. In the case of 1, since two wiring layers can be used and two wirings can be arranged in an overlapping manner, it is sufficient if there is an area for arranging two wirings side by side. Therefore, the length in the vertical direction Y of the circuit block 2c (see FIG. 1) can be reduced, and the area of the circuit block 2c can be reduced.
[0096]
The long wiring is formed by the fourth layer wiring ML4 and the third layer wiring ML3, and the short wiring is formed by the second layer wiring ML2 and the third layer wiring ML3. Thereby, in addition to shortening the wiring length of the intra-block wiring due to the area reduction of the circuit block 2c, the wiring capacity of the intra-block wiring of the circuit block 2c can also be reduced, so that the operation speed of the circuit block 2c is improved. In addition, power consumption can be reduced.
[0097]
Further, the cell terminal CT formed by the first layer wiring is pulled up to the third layer wiring ML3 by the connection hole VIA31 formed by the wiring process, and the cell terminal CT is changed. As a result, even if the wiring arrangement of the circuit block 2c is different from that of other circuit blocks, it only needs to be handled by wiring processing, and the cell 4a itself (cell terminal CT) does not have to be changed at the time of wiring layout design. The cells 4a can be shared when designing the wiring layout.
[0098]
On the other hand, as shown in FIG. 11, in the case of the circuit block 2e slightly longer in the vertical direction Y (YL / XL ≧ 1), the degree of congestion of the wiring extending along the horizontal direction X in FIG. The degree of congestion of the wiring extending along Y is large.
[0099]
For this reason, when the normal wiring arrangement method is adopted, a vacant area for the wiring channel has to be formed in the cell row 4, so that the extending direction of the cell row 4 becomes longer and the area of the circuit block 2 e becomes smaller. It will increase. This will be described with reference to FIG.
[0100]
In FIG. 12, the second layer wiring ML2 is used as the wiring extending in the direction orthogonal to the extending direction of the cell row 4 (vertical direction Y), and the direction parallel to the extending direction of the cell row 4 (horizontal direction X). A third-layer wiring ML3 is used as the wiring extending to. The first layer wiring ML1 is mainly used as a wiring in the cell 4a.
[0101]
In this case, a region without the cell terminal CT is a wiring arrangement region in a direction orthogonal to the cell row 4 (vertical direction Y). However, when the degree of congestion of the wiring in the orthogonal direction increases, the number of wiring arrangement areas without the cell terminal CT is insufficient with respect to the number of wirings in the orthogonal direction. For this reason, a vacant area A for arranging wiring in the orthogonal direction is required between the cell 4a and the cell 4a. In this vacant area A, the first layer wiring ML1 for power supply between the cells 4a is arranged, but the transistor and the wiring pattern constituting it are not formed. Therefore, the increase in the empty area A increases the area of the circuit block.
[0102]
Therefore, in the first embodiment, for example, as shown in FIG. 13, the above first condition is taken into consideration. That is, the in-block wiring extending in the direction (longitudinal direction Y) orthogonal to the extending direction of the cell row 4 is formed by the second layer wiring ML2 and the third layer wiring ML3, and the direction parallel to the extending direction of the cell row 4 The intra-block wiring extending in the (lateral direction X) is formed by the first layer wiring ML1 and the fourth layer wiring ML4. However, the arrangement of the third layer wiring ML3 and the fourth layer wiring ML4 may be reversed. The first layer wiring ML1 is mainly used as a wiring in the cell 4a.
[0103]
Thereby, two wiring layers can be used in the vertical direction Y where the degree of congestion of the intra-block wiring is large. Further, the area directly above the connection hole VIA21 between the second layer wiring ML2 and the cell terminal CT of the first layer wiring ML1 can also be used as an arrangement region of the intra-block wiring in the direction Y where the degree of congestion is large. As a result, it is less necessary to provide the empty area A in the cell row 4. Therefore, since the length of the cell row 4 in the extending direction can be reduced, the length of the circuit block 2e in the horizontal direction X can be reduced, and the area of the circuit block 2e can be reduced. .
[0104]
In addition, the wiring having a long wiring length is formed by the fourth layer wiring ML4 and the third layer wiring ML3, and the wiring having a short wiring length is formed by the first layer wiring ML1 and the second layer wiring ML2. Thereby, in addition to the shortening of the wiring length of the intra-block wiring due to the area reduction of the circuit block 2e, the wiring capacity of the intra-block wiring of the circuit block 2e can also be reduced, so that the operation speed of the circuit block 2e is improved. In addition, power consumption can be reduced.
[0105]
Further, in the intra-block wiring in the circuit block 2e, the wiring extending in parallel with the fourth wiring ML4 having a long wiring length is constituted by the first layer wiring ML1, thereby increasing the interval between the wiring layers. Therefore, the coupling capacity between them can be reduced.
[0106]
Further, the cell terminal CT formed of the first layer wiring is pulled up to the third layer wiring ML3 or the second layer wiring ML2 through the connection holes VIA31 and VIA21 formed by wiring processing, and the cell terminal CT is changed. As a result, even if the wiring arrangement method in the circuit block 2e is different from that of other circuit blocks, it may be handled by wiring processing, and the cell 4a itself (cell terminal CT) does not need to be changed at the time of wiring layout design. The cells 4a can be shared when designing the wiring layout.
[0107]
Next, the third condition is that, when a predetermined circuit block is configured, the predetermined wiring layer is used as an arrangement area of the inter-block wiring without using all the wiring layers. This is the case, for example, as follows.
[0108]
For example, this is a case where the circuit block wiring congestion degree is low. In addition, when a predetermined circuit block is formed, the area of the circuit block is not reduced even if all the wiring layers are arranged in the wiring area in the block. However, in this case, if the use of the entire wiring layer contributes to the reduction in the area of the circuit block, the entire wiring layer is used as the use area of the intra-block wiring.
[0109]
The fourth condition is that, among the inter-block wirings connecting the circuit blocks 2a to 2e in FIG. 1, the wiring having the long wiring length is arranged in the upper wiring layer as much as possible, and the wiring having the short wiring length is possible. It is to arrange in the lower wiring layer as much as possible.
[0110]
The definition of the length in this wiring is the same as that described in the intra-block wiring. The reason for this is also the same as described in the intra-block wiring. In other words, the wiring capacity of the entire inter-block wiring is reduced by arranging the long wiring that tends to increase the wiring capacity in the upper wiring layer and arranging the short wiring that requires a relatively small wiring capacity in the lower wiring layer. This is because the signal transmission speed in the inter-block wiring can be improved and the power consumption of the microprocessor can be reduced.
[0111]
Here, a specific example of the inter-block wiring formed under the third condition and the fourth condition will be described with reference to FIGS. 1 and 14 to 17.
[0112]
In FIG. 14 and FIG. 16, in order to make the drawings easy to see, the second layer wiring constituting the inter-block wiring is dotted hatched, the right inclined line hatching is used for the third layer wiring, and the fourth layer wiring is used. Is marked with a left slanted line. Further, the first layer wiring layer constituting the inter-block wiring is not hatched.
[0113]
For example, as an example according to the third condition, the circuit block 2b in FIG. 1 is formed by a three-layer wiring structure without using all four wiring layers. That is, no intra-block wiring is arranged in the fourth wiring layer in the formation region of the circuit block 2b. For this reason, as shown in FIG. 14, the fourth wiring layer in the formation region of the circuit block 2b is used as an arrangement region for the inter-block wiring MLB4 connecting the circuit blocks 2a and 2c.
[0114]
Thereby, for example, when connecting the circuit blocks 2a and 2c, the wiring length of the inter-block wiring can be shortened compared to the case where the circuit block 2b is detoured and connected, so that the wiring capacity and the wiring resistance are reduced. It is possible to improve the signal transmission speed of the inter-block wiring.
[0115]
Further, since the number of connection holes can be reduced in connecting the circuit blocks 2a and 2c as compared to the case where the circuit block 2b is bypassed, the reliability of the connection between the circuit blocks 2a and 2c is increased. It becomes possible to improve.
[0116]
Note that wiring arrangement examples based on the above first to third conditions are collectively shown in FIG. FIG. 15 shows how to arrange the wiring in the block (wiring direction, wiring length) according to the wiring situation in each of the circuit blocks 2a to 2e and the characteristics in each case.
[0117]
On the other hand, in the external wiring region 3 that connects the circuit blocks 2a to 2e in FIG. 1, in order to satisfy the above-described fourth condition, the layout of the inter-block wirings according to the shape of each external wiring region 3 Has been changed.
[0118]
That is, the inter-block wiring extending along the extending direction (longitudinal direction) of the external wiring region 3 is arranged in the uppermost wiring layer, for example, the third wiring layer or the fourth wiring layer as much as possible. This is because the wiring extending along the extending direction of the external wiring region 3 is a relatively long wiring. This will be specifically described with reference to FIGS. 14, 16, and 17. FIG.
[0119]
The broken lines in FIGS. 14 and 16 indicate the shapes of the external wiring regions 3a to 3f. The external wiring areas 3a, 3d, and 3f have a rectangular shape extending in the vertical direction Y of FIG. 14 or FIG. 16, and the external wiring areas 3b, 3c, and 3e are arranged in the horizontal direction X of FIG. It has a rectangular shape that extends.
[0120]
In any of the external wiring regions 3a to 3f, the inter-block wiring along the extending direction is formed by the first layer wiring MLB1 and the fourth layer wiring MLB4, and between the blocks along the short direction of the external wiring regions 3a to 3f. The wiring is formed by the second layer wiring MLB2 and the third layer wiring MLB3.
[0121]
Of the inter-block wirings, the wiring with a long wiring distance is preferentially formed by the combination of the third layer wiring MLB3 and the fourth layer wiring MLB4, and the wiring with a short wiring distance is formed with the first layer wiring MLB1 and the second layer wiring. It is preferentially formed by the combination with the wiring MLB2.
[0122]
Further, in the region where the external wiring regions 3a to 3f intersect, the change of the wiring layer is minimized. For example, when the fourth layer wiring MLB4 in the external wiring area 3f shown in FIG. 16 extends as it is to the external wiring area 3e, the following is performed. The subsequent treatment is the same for the first layer wiring MLB1.
[0123]
When the fourth layer wiring MLB4 in the external wiring region 3f becomes an obstacle to the fourth layer wiring MLB4 extending in the lateral direction (direction X) in the external wiring region 3e, the external wiring region 3e is connected to the external wiring region 3e. The fourth layer wiring MLB4 extending to the third wiring line MLB3 is once pulled down to the third layer wiring MLB3 through the connection hole VIA in the intersecting region of the external wiring regions 3e and 3f.
[0124]
However, if the fourth layer wiring MLB4 extending from the external wiring region 3f to the external wiring region 3e does not interfere with the fourth layer wiring MLB4 extending in the lateral direction X in the external wiring region 3e, the wiring layer It is stretched as it is without switching.
[0125]
In this way, among the inter-block wirings in the external wiring region 3, the wiring having a long wiring length is formed by the fourth layer wiring MLB4 having a smaller wiring capacity than the other wiring layers, so that the fourth layer wiring MLB4 It is possible to reduce the wiring capacity. Further, since the wiring extending in parallel with the fourth layer wiring MLB4 is the first layer wiring MLB1, the interval between these wirings can be increased, so that the coupling capacitance between them can be reduced. It is possible.
[0126]
As a result, the wiring capacity of the inter-block wiring in the entire external wiring region 3 can be reduced, so that the signal transmission speed in the inter-block wiring can be improved and the power consumption of the microprocessor can be reduced. It becomes.
[0127]
Further, in the region where the external wiring region 3 intersects, the connection holes can be arranged so as to overlap the upper and lower wiring layers, and the area can be reduced, so that the width of the external wiring region 3 can be reduced. . For this reason, the area of the semiconductor chip 1 can be reduced. Further, since the wiring length of the inter-block wiring can be shortened by reducing the area of the semiconductor chip 1, the signal transmission speed in the inter-block wiring can be further improved.
[0128]
Note that wiring layout examples based on the above fourth condition are collectively shown in FIG. FIG. 17 shows how to arrange the wiring between the blocks (wiring direction, wiring length) according to the shape element of the external wiring area.
[0129]
Thus, according to the first embodiment, the following effects can be obtained.
[0130]
(1). In the intra-block wiring ML constituting the circuit blocks 2a to 2e, a long wiring that tends to have a large wiring capacity is arranged in the upper wiring layer, and a short wiring that requires a relatively small wiring capacity is arranged in the lower wiring layer. By disposing in this manner, the overall wiring capacity in the circuit blocks 2a to 2e can be reduced.
[0131]
(2). In the intra-block wiring within the circuit block 2e, the wiring extending in parallel with the fourth wiring ML4 having a long wiring length is constituted by the first wiring ML1, so that the interval between the wiring layers is increased. Therefore, the coupling capacity between them can be reduced.
[0132]
(3) At the stage of wiring design, the wiring layout of the circuit blocks 2a to 2e is made a method suitable for each circuit block 2a to 2e, thereby reducing the occupied area of each circuit block 2a to 2e. Is possible.
[0133]
(4) By the above (3), the wiring length of the intra-block wiring can be shortened, so that the wiring capacity and wiring resistance of the intra-block wiring can be reduced.
[0134]
(5) By the above (1) and (4), the signal transmission speed in the intra-block wiring in the circuit blocks 2a to 2e can be improved, so that the operation speed of the circuit blocks 2a to 2e can be improved. It becomes.
[0135]
(6) The power consumption in the circuit blocks 2a to 2e can be reduced by the above (1) and (4).
[0136]
(7). In the inter-block wiring that electrically connects the circuit blocks 2a to 2e, a long wiring that tends to have a large wiring capacity is arranged in the upper wiring layer, and a short wiring that requires a relatively small wiring capacity is arranged in the lower layer. By disposing in the wiring layer, it is possible to reduce the overall wiring capacity of the inter-block wiring.
[0137]
(8). In the inter-block wiring, since the wiring extending in parallel with the fourth wiring MLB4 having a long wiring length is constituted by the first wiring MLB1, the distance between the wiring layers can be increased. The coupling capacity between them can be reduced.
[0138]
(9) By configuring the internal circuit of the circuit block 2b with a three-layer wiring structure and using the fourth wiring layer as an arrangement area for the inter-block wiring, there is no need to bypass the inter-block wiring. Since the arrangement region is not necessary, the area of the semiconductor chip 1 can be reduced accordingly.
[0139]
(10). By configuring the internal circuit of the circuit block 2b with a three-layer wiring structure and using the fourth wiring layer as an arrangement area for inter-block wiring, the circuit block 2a and 2c can be connected to each other by the circuit block. Since the wiring length of the inter-block wiring can be shortened compared to the case where the connection is made bypassing 2b, the wiring capacity and wiring resistance of the inter-block wiring can be reduced.
[0140]
(11). By configuring the internal circuit of the circuit block 2b with a three-layer wiring structure and using the fourth wiring layer as an inter-block wiring arrangement region, the circuit block 2b is used to connect the circuit blocks 2a and 2c. Since the number of connection holes VIA can be reduced as compared with the case where the connection is bypassed, the connection reliability between the circuit blocks 2a and 2c can be improved.
[0141]
(12). In the region where the external wiring region 3 intersects, the connection hole VIA can be disposed so as to overlap the upper and lower wiring layers, and the area can be reduced, so the width of the external wiring region 3 is reduced. It becomes possible.
[0142]
(13) According to the above (12), the wiring length of the inter-block wiring can be shortened, so that the wiring capacitance and wiring resistance in the inter-block wiring can be reduced.
[0143]
(14). By the above (7), (8), (10), (13), it is possible to improve the signal transmission speed in the inter-block wiring that electrically connects the circuit blocks 2a to 2e.
[0144]
(15). With the above (3) and (14), it becomes possible to improve the operation speed of the entire microprocessor.
[0145]
(16) By the above (3), (9), and (12), the entire area of the semiconductor chip 1 can be greatly reduced.
[0146]
(17). With the above (6) to (8), (10), (13), it is possible to reduce the power consumption of the microprocessor.
[0147]
(18). When the inter-block wiring for electrically connecting the circuit blocks 2a to 2e is arranged, the wiring along the longitudinal direction of the external wiring region 3 is preferentially arranged in the fourth wiring layer, so that the long wiring Can be arranged in the upper wiring layer.
[0148]
(19). The cell terminal CT formed by the first layer wiring is pulled up to a predetermined wiring layer by the connection hole VIA formed by the wiring process, and the wiring layer in which the cell terminal CT is disposed is changed to change the wiring. The cell 4a can be shared when designing the layout. Therefore, even if the wiring arrangement differs for each of the circuit blocks 2a to 2e, it is possible to cope with this by one cell library. Therefore, the design period of the method for manufacturing the semiconductor integrated circuit device can be greatly shortened.
[0149]
(Embodiment 2)
FIG. 18 is an enlarged plan view of a main part of a semiconductor integrated circuit device according to another embodiment of the present invention.
[0150]
In the second embodiment, a case where the present invention is applied to, for example, a microprocessor having a five-layer wiring structure will be described. The rest is the same as in the first embodiment.
[0151]
In the second embodiment, for example, as shown in FIG. 18, the third layer wiring ML3 and the fourth layer wiring ML4 are used in the direction (vertical direction Y) orthogonal to the extending direction of the cell column 4, and the cell column The second-layer wiring ML2 and the fifth-layer wiring ML5 are used in a direction parallel to the extending direction 4 (lateral direction X). As a result, the two wiring layers above the cell 4a can be used in both the horizontal direction X and the vertical direction Y, so that there is a great effect in reducing the area of the circuit block.
[0152]
Further, the wiring having a long wiring length uses the fifth layer wiring ML5 and the fourth layer wiring ML4, and the wiring having a short wiring length uses the third layer wiring ML3 and the second layer wiring ML2.
[0153]
That is, a long wiring is arranged in an upper wiring layer having a relatively small wiring capacity, and a wiring extending in parallel with the long wiring is arranged in a lower layer separated from the two layers of interlayer insulating film, and between the multilayer wirings. By reducing the formed wiring capacity, it is possible to reduce the wiring capacity of the intra-block wiring.
[0154]
Further, the cell terminal CT formed by the first layer wiring is pulled up to the third layer wiring ML3 or the fourth layer wiring ML4 by the connection holes VIA31 and VIA41 formed by wiring processing, and the wiring layer position of the cell terminal CT is changed. doing. Immediately above the portion where the cell terminal CT is changed to the third layer wiring ML3 can be used as an arrangement region for the fourth layer wiring. Similarly, the portion without the cell terminal can be used as a passing region for the third layer wiring and the fourth layer wiring.
[0155]
As described above, according to the second embodiment, it is possible to obtain the same effect as the effect obtained in the first embodiment.
[0156]
However, according to the second embodiment, since the five-layer wiring is used, the area of the semiconductor chip 1 can be reduced as compared with the first embodiment.
[0157]
In any of the circuit blocks 2a to 2e, the wiring extending in parallel with the long wiring can be arranged in the lower layer separated from the two layers of the interlayer insulating film, and accordingly, compared with the case of the first embodiment. In addition, the wiring capacity of the intra-block wiring can be reduced.
[0158]
Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the first and second embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0159]
For example, in the second embodiment, the case has been described in which the number of wiring layers used for long wiring arrangement is the same as the number of wiring layers used for short wiring arrangement, but the present invention is not limited thereto. Rather, for example, the number of wiring layers used for long wiring arrangement is three, the number of wiring layers used for short wiring arrangement is two, and the number of wiring layers used for long wiring arrangement is short. It may be more than the number of wiring layers used for the arrangement. As a result, the size of each wiring region in the short direction can be reduced, so that the area of the semiconductor chip can be reduced.
[0160]
In the first and second embodiments, the case where the present invention is applied to a semiconductor integrated circuit device having a hierarchical structure has been described. However, the present invention is not limited to this. For example, a gate array having no hierarchical structure, etc. It is also applicable when realizing the above.
[0161]
In the first and second embodiments, the case where the present invention is applied to a semiconductor integrated circuit device adopting a wire bonding method has been described. However, the present invention is not limited to this. For example, a flip chip using bump electrodes The present invention is also applicable to a semiconductor integrated circuit device that employs a method or a tape carrier bonding method.
[0162]
In the first and second embodiments, the case where the present invention is applied to a semiconductor integrated circuit device in which a MOS / FET is formed is described. However, the present invention is not limited to this. For example, a bipolar transistor is formed. The present invention is also applicable to a semiconductor integrated circuit device or a semiconductor integrated circuit device in which a bipolar transistor and a MOS • FET are formed on the same semiconductor substrate.
[0163]
In the above description, the case where the invention made mainly by the present inventor is applied to a microprocessor which is a field of use as a background has been described. However, the present invention is not limited to this, and various applications are possible. The present invention can be applied to a semiconductor integrated circuit device technology having a semiconductor memory circuit or other logic circuit. The present invention can be applied to a semiconductor integrated circuit device having a multilayer wiring structure.
[0164]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0165]
(1) According to the method for manufacturing a semiconductor integrated circuit device of the present invention, in the wiring placement step of the semiconductor integrated circuit device having four or more wiring layers on the semiconductor substrate, the wiring having a relatively long wiring length is provided. The semiconductor integrated circuit device can be obtained by preferentially arranging the wiring layer in the upper layer of the wiring layer in which the wiring capacitance is reduced and arranging the wiring in which the wiring length is relatively short in the lower wiring layer in the wiring layer. It becomes possible to reduce the overall wiring capacity of the constituent wiring. As a result, the signal transmission speed of the wiring in the entire semiconductor integrated circuit device can be improved, so that the operation speed of the semiconductor integrated circuit device can be improved. In addition, the power consumption of the semiconductor integrated circuit device can be reduced.
[0166]
(2) According to the method of manufacturing a semiconductor integrated circuit device of the present invention, the number of wiring layers used for the wiring arrangement in which the wiring length is relatively long is set to the number of wiring layers in which the wiring length is relatively short. Since the size of the wiring region in the short direction can be reduced by increasing the number of wiring layers used for the arrangement, the area of the semiconductor chip can be reduced.
[0167]
(3) According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a wiring layer having a wiring in the same extending direction as a wiring having a long wiring length arranged in the upper wiring layer is arranged in the lower wiring layer as much as possible. By doing so, the space between the wiring layers can be increased, and therefore the coupling capacitance between them can be reduced. As a result, the signal transmission speed of the wiring in the entire semiconductor integrated circuit device can be improved, so that the operation speed of the semiconductor integrated circuit device can be improved. In addition, the power consumption of the semiconductor integrated circuit device can be reduced.
[0168]
(4) According to the method of manufacturing a semiconductor integrated circuit device of the present invention, after the intra-cell wiring and the cell terminal forming the cells of the plurality of circuit blocks are formed by the first layer wiring, the cell terminal is By changing the wiring layer to a different wiring layer depending on the connection hole arranged immediately above or in the vicinity thereof according to the formation conditions of each of the circuit blocks, it is possible to make cells common at the time of wiring layout design. Therefore, even if the wiring arrangement differs for each circuit block, it is possible to cope with this by one cell library. Therefore, the design period of the semiconductor integrated circuit device can be greatly shortened.
[0169]
(5) A method of manufacturing a semiconductor integrated circuit device according to the present invention comprises a semiconductor substrate having a plurality of circuit blocks and an external wiring region disposed around the circuit block, and having four or more wiring layers on the semiconductor substrate. A method for manufacturing a semiconductor integrated circuit device, comprising: occupying areas of circuit blocks 2a to 2e by determining a wiring extending direction in each wiring layer according to, for example, a wiring congestion state for each of a plurality of circuit blocks Therefore, the area of the semiconductor chip can be reduced.
[0170]
(6) According to the method for manufacturing a semiconductor integrated circuit device of the present invention, among a plurality of circuit blocks, a predetermined wiring layer in a predetermined circuit block forming region is electrically connected between the plurality of circuit blocks. By using it as an inter-block wiring arrangement area, there is no need to detour the inter-block wiring, and the detour wiring arrangement area becomes unnecessary, and the area of the semiconductor chip can be reduced accordingly. . In addition, when connecting between circuit blocks, the wiring length of the wiring between blocks can be shortened compared to the case where a predetermined circuit block is bypassed, so that the wiring capacity and wiring resistance of the wiring between blocks are reduced. It becomes possible to do. Furthermore, since the number of connection holes can be reduced compared to the case where a predetermined circuit block is bypassed to connect circuit blocks, it is possible to improve the reliability of connection between circuit blocks. Become.
[Brief description of the drawings]
FIG. 1 is an overall plan view of a semiconductor chip constituting a semiconductor integrated circuit device of the present invention.
2 is an enlarged plan view of a main part of a circuit block in the semiconductor integrated circuit device of FIG. 1;
FIG. 3 is a plan view of cells in the circuit block of FIG. 2;
4 is a plan view of a cell in the circuit block of FIG. 2;
5 is an explanatory diagram for explaining a structure of a cell terminal in the cells of FIGS. 3 and 4. FIG.
6 is an explanatory diagram for explaining a structure of a cell terminal in the cell of FIGS. 3 and 4. FIG.
7 is an explanatory diagram for explaining a structure of a cell terminal in the cells of FIGS. 3 and 4. FIG.
8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1;
FIG. 9 is an explanatory diagram of a circuit block of the semiconductor integrated circuit device of FIG. 1;
10 is an enlarged plan view of a main part of the circuit block of FIG. 9;
11 is an explanatory diagram of a circuit block of the semiconductor integrated circuit device of FIG. 1;
FIG. 12 is an explanatory diagram of a problem that a circuit block area increases.
13 is an enlarged plan view of a main part of the circuit block of FIG.
14 is an enlarged plan view of a main part of the semiconductor integrated circuit device of FIG. 1. FIG.
15 is an explanatory diagram of features of the semiconductor integrated circuit device of FIG. 1; FIG.
16 is an essential part enlarged plan view of the semiconductor integrated circuit device of FIG. 1; FIG.
17 is an explanatory diagram of a wiring structure in an external wiring region of the semiconductor integrated circuit device of FIG. 1;
FIG. 18 is an enlarged plan view of a main part of a circuit block of a semiconductor integrated circuit device according to another embodiment of the present invention;
[Explanation of symbols]
1 Semiconductor chip
2a to 2e circuit block
3, 3a-3f External wiring area
4 cell rows
4a cell
5 Internal wiring area
6n n-channel MOS FET
6nL semiconductor region
6n1 low impurity semiconductor region
6n2 high impurity semiconductor region
6ni gate insulating film
6ng gate electrode
6g Gate extraction electrode
6p p-channel MOS FET
6pL semiconductor region
6p1 low impurity semiconductor region
6p2 high impurity semiconductor region
6pi gate insulating film
6pg gate electrode
7 Field insulation film
8 Cap insulation film
9 Protective film
10 Sidewall
11a Semiconductor region
12a-12d interlayer insulation film
13 Surface protective film
BP bonding pad
PW p well
NW n-well
CT cell terminal
VIA connection hole
VIA1 connection hole
ML block wiring
ML1 first layer wiring
ML1 a Conductor film
ML2 second layer wiring
ML2 a conductor film
ML3 3rd layer wiring
ML3 a Conductor film
ML4 4th layer wiring
ML4 a Conductor film
ML5 5th layer wiring
MLB1 first layer wiring
MLB2 second layer wiring
MLB3 3rd layer wiring
MLB4 4th layer wiring
VDD Power supply potential
VSS Ground potential

Claims (12)

半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置し、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くすることを特徴とする半導体集積回路装置の製造方法。  In a wiring arrangement process of a semiconductor integrated circuit device having four or more wiring layers on a semiconductor substrate, wiring having a relatively long wiring length is preferentially arranged in an upper wiring layer in the wiring layer, and the wiring length Is arranged in a lower wiring layer in the wiring layer, and the number of wiring layers used for arranging the wiring in which the wiring length is relatively long is set to be relatively short in the wiring length. A method for manufacturing a semiconductor integrated circuit device, wherein the number of wiring layers used for the wiring arrangement is increased. 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、（ａ）前記複数の回路ブロックを形成するブロック内配線を配置する場合に、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程と、（ｂ）前記複数の回路ブロック間を電気的に接続するブロック間配線を外部配線領域に配置する場合に、前記外部配線領域を複数に分けた後、その各々の外部配線領域毎にその形状に応じて各配線層における配線の延在方向を決め、その長手方向に沿って延在し相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程とを有し、前記上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、前記上位の配線層に対し間に別の配線層を挟んで下位の配線層に配置し、前記外部配線領域において上層配線と２層以上隔たった下層配線を接続する部分においては少なくとも平面的に重なりを持った２つ以上の縦方向に連続した接続ビアで接続している部分を有することを特徴とする半導体集積回路装置の製造方法。A method for manufacturing a semiconductor integrated circuit device, comprising: a plurality of circuit blocks on a semiconductor substrate; and an external wiring region disposed around the circuit block, wherein the semiconductor substrate has four or more wiring layers on the semiconductor substrate. When wiring in a block forming a plurality of circuit blocks is arranged, wiring having a relatively long wiring length is preferentially arranged in an upper wiring layer in the wiring layer, and the wiring length becomes relatively short. wiring, placing the lower wiring layer in the wiring layer, when placing the inter-block line for electrically connecting the (b) said plurality of circuit blocks to an external wiring region, the external wiring region After dividing into a plurality, the extension direction of the wiring in each wiring layer is determined according to the shape of each external wiring region, and the wiring extending along the longitudinal direction and relatively long is connected to the wiring. Higher in the layer Preferentially disposed in the wiring layer, the wiring line length is relatively short, and a step of placing the lower wiring layer in the wiring layers, the wiring length disposed on the wiring layer of the upper relative A wiring layer having a wiring extending in the same direction as the longer wiring is disposed in a lower wiring layer with another wiring layer interposed between the upper wiring layer and the upper wiring in the external wiring region. the semiconductor integrated circuit device, characterized in that have a portion that is connected with two or more longitudinally continuous connection via having overlapping at least plane in portions connecting lower interconnect spaced above the layer Production method. 請求項２記載の半導体集積回路装置の製造方法において、前記各々の外部配線領域の同一配線層に長い配線を配置し、かつ、前記各々の外部配線領域の別の同一配線層に短い配線を配置することを特徴とする半導体集積回路装置の製造方法。  3. The method of manufacturing a semiconductor integrated circuit device according to claim 2, wherein long wires are arranged in the same wiring layer in each external wiring region, and short wires are arranged in another same wiring layer in each external wiring region. A method for manufacturing a semiconductor integrated circuit device. 請求項２記載の半導体集積回路装置の製造方法において、前記複数の回路ブロック毎に各配線層における配線の延在方向を決め、その長手方向に沿って延在する配線を、前記配線層における最上位の配線層に優先的に配置することを特徴とする半導体集積回路装置の製造方法。  3. The method of manufacturing a semiconductor integrated circuit device according to claim 2, wherein an extending direction of the wiring in each wiring layer is determined for each of the plurality of circuit blocks, and the wiring extending along the longitudinal direction is determined in the wiring layer. A method of manufacturing a semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is preferentially disposed in an upper wiring layer. 請求項２記載の半導体集積回路装置の製造方法において、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域における所定の配線層をブロック内配線層として使用せずに、ブロック間配線の配置領域として使用することを特徴とする半導体集積回路装置の製造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 2, wherein, among the plurality of circuit blocks, a predetermined wiring layer in a predetermined circuit block formation region is not used as an intra-block wiring layer, and the inter-block wiring is arranged. A method of manufacturing a semiconductor integrated circuit device, characterized by being used as a region. 請求項２記載の半導体集積回路装置の製造方法において、（ａ）前記上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、前記配線層において極力下位の配線層に配置し、（ｂ）前記外部配線領域を複数に分けた後、その各々の外部配線領域毎にその形状に応じて各配線層における配線の延在方向を決める場合に、前記各々の外部配線領域において、その長手方向に沿って延在する配線を、前記配線層における最上位の配線層に優先的に配置し、（ｃ）前記各々の外部配線領域において、その長手方向に沿って延在する配線の配置に使用する配線層の数を、その外部配線領域の短方向に沿って延在する配線の配置に使用する配線層の数よりも多くすることを特徴とする半導体集積回路装置の製造方法。  3. The method of manufacturing a semiconductor integrated circuit device according to claim 2, wherein: (a) a wiring layer having a wiring extending in the same extending direction as a wiring having a relatively long wiring length disposed in the upper wiring layer is formed in the wiring layer. In (b), when the external wiring area is divided into a plurality of parts and then the extending direction of the wiring in each wiring layer is determined according to the shape of each external wiring area. In each of the external wiring regions, wiring extending along the longitudinal direction thereof is preferentially disposed on the uppermost wiring layer in the wiring layer, and (c) The number of wiring layers used for the arrangement of the wiring extending along the direction is larger than the number of wiring layers used for the arrangement of the wiring extending along the short direction of the external wiring area. For manufacturing semiconductor integrated circuit devices . 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、（ａ）前記複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程と、（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって少なくとも３層以上に隔たっている配線層を２つ以上の縦方向に連続した接続孔で接続する配線を含み、異なる配線層に変更する工程と、（ｃ）前記変更されたセル端子間を前記外部配線領域の配線によって電気的に接続することにより前記複数の回路ブロックを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。A method for manufacturing a semiconductor integrated circuit device, comprising: a plurality of circuit blocks on a semiconductor substrate; and an external wiring region disposed around the circuit block, wherein the semiconductor substrate has four or more wiring layers on the semiconductor substrate. A step of forming in-cell wiring and cell terminals in the first layer wiring to form cells of a plurality of circuit blocks, and (b) the cell terminals immediately above each of the plurality of circuit blocks in accordance with the forming conditions of each of the circuit blocks Or including a wiring for connecting wiring layers separated by at least three or more layers by connection holes arranged in the vicinity by two or more vertical connection holes, and changing to a different wiring layer; And a step of forming the plurality of circuit blocks by electrically connecting the changed cell terminals by wiring in the external wiring region. . 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第１層配線および第４層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第２層配線および第３層配線で形成する工程と、
（ｂ）前記複数の回路ブロックのうちの他の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第２層配線および第４層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第３層配線で形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。A plurality of circuit blocks on a semiconductor substrate, and an external wiring region disposed around them, a method of manufacturing a semiconductor integrated circuit device having four wiring layers on the semiconductor substrate, said plurality of circuit blocks Each time, the wiring extension direction in each wiring layer is determined so that the upper wiring layer is arranged on the wiring in the longitudinal direction extending the block ,
(A) In a predetermined circuit block of the plurality of circuit blocks, a wiring extending in the same direction as an extending direction of a cell row constituting the circuit block is formed by a first layer wiring and a fourth layer wiring, Forming a wiring extending in a direction intersecting the extending direction of the cell row with the second layer wiring and the third layer wiring;
(B) In another circuit block of the plurality of circuit blocks, a wiring extending in the same direction as the extending direction of the cell row constituting the circuit block is formed by a second layer wiring and a fourth layer wiring, Forming a wiring extending in a direction crossing the extending direction of the cell row with a third-layer wiring . 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に５層の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第２層配線および第５層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第３層配線および第４層配線で形成する工程を有することを特徴とする半導体集積回路装置の製造方法。 A method for manufacturing a semiconductor integrated circuit device, comprising: a plurality of circuit blocks on a semiconductor substrate; and an external wiring region disposed around the circuit block, wherein the semiconductor substrate has five wiring layers on the semiconductor substrate. Each time, the wiring extension direction in each wiring layer is determined so that the upper wiring layer is arranged on the wiring in the longitudinal direction extending the block,
(A) In a predetermined circuit block of the plurality of circuit blocks, a wiring extending in the same direction as an extending direction of a cell row constituting the circuit block is formed by a second layer wiring and a fifth layer wiring, A method for manufacturing a semiconductor integrated circuit device, comprising: forming a wiring extending in a direction crossing an extending direction of a cell row by a third layer wiring and a fourth layer wiring. 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程と、（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって、少なくとも３層以上に隔たっている配線層を２つ以上の縦方向に連続した接続孔で接続する配線を含み、異なる配線層に変更する工程と、（ｃ）前記セル端子間を前記外部配線領域で電気的に接続することにより前記複数の回路ブロックを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 A method for manufacturing a semiconductor integrated circuit device, comprising: a plurality of circuit blocks on a semiconductor substrate; and an external wiring region disposed around the circuit block, wherein the semiconductor substrate has four or more wiring layers on the semiconductor substrate. For each block, determine the extension direction of the wiring in each wiring layer so as to arrange the upper wiring layer in the longitudinal wiring extending in the block,
(A) a step of forming in-cell wiring and cell terminals for forming cells of the plurality of circuit blocks by a first layer wiring; and (b) the cell terminals in accordance with respective formation conditions of the plurality of circuit blocks. Including a wiring for connecting wiring layers separated by at least three or more layers by two or more vertical connection holes by a connection hole arranged immediately above or in the vicinity thereof, and changing to a different wiring layer; And (c) forming the plurality of circuit blocks by electrically connecting the cell terminals in the external wiring region. 半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域における所定の配線層を、ブロック内配線層として使用せずに、前記複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用することを特徴とする半導体集積回路装置の製造方法。 A method for manufacturing a semiconductor integrated circuit device, comprising: a plurality of circuit blocks on a semiconductor substrate; and an external wiring region disposed around the circuit block, wherein the semiconductor substrate has four or more wiring layers on the semiconductor substrate. For each block, an extension direction of the wiring in each wiring layer is determined so that an upper wiring layer is arranged in the longitudinal wiring extending in the block, and a predetermined circuit block formation region among the plurality of circuit blocks is determined. A method of manufacturing a semiconductor integrated circuit device , wherein the predetermined wiring layer is used as an inter-block wiring arrangement region for electrically connecting the plurality of circuit blocks without using the predetermined wiring layer as an intra-block wiring layer. . 半導体基板に複数の長辺方向と短辺方向を有する回路ブロックと、その周辺に配置された長辺方向と短辺方向を有する外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置であって、（ａ）前記複数の回路ブロックの各々を形成するブロック内配線であって、前記配線層における上位の配線層に前記回路ブロックの長辺方向に配置された相対的に配線長の長い配線と、（ｂ）前記複数の回路ブロックの各々を形成するブロック内配線であって、前記配線層における下位の配線層に前記回路ブロックの短辺方向に配置された相対的に配線長の短い配線と、（ｃ）前記複数の回路ブロック間を電気的に接続するブロック間配線であって、前記配線層における上位の配線層に前記外部配線領域の長辺方向に配置された相対的に配線長の長い配線と、（ｄ）前記複数の回路ブロック間を電気的に接続するブロック間配線であって、前記配線層における下位の配線層に前記外部配線領域の短辺方向に配置された相対的に配線長の短い配線とを有し、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域において、所定の配線層をブロック内配線層としては使用せずに、前記所定のブロック回路以外を接続するためのブロック間配線の配置領域として使用していることを特徴とする半導体集積回路装置。A circuit block having a plurality of long side directions and short side directions on a semiconductor substrate, and an external wiring region having a long side direction and a short side direction arranged around the circuit block, and four or more layers of wiring on the semiconductor substrate A semiconductor integrated circuit device having a layer, wherein: (a) intra-block wiring forming each of the plurality of circuit blocks is disposed in an upper wiring layer of the wiring layer in a long side direction of the circuit block A relatively long wiring; and (b) an intra-block wiring that forms each of the plurality of circuit blocks, and is arranged in a short side direction of the circuit block in a lower wiring layer of the wiring layer. A wiring having a relatively short wiring length; and (c) an inter-block wiring for electrically connecting the plurality of circuit blocks, the upper wiring layer of the wiring layer having a long side direction of the external wiring region set on A relatively long wiring, and (d) an inter-block wiring that electrically connects the plurality of circuit blocks, and a short side of the external wiring region is connected to a lower wiring layer in the wiring layer. possess a relatively wiring length short lines arranged in a direction, of the plurality of circuit blocks, in a region of predetermined circuit blocks, a predetermined wiring layer without using as block wiring layer The semiconductor integrated circuit device is used as an arrangement region of inter-block wiring for connecting other than the predetermined block circuit .

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