JPH04306756A - データ転送システム - Google Patents

データ転送システム

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Publication number
JPH04306756A
JPH04306756A JP3071258A JP7125891A JPH04306756A JP H04306756 A JPH04306756 A JP H04306756A JP 3071258 A JP3071258 A JP 3071258A JP 7125891 A JP7125891 A JP 7125891A JP H04306756 A JPH04306756 A JP H04306756A
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JP
Japan
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data
bus
register
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Application number
JP3071258A
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English (en)
Inventor
Yoshinori Matsuura
松浦　慶典
Shinichi Uramoto
浦本　紳一
Tetsuya Matsumura
哲哉 松村
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US07/862,660 priority patent/US5303353A/en
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、データ転送システム
に関し、より特定的には、複数ワードのデータを同時に
転送し得るデータ転送システムに関する。
【０００２】
【従来の技術】図１３は、従来のデータ転送システムの
一例を示すブロック図である。図において、たとえば１
６ビットのビット幅を有するデータバス１は、レジスタ
２ａ，２ｂと、データメモリ４と、データ演算部５との
間のデータ伝送を行なう。レジスタ２ａおよび２ｂは、
それぞれ１ワード分（ここでは１６ビット）のデータを
記憶し得るように構成されている。レジスタ２ａ，２ｂ
には、データバス１を介して伝送されてくる書込みデー
タが直接与えられる。レジスタ２ａ，２ｂから読出され
たデータは、それぞれ、バスドライバ３ａ，３ｂを介し
てデータバス１に与えられる。バスドライバ３ａ，３ｂ
は、それぞれ、制御信号Ｃ９，Ｃ１０によって制御され
ている。また、データバス１には、データ演算部５が接
続されている。データ演算部５は、たとえばＣＰＵ（セ
ントラル・プロセッシング・ユニット）の一部を構成す
るものであり、１ワード分のデータを記憶することがで
きる。さらに、データバス１には、データメモリ４が接
続されている。データメモリ４は、ｎ＋１個の記憶エリ
アＭ（０）〜Ｍ（ｎ）を含み、各記憶エリアに１ワード
分のデータを記憶することができる。したがって、デー
タメモリ４は、ｎ＋１ワード分のデータを記憶すること
が可能である。図１３に示す従来例では、データメモリ
４として、読出しおよび書込みが可能なＲＡＭ（ランダ
ム・アクセス・メモリ）を用いている。
【０００３】図１４は、図１３におけるバスドライバ３
ａのより詳細な構成を示す回路図である。図において、
バスドライバ３ａは、データバス１と接地との間に直列
に接続されたｎチャネルＭＯＳトランジスタ３１，３２
を含む。トランジスタ３１のゲートには、制御信号Ｃ９
が与えられる。トランジスタ３２のゲートには、インバ
ータＩＮからレジスタ２ａの読出し出力の反転信号が与
えられる。
【０００４】図１４に示すバスドライバ３ａにおいて、
レジスタ２ａの読出しデータがＨレベルの場合、その反
転信号であるＬレベルの信号がインバータＩＮからトラ
ンジスタ３２のゲートに与えられる。そのため、トラン
ジスタ３２はオン状態となる。この状態で、レジスタ２
ａが選択され、制御信号Ｃ９が活性化（Ｈレベル状態）
されると、トランジスタ３１はオン状態となる。したが
って、プリチャージされたデータバス１の電位はトラン
ジスタ３１と３２を介して接地レベルにプルダウンされ
る。すなわち、データバス１の電位は接地電位つまりＬ
レベル状態となり、レジスタ２ａの出力データがデータ
バス１に読出されたことになる。逆に、レジスタ２ａの
読出しデータがＨレベルの場合、その反転信号であるＬ
レベルの信号がトランジスタ３２のゲートに入力される
。そのため、トランジスタ３２はオフ状態となる。この
状態で、レジスタ２ａが選択され、制御信号Ｃ９が活性
化（Ｈレベル状態）されてトランジスタ３１がオン状態
になっても、プリチャージされたデータバス１の電位は
トランジスタ３２を介して接地電位にプルダウンされな
い。そのため、データバス１の電位はプリチャージされ
たままの電位つまりＨレベル状態となり、レジスタ２ａ
の出力がデータバス１に読出されたことになる。一方、
制御信号Ｃ９が非活性状態（Ｌレベル状態）の場合は、
トランジスタ３１がオフ状態となっている。そのため、
レジスタ２ａの出力の電位変化は、データバス１に伝達
されない。すなわち、レジスタ２ａが非選択で制御信号
Ｃ９が非活性状態とされているときは、レジスタ２ａの
出力データはデータバス１に読出されない。
【０００５】図１３におけるバスドライバ３ｂも、図１
４に示すバスドライバ３ａと全く同様の構成を有してお
り、その動作も全く同様である。
【０００６】次に、図１３に示す従来のデータ転送シス
テムにおけるデータ転送動作を説明する。
【０００７】（１）　　レジスタ２ａまたは２ｂからデ
ータメモリ４へのデータ転送動作 このとき、データメモリ４は書込み可能状態で、かつ任
意のアドレスが選択されているものとする。データバス
１のビット幅とデータメモリ４の１つの記憶エリアにお
けるビット幅とは、各レジスタ２ａ，２ｂのビット幅と
同じであるので、レジスタ２ａまたは２ｂの出力データ
は、バスドライバ３ａまたは３ｂおよびデータバス１を
介してデータメモリ４に転送される。このとき、レジス
タ２ａからデータメモリ４へのデータ転送命令により制
御信号Ｃ９が活性化されていれば、レジスタ２ａから読
出されたデータがバスドライバ３ａおよびデータバス１
を介してデータメモリ４に転送される。一方、レジスタ
２ｂからデータメモリ４へのデータの転送命令により制
御信号Ｃ１０が活性化されていれば、レジスタ２ｂから
読出されたデータがバスドライバ３ｂおよびデータバス
１を介してデータメモリ４に転送される。
【０００８】（２）　　データメモリ４からレジスタ２
ａまたは２ｂへのデータ転送動作 このとき、データメモリ４は読出し可能状態で、かつ任
意のアドレス、たとえば記憶エリアＭ（０），Ｍ（１）
のアドレスが選択されているものとする。データメモリ
４の記憶エリアＭ（０）から読出された１ワード分のデ
ータは、データバス１を介してレジスタ２ａに転送され
る。次に、データメモリ４の記憶エリアＭ（１）から読
出されたデータは、データバス１を介してレジスタ２ｂ
に転送される。
【０００９】（３）　　データ演算部５へのデータ転送
動作 この場合データメモリ４の任意の記憶エリアから読出さ
れたデータ、またはレジスタ２ａから読出されたデータ
、またはレジスタ２ｂから読出されたデータは、データ
バス１を介してデータ演算部５へ転送される。
【００１０】
【発明が解決しようとする課題】前述したように、従来
のデータ転送システムは、各レジスタのビット幅と、デ
ータ演算部のビット幅と、データバスのビット幅と、デ
ータメモリの１つの記憶エリアのビット幅とがそれぞれ
同じであるため、レジスタ，データ演算部，データメモ
リ間でデータ転送を行なう場合、一度に１ワード分のデ
ータしか転送できなかった。そのため、転送すべきデー
タが複数ワード分生じると、１ワードごとに転送動作を
繰り返さなければならず、データの転送時間が長くなる
という問題点があった。
【００１１】それゆえに、この発明の目的は、転送すべ
きデータが複数ワード分生じた場合であっても、短時間
でそれらのデータを転送できるようなデータ転送システ
ムを提供することである。
【００１２】
【課題を解決するための手段】この発明に係るデータ転
送システムは、複数ワード（１ワードはｍビットで構成
される）のデータを同時に転送し得るものであって、１
組のデータバスと、複数のレジスタ手段と、記憶手段と
、複数の読出しデータ供給手段と、複数の書込みデータ
供給手段と、接続手段とを備えている。１組のデータバ
スは、ｍビットごとに分割されたｋ個（ｋは２以上の整
数）のビットグループを有し、ｋワード分のデータを同
時に伝送可能である。各シフトレジスタ手段は、それぞ
れが少なくとも１ワード分のデータを記憶し得る。記憶
手段は、ｋ個のブロックに分割されており、各ブロック
の同一アドレスにそれぞれ１ワード分のデータを記憶し
得る。各読出しデータ供給手段は、各レジスタ手段ごと
に設けられ、それぞれが対応するレジスタ手段から読出
されたデータをデータバスの分割されたビットグループ
のいずれかに選択的に供給する。各書込みデータ供給手
段は、各レジスタ手段ごとに設けられ、それぞれがデー
タバスにおけるいずれかのビットグループを介して伝送
されてくる書込みデータを対応するレジスタ手段に供給
する。接続手段は、記憶手段の各ブロックとデータバス
の各ビットグループとを任意の組合わせで接続する。
【００１３】
【作用】この発明においては、データバスがｋワード分
のビット幅を有しているため、ｋワード分のデータを同
時に伝送することができる。したがって、レジスタ手段
と記憶手段との間で転送すべき複数ワード分のデータが
生じた場合、そのデータは一括的にデータバスによって
伝送され、データの転送時間が短縮化される。このとき
、読出しデータ供給手段，書込みデータ供給手段および
接続手段により、各レジスタ手段が使用するデータバス
のビットグループおよび記憶手段が使用するデータバス
のビットグループが特定され、複数のワードデータがデ
ータバス上で衝突しないようにされている。
【００１４】
【実施例】図１は、この発明の一実施例のデータ転送シ
ステムが適用されたマイクロプロセッサシステムの構成
を示すブロック図である。図において、データを伝送す
るために、１組のデータバスＤＢが設けられる。このデ
ータバスＤＢは、複数ワードのデータを同時に伝送可能
なように、そのビット幅が、複数ワード分のビット数に
選ばれている。図１に示す実施例では、データバスＤＢ
は、ビット幅が３２ビットに選ばれており、２ワード（
１ワードは１６ビット）のデータを同時に伝送可能であ
る。また、データバスＤＢは、１ワードに対応するビッ
ト数ごとに複数のビットグループに分割されている。 図１に示す実施例では、データバスＤＢは、上位のビッ
トグループＢＧ１と下位のビットグループＢＧ２に分割
されている。
【００１５】レジスタ２ａに関連してバスドライバ３０
ａおよびマルチプレクサ６ａが設けられている。バスド
ライバ３０ａは、後述するＣＰＵ５０の制御回路５３か
ら与えられる制御信号Ｃ１およびＣ２に応答して、レジ
スタ２ａの出力データをデータバスＤＢのビットグルー
プＢＧ１，ＢＧ２のいずれかに選択的に供給する。マル
チプレクサ６ａは、同じくＣＰＵ５０の制御回路５３か
ら供給される少なくとも２ビットの制御信号Ｃ５に応答
して、データバスＤＢのビットグループＢＧ１，ＢＧ２
のいずれかから伝送されてくる書込みデータを選択的に
レジスタ２ａに供給する。同様に、レジスタ２ｂに関連
してバスドライバ３０ｂ，マルチプレクサ６ｂが設けら
れている。バスドライバ３０ｂはＣＰＵ５０の制御回路
５３から与えられる制御信号Ｃ３，Ｃ４に応答して、レ
ジスタ２ｂの出力データを、データバスＤＢのビットグ
ループＢＧ１，ＢＧ２のいずれかに選択的に供給する。 マルチプレクサ６ｂは、ＣＰＵ５０の制御回路５３から
供給される少なくとも２ビットの制御信号Ｃ６に応答し
て、データバスＤＢのビットグループＢＧ１，ＢＧ２の
いずれかから伝送されてくる書込みデータを、選択的に
レジスタ２ｂに供給する。
【００１６】図１に示す実施例では、データメモリとし
て、ＲＡＭ７１およびＲＯＭ７２が設けられている。Ｒ
ＡＭ７１は、ｎ＋１個の記憶エリアＭ（０）〜Ｍ（ｎ）
を含むが、各記憶エリアはデータバスＤＢが有するビッ
トグループの数と同じ数のブロックに分割されている。 図１に示す実施例では、データバスＤＢは２つのビット
グループＢＧ１，ＢＧ２を含むので、ＲＡＭ７１の各記
憶エリアは第１および第２のブロックに分割されている
。各記憶エリアにおける各ブロックのビット幅は１６ビ
ットに選ばれており、１ワード分のデータを記憶するこ
とができる。ＲＯＭ７２においても同様のブロック分割
が行なわれている。ＲＡＭ７１とデータバスＤＢとの間
には、バスセレクタ８１が設けられている。バスセレク
タ８１は、ＣＰＵ５０の制御回路５３から与えられる複
数ビットの制御信号Ｃ７に応答して、ＲＡＭ７１の各ブ
ロックとデータバスＤＢの各ビットグループとの間の接
続状態を任意に切換える。同様に、ＲＯＭ７２とデータ
バスＤＢとの間にもバスセレクタ８２が設けられている
。このバスセレクタ８２は、ＣＰＵ５０の制御回路５３
から与えられる複数ビットの制御信号Ｃ８に応答して、
ＲＯＭ７２の各ブロックとデータバスＤＢの各ビットグ
ループとの間の接続状態を任意に切換える。
【００１７】ＣＰＵ５０は、データ演算部５１と、アド
レス生成部５２と、制御回路５３とを含む。データ演算
部５１は、ＡＬＵや乗算器やデータレジスタ等によって
構成され、種々の論理演算を行なう。データ演算部５１
におけるデータレジスタは、データバスＤＢを介して伝
送されてくる種々のデータを記憶する。したがって、デ
ータ演算部５１は、データバスＤＢにおけるいずれかの
ビットグループと接続される。図１に示す実施例では、
データ演算部５１はデータバスＤＢのビットグループＢ
Ｇ２と接続されている。アドレス生成部５２は、このマ
イクロプロセッサシステムで用いられるデータメモリの
アドレスを生成するものである。したがって、アドレス
生成部５２から出力されるアドレスデータは、アドレス
バスＡＢを介してＲＡＭ７１およびＲＯＭ７２に与えら
れる。制御回路５３は、このマイクロプロセッサシステ
ムにおける各回路の動作を制御するための種々の制御信
号を発生する。図１に示す実施例では、制御回路５３は
この発明に特に興味ある制御信号として前述の制御信号
Ｃ１〜Ｃ８を発生する。さらに、ＣＰＵ５０は、図示し
ない外部機器とのデータのやり取りを行なうために、デ
ータバスＤＢと接続されている。
【００１８】なお、図１に示す実施例において、レジス
タ２ａ，２ｂおよびデータ演算部５１におけるデータレ
ジスタは、それぞれ１ワード分（１６ビット）のデータ
を記憶し得るように構成されている。
【００１９】図２は、図１におけるバスドライバ３０ａ
のより詳細な構成を示す回路図である。図において、バ
スドライバ３０ａは、データバスＤＢのビットグループ
ＢＧ１と接地との間に直列に接続されたｎチャネルＭＯ
Ｓトランジスタ３３，３４と、データバスＤＢのビット
グループＢＧ２と、接地との間に直列に接続されたｎチ
ャネルＭＯＳトランジスタ３１，３２とを備えている。 トランジスタ３３，３１のゲートには、それぞれ、制御
信号Ｃ１，Ｃ２が与えられる。トランジスタ３２，３４
の各ゲートには、インバータＩＮからレジスタ２ａの出
力データの反転信号が与えらる。したがって、バスドラ
イバ３０ａは、図１４に示すバスドライバ３ａを、デー
タバスＤＢの各ビットグループごとに設けた構成となっ
ている。
【００２０】図３〜図１２は、図１に示す実施例におけ
るデータ転送時のデータの流れを示す図である。以下、
これら図３〜図１２を参照して、図１に示す実施例のデ
ータ転送時の動作を説明する。
【００２１】（１）　　レジスタ２ａ，２ｂからＲＡＭ
７１へデータを転送する場合 レジスタ２ａからＲＡＭ７１の第１ブロックへデータを
転送し、かつレジスタ２ｂからＲＡＭ７１の第２ブロッ
クへデータを転送する場合についてのデータの流れを、
図３に太い実線で示す。この場合、制御信号Ｃ１は活性
状態（Ｈレベル状態）で、制御信号Ｃ２は非活性状態（
Ｌレベル状態）である。したがって、バスドライバ３０
ａにおいては、トランジスタ３１がオフ状態であり、ト
ランジスタ３３がオン状態である。そのため、レジスタ
２ａの出力データは、バスドライバ３０ａにおけるトラ
ンジスタ３４，３３を介してデータバスＤＢのビットグ
ループＢＧ１に読出される。一方、トランジスタ３１は
オフ状態であるため、レジスタ２ａの出力データは、デ
ータバスＤＢのビットグループＢＧ２に伝達されない。 また、このとき制御信号Ｃ３が非活性状態であり、制御
信号Ｃ４が活性状態である。したがって、バスドライバ
３０ｂにおいては、トランジスタ３１がオン状態であり
、トランジスタ３３がオフ状態である。そのため、レジ
スタ２ｂの出力データは、トランジスタ３２，３１を介
してデータバスＤＢのビットグループＢＧ２に読出され
る。一方、トランジスタ３３はオフ状態であるため、レ
ジスタ２ｂの出力データは、データバスＤＢのビットグ
ループＢＧ１に伝達されない。また、このときバスセレ
クタ８１は、複数ビットの制御信号Ｃ７に応答して、デ
ータバスＤＢのビットグループＢＧ１をＲＡＭ７１の第
１ブロックに接続しており、ビットグループＢＧ２をＲ
ＡＭ７１の第２ブロックに接続している。したがって、
レジスタ２ａの出力データは、バスドライバ３０ａ，デ
ータバスＤＢのビットグループＢＧ１，バスセレクタ８
１を介してＲＡＭ７１の第１ブロックに転送される。ま
た、レジスタ２ｂの出力データは、バスドライバ３０ｂ
，データバスＤＢのビットグループＢＧ２，バスセレク
タ８１を介してＲＡＭ７１の第２ブロックに転送される
。ＲＡＭ７１に転送されたデータは、ＣＰＵ５０によっ
てそのとき指定されているアドレスの記憶エリアに書込
まれる。
【００２２】図４は、レジスタ２ａの記憶データをＲＡ
Ｍ７１の第２ブロックに転送し、レジスタ２ｂの記憶デ
ータをＲＡＭ７１の第１ブロックに転送する場合のデー
タの流れを太い実線で示している。この場合、制御信号
Ｃ１は非活性状態とされ、制御信号Ｃ２は活性状態とさ
れる。また、制御信号Ｃ３は活性状態とされ、制御信号
Ｃ４は非活性状態とされる。したがって、バスドライバ
３０ａはレジスタ２ａの出力データをデータバスＤＢの
ビットグループＢＧ２に供給し、バスドライバ３０ｂは
レジスタ２ｂの出力データをデータバスＤＢのビットグ
ループＢＧ１に供給する。一方、バスセレクタ８１は、
データバスＤＢのビットグループＢＧ１をＲＡＭ７１の
第１ブロックに接続し、データバスＤＢのビットグルー
プＢＧ２をＲＡＭ７１の第２ブロックに接続する。した
がって、レジスタ２ａの記憶データが、バスドライバ３
０ａ，データバスＤＢのビットグループＢＧ２，バスセ
レクタ８１を介してＲＡＭ７１の第２ブロックに転送さ
れる。また、レジスタ２ｂの記憶データは、バスドライ
バ３０ｂ，データバスＤＢのビットグループＢＧ１，バ
スセレクタ８１を介してＲＡＭ７１の第１ブロックに転
送される。ＲＡＭ７１に転送されたデータは、ＣＰＵ５
０によってそのとき指定されているアドレスの記憶エリ
アに書込まれる。
【００２３】図５は、レジスタ２ａの記憶データのみを
、ＲＡＭ７１の第１ブロックに転送する場合のデータの
流れを太い実線で示している。この場合、制御信号Ｃ１
は活性状態とされ、制御信号Ｃ２は非活性状態とされる
。また、制御信号Ｃ３，Ｃ４はいずれも非活性状態とさ
れる。したがって、バスドライバ３０ａはレジスタ２ａ
の出力データをデータバスＤＢのビットグループＢＧ１
に供給する。また、バスドライバ３０ｂは、レジスタ２
ｂの出力データをデータバスＤＢのいずれのビットグル
ープにも伝達しない。一方、バスセレクタ８１は、デー
タバスＤＢのビットグループＢＧ１のみをＲＡＭ７１の
第１ブロックに接続している。したがって、レジスタ２
ａの記憶データは、バスドライバ３０ａ，データバスＤ
ＢのビットグループＢＧ１，バスセレクタ８１を介して
ＲＡＭ７１の第１ブロックに転送される。ＲＡＭ７１に
転送されたデータは、そのときＣＰＵ５０によって指定
されているアドレスの記憶エリアにおける第１ブロック
に書込まれる。
【００２４】図６は、図５とは逆に、レジスタ２ａの記
憶データをＲＡＭ７１の第２ブロックに転送する場合の
データの流れを太い実線で示している。この場合、制御
信号Ｃ１は非活性状態であり、制御信号Ｃ２は活性状態
である。また、制御信号Ｃ３，Ｃ４はいずれも非活性状
態である。したがって、バスドライバ３０ａはレジスタ
２ａの出力データをデータバスＤＢのビットグループＢ
Ｇ２に供給する。バスドライバ３０ｂは、レジスタ２ｂ
の出力データをデータバスＤＢのいずれのビットグルー
プにも伝達しない。一方、バスセレクタ８１は、データ
バスＤＢのビットグループＢＧ２のみをＲＡＭ７１の第
２ブロックに接続している。したがって、レジスタ２ａ
の記憶データは、バスドライバ３０ａ，データバスＤＢ
のビットグループＢＧ２，バスセレクタ８１を介してＲ
ＡＭ７１の第２ブロックに転送される。ＲＡＭ７１に転
送されたデータは、そのときＣＰＵ５０によって指定さ
れているアドレスの記憶エリアにおける第２ブロックに
書込まれる。
【００２５】なお、図３〜図６のいずれの場合において
も、マルチプレクサ６ａ，６ｂは制御信号Ｃ５，Ｃ６に
よって不能動化されており、データバスＤＢ上のデータ
をレジスタ２ａ，２ｂに伝達しない。
【００２６】（２）　　ＲＡＭ７１からレジスタ２ａお
よび／または２ｂにデータを転送する場合図７は、ＲＡ
Ｍ７１の第１ブロックからレジスタ２ａにデータを転送
し、ＲＡＭ７１の第２ブロックからレジスタ２ｂにデー
タを転送する場合のデータの流れを太い実線で示してい
る。この場合、バスセレクタ８１はＲＡＭ７１の第１ブ
ロックをデータバスＤＢのビットグループＢＧ１に接続
し、ＲＡＭ７１の第２ブロックをデータバスＤＢのビッ
トグループＢＧ２に接続している。このとき、制御信号
Ｃ１〜Ｃ４はいずれも非活性状態とされている。したが
って、バスドライバ３０ａ，３０ｂは、いずれも不能動
化されている。一方、マルチプレクサ６ａは制御信号Ｃ
５に応答して、データバスＤＢのビットグループＢＧ１
の出力データを選択してレジスタ２ａに供給している。 また、マルチプレクサ６ｂは制御信号Ｃ６に応答して、
データバスＤＢのビットグループＢＧ２の出力データを
選択してレジスタ２ｂに供給している。したがって、Ｃ
ＰＵ５０によって指定されたアドレスの記憶エリアにお
ける第１ブロックから読出されたデータが、バスセレク
タ８１，データバスＤＢのビットグループＢＧ１，マル
チプレクサ６ａを介してレジスタ２ａに転送され、また
同一アドレスの第２ブロックから読出されたデータがバ
スセレクタ８１，データバスＤＢのビットグループＢＧ
２，マルチプレクサ６ｂを介してレジスタ２ｂに転送さ
れる。
【００２７】図８は、図７とは逆に、ＲＡＭ７１の第１
ブロックから読出されたデータをレジスタ２ｂに転送し
、第２ブロックから読出されたデータをレジスタ２ａに
転送する場合のデータの流れを太い実線で示している。 この場合、マルチプレクサ６ａは制御信号Ｃ５に応答し
て、データバスＤＢのビットグループＢＧ２の出力デー
タを選択してレジスタ２ａに供給している。また、マル
チプレクサ６ｂは制御信号Ｃ６に応答して、データバス
ＤＢのビットグループＢＧ１の出力データを選択してレ
ジスタ２ｂに供給している。したがって、ＲＡＭ７１の
第１ブロックから読出されたデータは、バスセレクタ８
１，ビットグループＢＧ１，マルチプレクサ６ｂを介し
てレジスタ２ｂに転送される。また、ＲＡＭ７１の第２
ブロックから読出されたデータは、バスセレクタ８１，
ビットグループＢＧ２，マルチプレクサ６ａを介してレ
ジスタ２ａに転送される。その他の動作は、図７に示す
場合と同様である。
【００２８】図９は、ＲＡＭ７１の第１ブロックから読
出されたデータをレジスタ２ａに転送する場合のデータ
の流れを太い実線で示している。この場合、バスセレク
タ８１はＲＡＭ７１の第１ブロックのみをデータバスＤ
ＢのビットグループＢＧ１に接続している。また、マル
チプレクサ６ａは制御信号Ｃ５に応答して、ビットグル
ープＢＧ１の出力データを選択してレジスタ２ａに供給
している。したがって、ＲＡＭ７１の第１ブロックから
読出されたデータは、バスセレクタ８１，ビットグルー
プＢＧ１，マルチプレクサ６ａを介してレジスタ２ａに
転送される。なお、マルチプレクサ６ｂは、このとき制
御信号Ｃ６によって不能化されており、データバスＤＢ
上のデータをレジスタ２ｂに伝達しない。
【００２９】図１０は、図９とは逆に、ＲＡＭ７１の第
２ブロックから読出されたデータをレジスタ２ａに転送
する場合のデータの流れを太い実線で示している。この
場合、バスセレクタ８１は、ＲＡＭ７１の第２ブロック
のみをデータバスＤＢのビットグループＢＧ２に接続し
ている。一方、マルチプレクサ６ａは制御信号Ｃ５に応
答して、ビットグループＢＧ２の出力データを選択して
レジスタ２ａに供給している。したがって、ＲＡＭ７１
の第２ブロックから読出されたデータは、バスセレクタ
８１，ビットグループＢＧ２，マルチプレクサ６ａを介
してレジスタ２ａに転送される。なお、マルチプレクサ
６ｂは、このとき制御信号Ｃ６によって不能化されてい
る。
【００３０】（３）　　ＣＰＵ５０のデータ演算部５１
にデータを転送する場合 図１１は、レジスタ２ａの記憶データをＣＰＵ５０のデ
ータ演算部５１に転送する場合のデータの流れを太い実
線で示している。この場合、バスセレクタ８１はＲＡＭ
７１とデータバスＤＢとの間を切離している。一方、制
御信号Ｃ１は非活性状態とされ、制御信号Ｃ２は活性状
態とされている。また、制御信号Ｃ３，Ｃ４はいずれも
非活性状態とされている。したがって、バスドライバ３
０ａはレジスタ２ａの記憶データをデータバスＤＢのビ
ットグループＢＧ２に供給する。バスドライバ３０ｂは
レジスタ２ｂの出力データをデータバスＤＢに伝達しな
い。したがって、レジスタ２ａの記憶データは、バスド
ライバ３０ａ，ビットグループＢＧ２を介してＣＰＵ５
０のデータ演算部５１に転送される。なお、このときマ
ルチプレクサ６ａ，６ｂは、制御信号Ｃ５，Ｃ６によっ
て不能化されており、データバスＤＢ上のデータをレジ
スタ２ａ，２ｂに伝達しない。
【００３１】図１２は、ＲＡＭ７１の第１ブロックから
読出されたデータを、ＣＰＵ５０のデータ演算部５１に
転送する場合のデータの流れを太い実線で示している。 この場合、バスセレクタ８１は、ＲＡＭ７１の第１ブロ
ックをデータバスＤＢのビットグループＢＧ２に接続し
ており、ＲＡＭ７１の第２ブロックとデータバスＤＢと
の間は切離している。したがって、ＲＡＭ７１の第１ブ
ロックから読出されたデータは、バスセレクタ８１，ビ
ットグループＢＧ２を介してＣＰＵ５０のデータ演算部
５１に転送される。なお、このときバスドライバ３０ａ
，３０ｂおよびマルチプレクサ６ａ，６ｂは、制御信号
Ｃ１〜Ｃ６によっていずれも不能化されている。
【００３２】以上説明したごとく、図１に示す実施例で
は、レジスタ２ａ，２ｂと、ＣＰＵ５０のデータ演算部
５１と、ＲＡＭ７１との間のデータ転送を自由に行なえ
、しかも同時に２ワード分のデータ転送が可能である。 なお、ＲＯＭ７２についてのデータ転送もＲＡＭ７１の
それと同様に行なわれる。ただし、ＲＯＭ７２はデータ
の読出しのみが行なわれるので、バスセレクタ８２は読
出しデータの転送のみを制御する。
【００３３】なお、図１に示す実施例では、１ワードを
１６ビットとし、データバスＤＢを２ワード分のビット
幅で構成したが、１ワード分のビット数は１６ビット以
外であってもよく、またデータバスＤＢも３ワード分以
上のビット幅で構成されてもよい。
【００３４】また、図１に示す実施例はマルチプロセッ
サシステムに適用されているが、この発明のデータ転送
システムは、マルチプロセッサシステムに限らずデータ
の並列転送を必要とする装置に広く適用することができ
る。
【００３５】
【発明の効果】以上のように、この発明によれば、転送
すべきデータが同時に複数ワード分発生しても、それら
のデータを同時に転送することができるため、データの
転送時間を大幅に低減することができる。
【図面の簡単な説明】
【図１】この発明の一実施例のデータ転送システムを用
いたマルチプロセッサシステムの一例を示すブロック図
である。
【図２】図１におけるバスドライバの構成をより詳細に
示す回路図である。
【図３】図１に示す実施例において、レジスタ２ａ，２
ｂの記憶データをＲＡＭ７１の第１ブロック，第２ブロ
ックに転送する場合のデータの流れを示す図である。
【図４】図１に示す実施例において、レジスタ２ａ，２
ｂの記憶データをＲＡＭ７１の第２ブロック，第１ブロ
ックに転送する場合のデータの流れを示す図である。
【図５】図１に示す実施例において、レジスタ２ａの記
憶データをＲＡＭ７１の第１ブロックに転送する場合の
データの流れを示す図である。
【図６】図１に示す実施例において、レジスタ２ａの記
憶データをＲＡＭ７１の第２ブロックに転送する場合の
データの流れを示す図である。
【図７】図１に示す実施例において、ＲＡＭ７１の第１
ブロック，第２ブロックから読出されたデータを、それ
ぞれ、レジスタ２ａ，２ｂに転送する場合のデータの流
れを示す図である。
【図８】図１に示す実施例において、ＲＡＭ７１の第１
ブロック，第２ブロックから読出されたデータを、それ
ぞれ、レジスタ２ｂ，２ａに転送する場合のデータの流
れを示す図である。
【図９】図１に示す実施例において、ＲＡＭ７１の第１
ブロックから読出されたデータをレジスタ２ａに転送す
る場合のデータの流れを示す図である。
【図１０】図１に示す実施例において、ＲＡＭ７１の第
２ブロックから読出されたデータをレジスタ２ａに転送
する場合のデータの流れを示す図である。
【図１１】図１に示す実施例において、レジスタ２ａの
記憶データをＣＰＵ５０のデータ演算部に転送する場合
のデータの流れを示す図である。
【図１２】図１に示す実施例において、ＲＡＭ７１の第
１ブロックから読出されたデータをＣＰＵ５０のデータ
演算部５１に転送する場合のデータの流れを示す図であ
る。
【図１３】従来のデータ転送システムの一例を示すブロ
ック図である。
【図１４】図１３におけるバスドライバの構成をより詳
細に示す回路図である。
【符号の説明】
ＤＢはデータバス、ＢＧ１，ＢＧ２はデータバスのビッ
トグループ、２ａ，２ｂはレジスタ、３０ａ，３０ｂは
バスドライバ、６ａ，６ｂはマルチプレクサ、５０はＣ
ＰＵ、５１はＣＰＵ５０のデータ演算部、７１はＲＡＭ
、７２はＲＯＭ、８１，８２はバスセレクタを示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　複数ワード（１ワードはｍビットで構
    成される）のデータを同時に転送し得るデータ転送シス
    テムであって、ｍビットごとに分割されたｋ個（ｋは２
    以上の整数）のビットグループを有し、ｋワード分のデ
    ータを同時に伝送可能な１組のデータバス、それぞれが
    少なくとも１ワード分のデータを記憶し得る複数のレジ
    スタ手段、ｋ個のブロックに分割され、各ブロックの同
    一アドレスにそれぞれ１ワード分のデータを記憶し得る
    記憶手段、各前記レジスタ手段ごとに設けられ、それぞ
    れが対応するレジスタ手段から読出されたデータを前記
    データバスの分割されたビットグループのいずれかに選
    択的に供給するための複数の読出しデータ供給手段、各
    前記レジスタ手段ごとに設けられ、それぞれが前記デー
    タバスにおけるいずれかのビットグループを介して伝送
    されてくる書込みデータを対応する前記レジスタ手段に
    供給するための複数の書込みデータ供給手段、および前
    記記憶手段の各ブロックと前記データバスの各ビットグ
    ループとを任意の組合わせで接続するための接続手段を
    備える、データ転送システム。
JP3071258A 1991-04-03 1991-04-03 データ転送システム Pending JPH04306756A (ja)

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