JPH0430625B2 - - Google Patents
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- JPH0430625B2 JPH0430625B2 JP59147084A JP14708484A JPH0430625B2 JP H0430625 B2 JPH0430625 B2 JP H0430625B2 JP 59147084 A JP59147084 A JP 59147084A JP 14708484 A JP14708484 A JP 14708484A JP H0430625 B2 JPH0430625 B2 JP H0430625B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ転送装置におけるバス制御手
段に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to bus control means in a data transfer device.
従来例データ転送装置は、第４図に示す構成で
あつて、この装置ではデータバツフアメモリ２へ
アクセスする各部のバスアクセス時間のうちで最
もアクセス時間が長い機能ブロツクのアクセス時
間に基づいてバスサイクルが決定されるか、また
はバスサイクルを非同期信号として取扱い、各機
能ブロツクのバスアクセス時間ごとに異なるバス
サイクルが決定されている。
The conventional data transfer device has the configuration shown in FIG. 4, and in this device, the bus transfer time is determined based on the access time of the functional block that has the longest access time among the bus access times of each section that accesses the data buffer memory 2. The bus cycle is determined, or the bus cycle is treated as an asynchronous signal, and a different bus cycle is determined for each bus access time of each functional block.
ここで、機能ブロツクにバスアクセス時間の長
い回線対応部などがあつて、これらが競合制御回
路６にバス要求を行う場合には、前者のバスサイ
クル決定が行われるバス制御方法が採用されてい
る。 Here, if the functional block includes a line support unit that takes a long bus access time and makes a bus request to the contention control circuit 6, a bus control method in which the former bus cycle is determined is adopted. .
このようなバス制御方式が採用されているデー
タ転送装置では、上位インタフエースとの転送時
に望まれる可及的に短縮されたバスサイクルの使
用が阻まれ、また、バス転送効率の向上を図るバ
スサイクルの短縮が実現できない欠点があつた。
In a data transfer device that employs such a bus control method, the use of the shortest possible bus cycle, which is desired when transferring with a higher-level interface, is hindered, and the bus cycle that is intended to improve bus transfer efficiency is prevented. There was a drawback that the cycle could not be shortened.
本発明は、この欠点を除去するもので、上位イ
ンタフエースによるバスサイクルの制限を排除
し、またバスサイクルの短縮が図れるデータ転送
装置を提供することを目的とする。 SUMMARY OF THE INVENTION The present invention aims to eliminate this drawback and to provide a data transfer device that eliminates the restriction on bus cycles due to the upper-level interface and can shorten bus cycles.
本発明は、データバスと、このデータバスを介
して転送されるデータの競合状態を回避する制御
を行う競合制御回路と、外部装置に接続され、こ
の競合制御回路に第一のバス要求信号を送出し、
この競合制御回路からのこのバス要求信号にかか
わるバス応答信号に基づき上記データバスとのデ
ータの授受にかかわる動作を開始する回線対応部
と、この回線対応部を通過するデータを一時蓄積
するバツフアメモリとを備え、上記回線対応部か
ら上記バツフアメモリへのアクセス時間に対応す
るバスサイクルが一定時間に定められたバス制御
方式のデータ転送装置で、前述の問題点を解決す
るための手段として、上記回線対応部と上記競合
制御回路との間に挿入され、上記回線対応部から
の上記第一のバス要求信号を受信すると、直ちに
このバス要求信号にかかわる上記回線対応部にバ
ス応答信号を返送し、上記回線対応部から上記バ
ツフアメモリへの送出するデータ出力開始時間ま
での所定時間経過後に第二のバス要求信号を上記
競合制御回路に送出する回線バス制御手段を備え
たことを特徴とする。
The present invention provides a data bus, a contention control circuit that performs control to avoid a contention state of data transferred via the data bus, and a contention control circuit that is connected to an external device and sends a first bus request signal to the contention control circuit. sending out,
a line corresponding section that starts operations related to data exchange with the data bus based on a bus response signal related to this bus request signal from this contention control circuit; and a buffer memory that temporarily stores data passing through this line corresponding section. A data transfer device using a bus control method, in which a bus cycle corresponding to the access time from the line corresponding section to the buffer memory is determined to be a fixed time, and as a means for solving the above-mentioned problem, and the contention control circuit, and upon receiving the first bus request signal from the line corresponding section, immediately sends a bus response signal back to the line corresponding section related to this bus request signal, and The present invention is characterized by comprising a line bus control means for sending a second bus request signal to the contention control circuit after a predetermined period of time elapses from the start time of data output from the line correspondence section to the buffer memory.
本発明は、データバツフアメモリにデータを転
送する回線対応部が、バス要求信号を送出し、競
合制御回路からバス応答信号を受信してから実際
にバスにデータを出力するまでに時間遅れｃがあ
ることに着目する。このため、回線対応部と競合
制御回路との間に回線バス制御回路を挿入し、回
線対応部が第一のバス要求信号を送出すると、第
一の応答信号を回線対応部に送出してデータ出力
準備を開始させ、時間遅れｃの後データ出力の準
備ができた段階で競合制御回路へ第二のバス要求
信号を送出して実際にバスにデータを出力させ
る。
According to the present invention, there is a time delay c between when a line corresponding unit that transfers data to a data buffer memory sends a bus request signal and receives a bus response signal from a contention control circuit until it actually outputs data to the bus. Focus on the fact that there is. For this reason, a line bus control circuit is inserted between the line correspondence section and the contention control circuit, and when the line correspondence section sends out the first bus request signal, it sends the first response signal to the line correspondence section and sends the data. Output preparation is started, and after a time delay c, when data output is ready, a second bus request signal is sent to the contention control circuit to actually output data to the bus.
すなわち、外部装置とデータの授受が実行され
るインタフエース部である回線対応部からそのデ
ータ転送の実行開始の時点で第二の制御部となる
回線バス制御回路にバス要求信号が送出される
と、直ちにバス応答信号がこの回線対応部に返送
され、この回線対応部では、データバツフアメモ
リとのデータ授受に所要の動作が開始され、例え
ば時間ｃ後にデータが送出される。一方回線バス
制御回路は、回線対応部からのバス要求信号受信
後回線対応部からデータバツフアメモリへのデー
タ送出ができるようになるまでの時間遅れｃ後
に、第二のバス要求信号を上記競合制御回路に与
える。 That is, when a bus request signal is sent from the line correspondence section, which is an interface section through which data is exchanged with an external device, to the line bus control circuit, which is a second control section, at the start of data transfer. Immediately, a bus response signal is sent back to this line corresponding section, and this line corresponding section starts the operation necessary for exchanging data with the data buffer memory, and the data is sent out after, for example, time c. On the other hand, the line bus control circuit transmits the second bus request signal to the above-mentioned conflict after a time delay c from when the line corresponding unit can send data to the data buffer memory after receiving the bus request signal from the line corresponding unit. to the control circuit.
競合制御回路では、他のバス要求によるバスサ
イクルが終了すると第二のバス応答信号が回線バ
ス制御回路に出力される。 In the contention control circuit, when a bus cycle due to another bus request ends, a second bus response signal is output to the line bus control circuit.
したがつて、第一のバス要求信号と第二のバス
要求信号との間の回線対応部でのデータ出力時間
遅れｃの時間分だけバスサイクルを短縮できるこ
とになる。 Therefore, the bus cycle can be shortened by the amount of data output time delay c in the line correspondence section between the first bus request signal and the second bus request signal.
以下、本発明実施例装置を図面に基づいて説明
する。第１図は、この実施例装置の構成を示すブ
ロツク構成図である。第２図は、この実施例装置
で本発明に関係する部分を抽出して詳細に示した
ブロツク構成図である。第３図は、第２図に示す
実施例装置の各部の信号のタイミングを示す波形
図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A device according to an embodiment of the present invention will be explained below based on the drawings. FIG. 1 is a block configuration diagram showing the configuration of this embodiment apparatus. FIG. 2 is a block configuration diagram showing in detail extracted portions related to the present invention in this embodiment apparatus. FIG. 3 is a waveform diagram showing the timing of signals of each part of the embodiment device shown in FIG. 2.
まず、この実施例装置の構成を第１図および第
２図に基づき説明する。この実施例装置は、制御
部１と、競合制御回路６を有するデータバツフア
メモリ２と、上位装置インタフエース部３と、回
線対応部４および５と、回線バス制御回路７およ
び８とバス１０とを備える。ここで、本発明に関
係する部分である回線対応部４と、これに接続さ
れる回線バス制御回路７と、競合制御回路６を含
むデータバツフアメモリ２と、これらにかかわる
制御部１の部分を第２図に基づきさらに詳細に説
明する。すなわち、この部分の制御部は、直接メ
モリアクセス回路（以下、DMA回路という。）
２１と、バス選択回路２２，２３および２４と、
タイミング回路２５とを含み、バス１０はデータ
バス５１とアドレスバス５２とを含む。回線対応
部４のデータ入出力は第一のバス選択回路２２の
第一のデータ入出力とデータを授受するように接
続され、第一のバス選択回路２２の第二のデータ
入出力はデータバス５１を介してバス選択回路２
３の第一のデータ入出力とデータを授受するよう
に接続され、バス選択回路２３の第二のデータ入
出力はデータバツフアメモリ２のデータ入出力と
データを授受するように接続される。回線対応部
４の第二の制御信号入出力は回線バス制御回路７
の第一の制御信号入出力と信号を授受するように
接続され、回線バス制御回路７の第二の制御信号
出力は競合制御回路６の第一の制御信号入力に接
続され、回線バス制御回路７の第三の制御信号出
力はDMA回路２１の制御信号入力に接続され
る。競合制御回路６の第一の制御信号出力に接続
される。競合制御回路６の第一の制御信号出力は
回線バス制御回路７の第二の制御信号入力および
第一のバス選択回路２２の制御信号入力に接続さ
れる。DMA回路２１のアドレス信号出力はアド
レスバス５２を介して第三のバス選択回路２４の
アドレス信号入力に接続され、第三のバス選択回
路２４のアドレス信号出力はデータバツフアメモ
リ２のアドレス信号入力に接続される。競合制御
回路６の第二の出力は第二のバス選択回路２３の
制御信号入力および第三のバス選択回路２４の制
御信号入力に接続され、競合制御回路６の第三の
制御信号出力はタイミング回路２５の制御信号入
力に接続され、タイミング回路２５の制御信号出
力はデータバツフアメモリ２の制御信号入力に接
続される。 First, the configuration of this embodiment device will be explained based on FIGS. 1 and 2. This embodiment device includes a control section 1, a data buffer memory 2 having a contention control circuit 6, a host device interface section 3, line correspondence sections 4 and 5, line bus control circuits 7 and 8, and a bus 10. Equipped with. Here, the line correspondence unit 4, which is a part related to the present invention, the line bus control circuit 7 connected thereto, the data buffer memory 2 including the contention control circuit 6, and the parts of the control unit 1 related to these. will be explained in more detail based on FIG. In other words, the control section of this part is a direct memory access circuit (hereinafter referred to as a DMA circuit).
21, bus selection circuits 22, 23 and 24,
The bus 10 includes a data bus 51 and an address bus 52. The data input/output of the line correspondence section 4 is connected to the first data input/output of the first bus selection circuit 22 to exchange data, and the second data input/output of the first bus selection circuit 22 is connected to the data bus selection circuit 22. 51 to the bus selection circuit 2
The second data input/output of the bus selection circuit 23 is connected to the data input/output of the data buffer memory 2 so as to exchange data. The second control signal input/output of the line corresponding section 4 is the line bus control circuit 7.
The second control signal output of the line bus control circuit 7 is connected to the first control signal input of the competition control circuit 6, and the line bus control circuit 7 is connected to the first control signal input/output of the line bus control circuit 7 to exchange signals. The third control signal output of 7 is connected to the control signal input of DMA circuit 21 . It is connected to the first control signal output of the competition control circuit 6. A first control signal output of the contention control circuit 6 is connected to a second control signal input of the line bus control circuit 7 and a control signal input of the first bus selection circuit 22. The address signal output of the DMA circuit 21 is connected to the address signal input of the third bus selection circuit 24 via the address bus 52, and the address signal output of the third bus selection circuit 24 is connected to the address signal input of the data buffer memory 2. connected to. The second output of the contention control circuit 6 is connected to the control signal input of the second bus selection circuit 23 and the control signal input of the third bus selection circuit 24, and the third control signal output of the contention control circuit 6 is connected to the control signal input of the second bus selection circuit 23 and the control signal input of the third bus selection circuit 24. The control signal output of the timing circuit 25 is connected to the control signal input of the data buffer memory 2.
次に、この実施例装置の動作を第２図および第
３図に基づいて説明する。 Next, the operation of this embodiment device will be explained based on FIGS. 2 and 3.
回線対応部４は回線から受信したデータをデー
タバツフアメモリ２にデータバス５１を介して転
送する場合に、その送出データをデータバツフア
メモリ２に送出するように組み立て、まず、第一
バス要求信号を回線バス制御回路７に出力する。
回線バス制御回路７は、この第一バス要求信号の
受信に基づく第一バス応答信号を回線対応部４に
返送するとともに、第３図に示すｃの時間を経過
後に、第二バス要求信号を競合制御回路６に送出
する。この時間ｃは、回線対応部４がバス応答信
号を受信した後に実際にバスにデータを出力でき
るまでの時間である。競合制御回路６は、第二バ
ス要求信号を受信機でかつ他のバス要求によるバ
スサイクルが終了後に、第二バス応答信号を回線
バス制御回路７に返送する。同時に、競合制御回
路６の制御出力によりタイミング回路２５は動作
状態になり、第二のバス選択回路２３および第三
のバス選択回路２４は使用状態になる。第二バス
応答信号が入力された回線バス制御回路７は
DMA回路２１を使用状態にし、アドレスバス５
２を介してデータバツフアメモリ２にアドレス信
号が送出される。また、第一バス応答信号をすで
に受信した回線対応部４でのデータバツフアメモ
リ２への書き込みデータの準備が完了すると、こ
の書き込みデータがすでに第二応答信号により使
用状態にあるバス選択回路２２を経由してデータ
バス５１を介してデータバツフアメモリ２に書き
込まれる。同様に、データバツフアメモリ２に格
納のデータは、第一バス要求信号、第一バス応答
信号、第二バス要求信号および第二バス応答信号
による制御を含む読み出し動作により回線対応部
４に転送される。 When transferring the data received from the line to the data buffer memory 2 via the data bus 51, the line corresponding section 4 assembles the data to be sent to the data buffer memory 2, and first requests a first bus. The signal is output to the line bus control circuit 7.
The line bus control circuit 7 returns a first bus response signal based on the reception of the first bus request signal to the line corresponding section 4, and also sends a second bus request signal after the time c shown in FIG. 3 has elapsed. It is sent to the competition control circuit 6. This time c is the time from when the line correspondence section 4 receives the bus response signal until it can actually output data to the bus. The contention control circuit 6 receives the second bus request signal at the receiver and returns the second bus response signal to the line bus control circuit 7 after the bus cycle due to another bus request is completed. At the same time, the timing circuit 25 is activated by the control output of the competition control circuit 6, and the second bus selection circuit 23 and the third bus selection circuit 24 are activated. The line bus control circuit 7 to which the second bus response signal is input is
The DMA circuit 21 is put into use, and the address bus 5
An address signal is sent to the data buffer memory 2 via 2. Further, when the preparation of the write data to the data buffer memory 2 in the line corresponding section 4 which has already received the first bus response signal is completed, the bus selection circuit 22 which has already received the write data in the use state by the second response signal The data is written to the data buffer memory 2 via the data bus 51. Similarly, data stored in the data buffer memory 2 is transferred to the line corresponding section 4 by a read operation including control using the first bus request signal, the first bus response signal, the second bus request signal, and the second bus response signal. be done.
このように、回線対応部がバス応答信号を受信
してからバスにデータを出力できるようになるま
での時間遅れｃを考慮して、バス要求およびバス
応答を行うため、この時間ｃ分だけ回線対応部の
バス占有時間を短縮でき、第３図ｂに示すバスサ
イクルを短縮できる。 In this way, in order to perform bus requests and bus responses taking into account the time delay c from when the line response unit receives the bus response signal until it can output data to the bus, the line is The bus occupation time of the corresponding section can be shortened, and the bus cycle shown in FIG. 3b can be shortened.
なお、この実施例装置では回線対応部は二つで
あるが任意の個数の回線対応部を備えるデータ転
送装置でも本発明を実施することができる。 Although the device of this embodiment has two line handling units, the present invention can also be practiced with a data transfer device having any number of line handling units.
本発明は、以上説明したように、バスサイクル
が一定時間であるバス制御方式を用いているデー
タ転送装置で、バスアクセス時間の短い上位イン
タフエースのバスアクセス時間に基づいてバスサ
イクルを決めても、バスアクセス時間の長い回線
対応部の使用するバス占有時間を短縮してバスサ
イクルを短縮できるため、バスにおける転送効率
の向上が計れる効果がある。
As explained above, the present invention is a data transfer device that uses a bus control method in which the bus cycle is a fixed time, and the bus cycle can be determined based on the bus access time of a host interface with a short bus access time. Since the bus occupancy time used by the line corresponding unit with a long bus access time can be shortened and the bus cycle can be shortened, the transfer efficiency on the bus can be improved.
第１図は本発明実施例装置の構成を示すブロツ
ク構成図。第２図は本発明実施例装置の部分の構
成を示すブロツク構成図。第３図は本発明実施例
装置の動作を示すタイミング図。第４図は従来例
装置の構成を示すブロツク構成図。
１…制御部、２…データバツフアメモリ、３…
上位装置インタフエース部、４，５…回線対応
部、６…競合制御回路、７，８…回線バス制御回
路、１０…バス、２１…DMA回路、２２，２
３，２４…バス選択回路、２５…タイミング回
路、５１…データバス、５２…アドレスバス。
FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the configuration of a portion of an apparatus according to an embodiment of the present invention. FIG. 3 is a timing chart showing the operation of the device according to the embodiment of the present invention. FIG. 4 is a block configuration diagram showing the configuration of a conventional device. DESCRIPTION OF SYMBOLS 1...Control part, 2...Data buffer memory, 3...
Host device interface unit, 4, 5... Line support unit, 6... Competition control circuit, 7, 8... Line bus control circuit, 10... Bus, 21... DMA circuit, 22, 2
3, 24...bus selection circuit, 25...timing circuit, 51...data bus, 52...address bus.
Claims (1)
合状態を回避する制御を行う競合制御回路と、 外部装置に接続され、この競合制御回路に第一
のバス要求信号を送出し、この競合制御回路から
のこのバス要求信号にかかわるバス応答信号に基
づき上記データバスとのデータの授受にかかわる
動作を開始する回線対応部と、 この回線対応部を通過するデータを一時蓄積す
るバツフアメモリと を備え、 上記回線対応部から上記バツフアメモリへのア
クセス時間に対応するバスサイクルが一定時間に
定められたバス制御方式の データ転送装置において、 上記回線対応部と上記競合制御回路との間に挿
入され、上記回線対応部からの上記第一のバス要
求信号を受信すると、直ちにこのバス要求信号に
かかわる上記回線対応部にバス応答信号を返送
し、上記回線対応部から上記バツフアメモリへの
送出するデータ出力開始時間までの所定時間経過
後に第二のバス要求信号を上記競合制御回路に送
出する回線バス制御手段を 備えたことを特徴とするデータ転送装置。[Claims] 1. A data bus, a contention control circuit that performs control to avoid a contention state of data transferred via this data bus, and a first bus connected to an external device and connected to this contention control circuit. a line correspondence unit that sends out a request signal and starts an operation related to data exchange with the data bus based on a bus response signal related to the bus request signal from the contention control circuit; and data passing through the line correspondence unit. a buffer memory for temporarily accumulating data, and a bus cycle corresponding to an access time from the line corresponding section to the buffer memory is determined to be a certain period of time. and upon receiving the first bus request signal from the line corresponding section, immediately sends a bus response signal back to the line corresponding section related to this bus request signal, and from the line corresponding section to the buffer memory. A data transfer device comprising line bus control means for sending a second bus request signal to the contention control circuit after a predetermined period of time has elapsed before the data output start time to be sent to the contention control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14708484A JPS6125262A (en) | 1984-07-16 | 1984-07-16 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14708484A JPS6125262A (en) | 1984-07-16 | 1984-07-16 | Data transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125262A JPS6125262A (en) | 1986-02-04 |
| JPH0430625B2 true JPH0430625B2 (en) | 1992-05-22 |
Family
ID=15422105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14708484A Granted JPS6125262A (en) | 1984-07-16 | 1984-07-16 | Data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125262A (en) |
-
1984
- 1984-07-16 JP JP14708484A patent/JPS6125262A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125262A (en) | 1986-02-04 |
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