JPH04299574A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04299574A JPH04299574A JP6414591A JP6414591A JPH04299574A JP H04299574 A JPH04299574 A JP H04299574A JP 6414591 A JP6414591 A JP 6414591A JP 6414591 A JP6414591 A JP 6414591A JP H04299574 A JPH04299574 A JP H04299574A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
られる超小型半導体装置に関し、特に電界効果素子に関
する。
られる超小型半導体装置に関し、特に電界効果素子に関
する。
【０００２】
【従来の技術】異種物質の接合面に生じるエネルギー障
壁の高さを電気的には絶縁された電極を用いて変化させ
ることによって、このエネルギー障壁をトンネルする電
子量を制御することでスイッチングさせる半導体素子と
して、従来、図３に示すような構造の素子が提案されて
いた（公開特許公報、昭６２−１７９７７０）。本構造
における問題点は、制御されるトンネル障壁が半導体の
極表面に限られていることから、トンネル電流制御能力
が低く、また電流量が少ないことから、負荷の駆動能力
が低かった。また、素子の内部に真のスイッチングに係
わる領域以外の寄生の容量、抵抗成分が多く、これらの
領域の充放電時間が長いため、高速のスイッチング動作
に限界があった。
壁の高さを電気的には絶縁された電極を用いて変化させ
ることによって、このエネルギー障壁をトンネルする電
子量を制御することでスイッチングさせる半導体素子と
して、従来、図３に示すような構造の素子が提案されて
いた（公開特許公報、昭６２−１７９７７０）。本構造
における問題点は、制御されるトンネル障壁が半導体の
極表面に限られていることから、トンネル電流制御能力
が低く、また電流量が少ないことから、負荷の駆動能力
が低かった。また、素子の内部に真のスイッチングに係
わる領域以外の寄生の容量、抵抗成分が多く、これらの
領域の充放電時間が長いため、高速のスイッチング動作
に限界があった。
【０００３】
【発明が解決しようとする課題】本発明は異種物質の接
合面の制御されるトンネル障壁の領域を広げ、かつ、ト
ンネル障壁の制御能力を増加させて、電流量を増加させ
負荷の駆動能力を向上させた電界効果素子及びその製造
方法を提供することを目的とする。
合面の制御されるトンネル障壁の領域を広げ、かつ、ト
ンネル障壁の制御能力を増加させて、電流量を増加させ
負荷の駆動能力を向上させた電界効果素子及びその製造
方法を提供することを目的とする。
【０００４】本発明はまた、素子の内部に真のスイッチ
ングに係わる領域以外の寄生の容量、抵抗成分を減少さ
せて、これらの領域の充放電時間を短縮し高速のスイッ
チング動作を可能にした電界効果素子及びその製造方法
を提供することを目的とする。 ［発明の構成］
ングに係わる領域以外の寄生の容量、抵抗成分を減少さ
せて、これらの領域の充放電時間を短縮し高速のスイッ
チング動作を可能にした電界効果素子及びその製造方法
を提供することを目的とする。 ［発明の構成］
【０００５】
【課題を解決するための手段】本発明は、第一に異種物
質の接合面に生じるエネルギー障壁の高さを電気的には
絶縁された電極を用いて変化させることによって、この
エネルギー障壁をトンネルする電子量を制御することで
スイッチングさせる半導体素子において、半導体基板の
主面上に絶縁膜が形成され、該絶縁膜上において異種物
質を接合させ、該接触面上にさらに絶縁膜を挟んで、そ
の上に制御電極としての金属あるいは半導体の薄膜領域
を有することを特徴とする。
質の接合面に生じるエネルギー障壁の高さを電気的には
絶縁された電極を用いて変化させることによって、この
エネルギー障壁をトンネルする電子量を制御することで
スイッチングさせる半導体素子において、半導体基板の
主面上に絶縁膜が形成され、該絶縁膜上において異種物
質を接合させ、該接触面上にさらに絶縁膜を挟んで、そ
の上に制御電極としての金属あるいは半導体の薄膜領域
を有することを特徴とする。
【０００６】本発明は、第二に上記半導体素子の製造方
法において、半導体基板の主面上に第一絶縁膜を形成し
、続いて該第一絶縁膜上の限定された領域に第一半導体
薄膜領域を形成し、続いて第一半導体薄膜領域と接触面
において、エネルギー障壁を形成する材料を用いて、該
接触面が第一絶縁膜に接するように第二薄膜領域を形成
し、続いて該接触面上に第二絶縁膜を形成し、続いて金
属あるいは半導体の第三薄膜領域を形成することを特徴
とする。
法において、半導体基板の主面上に第一絶縁膜を形成し
、続いて該第一絶縁膜上の限定された領域に第一半導体
薄膜領域を形成し、続いて第一半導体薄膜領域と接触面
において、エネルギー障壁を形成する材料を用いて、該
接触面が第一絶縁膜に接するように第二薄膜領域を形成
し、続いて該接触面上に第二絶縁膜を形成し、続いて金
属あるいは半導体の第三薄膜領域を形成することを特徴
とする。
【０００７】
【作用】本発明によれば制御電極に与えた電位によって
生じる電界が第一半導体から第一絶縁膜にまでおよぶの
で、異種物質の接合面での全面に於てトンネル障壁の幅
が制御電極の電位変動に対して薄くなったり厚くなった
りすることになり、トンネル障壁の制御能力が増加し、
電流量が増加して負荷の駆動能力が向上する。
生じる電界が第一半導体から第一絶縁膜にまでおよぶの
で、異種物質の接合面での全面に於てトンネル障壁の幅
が制御電極の電位変動に対して薄くなったり厚くなった
りすることになり、トンネル障壁の制御能力が増加し、
電流量が増加して負荷の駆動能力が向上する。
【０００８】本発明はまた、素子内部の真のスイッチン
グに係わる異種物質接合面以外の寄生の容量、抵抗成分
を減少させる事ができるので、これらの領域の充放電時
間が短縮され高速のスイッチング動作が可能になる。
グに係わる異種物質接合面以外の寄生の容量、抵抗成分
を減少させる事ができるので、これらの領域の充放電時
間が短縮され高速のスイッチング動作が可能になる。
【０００９】
【実施例】図１には本発明に関する基本的な電界効果素
子の断面構造を示す。ｐ型シリコン基板１上にシリコン
酸化膜２を介して、ｎ型単結晶シリコン薄膜層３及び同
じ厚さの金属４が推積されシリコン薄膜層界面はシリサ
イド化し単結晶シリサイド薄膜層１１が形成されている
。単結晶シリサイド薄膜層１１とｎ型シリコン薄膜層３
の界面にはショットキー障壁が形成されている。ｎ型単
結晶シリコン薄膜層３及び金属層４は必要な領域のみ残
してエッチング除去されている。その接合面上にゲート
絶縁膜であるシリコン酸化膜５およびゲート電極６が積
層され、絶縁膜７が全面に形成された後、電極開口され
、金属層側４にソース電極８及びシリコン側３にドレイ
ン電極９形成されている。シリコン薄膜３の電極９と接
触する領域１０は不純物濃度を増加させてｎ＋ となっ
ている。図２内の（ａ）〜（ｆ）は、図１の構造の具体
的な製造工程を示す。
子の断面構造を示す。ｐ型シリコン基板１上にシリコン
酸化膜２を介して、ｎ型単結晶シリコン薄膜層３及び同
じ厚さの金属４が推積されシリコン薄膜層界面はシリサ
イド化し単結晶シリサイド薄膜層１１が形成されている
。単結晶シリサイド薄膜層１１とｎ型シリコン薄膜層３
の界面にはショットキー障壁が形成されている。ｎ型単
結晶シリコン薄膜層３及び金属層４は必要な領域のみ残
してエッチング除去されている。その接合面上にゲート
絶縁膜であるシリコン酸化膜５およびゲート電極６が積
層され、絶縁膜７が全面に形成された後、電極開口され
、金属層側４にソース電極８及びシリコン側３にドレイ
ン電極９形成されている。シリコン薄膜３の電極９と接
触する領域１０は不純物濃度を増加させてｎ＋ となっ
ている。図２内の（ａ）〜（ｆ）は、図１の構造の具体
的な製造工程を示す。
【００１０】（ａ）ｐ型シリコン単結晶基板１の表面に
層間絶縁膜となるシリコン酸化膜２を１μｍ形成し、次
いでｎ型不純物を１×１０１７ｃｍ−３含むｎ型シリコ
ン単結晶薄膜３を１０００Ａ（オングストローム）推積
させる。次いでシリコン酸化膜１２を１０００Ａ推積さ
せる。（ｂ）フォトレジスト・マスク（図示せず）を用
いた反応性イオンエッチング法によって、シリコン酸化
膜１２およびシリコン単結晶薄膜３の一部を限定された
領域を除いて選択エッチングする。
層間絶縁膜となるシリコン酸化膜２を１μｍ形成し、次
いでｎ型不純物を１×１０１７ｃｍ−３含むｎ型シリコ
ン単結晶薄膜３を１０００Ａ（オングストローム）推積
させる。次いでシリコン酸化膜１２を１０００Ａ推積さ
せる。（ｂ）フォトレジスト・マスク（図示せず）を用
いた反応性イオンエッチング法によって、シリコン酸化
膜１２およびシリコン単結晶薄膜３の一部を限定された
領域を除いて選択エッチングする。
【００１１】（ｃ）次いで超高真空中でコバルト薄膜４
を蒸着した後、真空容器中で熱処理して、界面をシリサ
イド化し、コバルトシリサイド１１を形成する。次いで
シリコン酸化膜１２上に推積したコバルトをリフト・オ
フエッチングする。次いでフォトレジスト・マスク（図
示せず）を用いた反応性イオンエッチング法によって、
シリコン単結晶薄膜３およびコバルト薄膜４の一部を限
定された領域を除いて選択エッチングする。
を蒸着した後、真空容器中で熱処理して、界面をシリサ
イド化し、コバルトシリサイド１１を形成する。次いで
シリコン酸化膜１２上に推積したコバルトをリフト・オ
フエッチングする。次いでフォトレジスト・マスク（図
示せず）を用いた反応性イオンエッチング法によって、
シリコン単結晶薄膜３およびコバルト薄膜４の一部を限
定された領域を除いて選択エッチングする。
【００１２】（ｄ）ゲート絶縁膜となるシリコン酸化膜
５を２００Ａ、ゲート電極となるｎ型多結晶シリコン薄
膜６を２０００Ａ積層した後、フォトレジスト・マスク
（図示せず）を用いた反応性イオンエッチング法によっ
て、次いでｎ型多結晶シリコン薄膜６の限定された領域
を除いてエッチング法によって、次いでｎ型多結晶シリ
コン薄膜６の限定された領域を除いてエッチング除去し
ゲート電極を形成する。
５を２００Ａ、ゲート電極となるｎ型多結晶シリコン薄
膜６を２０００Ａ積層した後、フォトレジスト・マスク
（図示せず）を用いた反応性イオンエッチング法によっ
て、次いでｎ型多結晶シリコン薄膜６の限定された領域
を除いてエッチング法によって、次いでｎ型多結晶シリ
コン薄膜６の限定された領域を除いてエッチング除去し
ゲート電極を形成する。
【００１３】（ｅ）シリコン酸化膜を全面に推積させた
後、高周波プラズマによる異方性エッチングによりゲー
ト電極の側壁にシリコン酸化膜サイドウォール１３を形
成する。Ａｓイオンを全面に注入した後、熱処理してｎ
＋ 領域１０を形成する。
後、高周波プラズマによる異方性エッチングによりゲー
ト電極の側壁にシリコン酸化膜サイドウォール１３を形
成する。Ａｓイオンを全面に注入した後、熱処理してｎ
＋ 領域１０を形成する。
【００１４】（ｆ）シリコン酸化膜７を全面に推積させ
た後、ソース、ドレイン、ゲートの電（ｆ）シリコン酸
化膜７を全面に推積させた後、ソース、ドレイン、ゲー
トの電極開口、最後にソース、ドレイン、ゲートの各引
出し金属電極８，９，１４を形成する。
た後、ソース、ドレイン、ゲートの電（ｆ）シリコン酸
化膜７を全面に推積させた後、ソース、ドレイン、ゲー
トの電極開口、最後にソース、ドレイン、ゲートの各引
出し金属電極８，９，１４を形成する。
【００１５】本発明は上記実施例に限られるものではな
い。例えば層間絶縁膜はシリコン酸化膜２を用いたがシ
リコン窒化膜、或は単結晶絶縁膜例えば、ＣａＦ２ ，
ＣｅＯ２ ，ＺｒＯ２ ，Ｙ２ Ｏ３ ，ＹＳＺ等でも
よい。単結晶絶縁膜を用いれば、ショットキー障壁を含
む素子真性領域作成工程としてエピタキシャル成長技術
を用いることが可能となる。また、ショットキー障壁の
形成材料としてコバルトシリサイド１を用いたがタング
ステンシリサイド、ニッケルシリサイド等でもよい。ゲ
ート絶縁膜５の材料には、一般的なシリコン酸化膜を用
いたが、シリコン窒化膜、或はそれらの積層体等を用い
ることができ、ゲート電極６は多結晶シリコンの外、通
常の配線金属に見られるような各種導電性材料を選ぶこ
とができる。一方、各層の厚さはもちろん上記実施例に
留まらず、本発明の主旨を逸脱しない範囲内において種
々設定できる。
い。例えば層間絶縁膜はシリコン酸化膜２を用いたがシ
リコン窒化膜、或は単結晶絶縁膜例えば、ＣａＦ２ ，
ＣｅＯ２ ，ＺｒＯ２ ，Ｙ２ Ｏ３ ，ＹＳＺ等でも
よい。単結晶絶縁膜を用いれば、ショットキー障壁を含
む素子真性領域作成工程としてエピタキシャル成長技術
を用いることが可能となる。また、ショットキー障壁の
形成材料としてコバルトシリサイド１を用いたがタング
ステンシリサイド、ニッケルシリサイド等でもよい。ゲ
ート絶縁膜５の材料には、一般的なシリコン酸化膜を用
いたが、シリコン窒化膜、或はそれらの積層体等を用い
ることができ、ゲート電極６は多結晶シリコンの外、通
常の配線金属に見られるような各種導電性材料を選ぶこ
とができる。一方、各層の厚さはもちろん上記実施例に
留まらず、本発明の主旨を逸脱しない範囲内において種
々設定できる。
【００１６】
【発明の効果】以上述べたように本発明によれば、異種
物質の接合面の制御されるトンネル障壁の領域が広がる
ので、異種物質の接合面での全面に於てトンネル障壁の
幅が制御電極の電位変動に対して薄くなったり厚くなっ
たりすることになり、トンネル障壁の制御能力が増加し
、電流量が増加して負荷の駆動能力が向上する。
物質の接合面の制御されるトンネル障壁の領域が広がる
ので、異種物質の接合面での全面に於てトンネル障壁の
幅が制御電極の電位変動に対して薄くなったり厚くなっ
たりすることになり、トンネル障壁の制御能力が増加し
、電流量が増加して負荷の駆動能力が向上する。
【００１７】本発明はまた、素子内部の真のスイッチン
グに係わる異種物質接合面以外の寄生の容量、抵抗成分
を減少させる事ができるので、これらの領域の充放電時
間が短縮され高速のスイッチング動作が可能になる。
グに係わる異種物質接合面以外の寄生の容量、抵抗成分
を減少させる事ができるので、これらの領域の充放電時
間が短縮され高速のスイッチング動作が可能になる。
【図１】 本発明の基本的な実施例の電界効果素子を
示す断面図。
示す断面図。
【図２】 その製造工程を示す断面図。
【図３】 従来の電界効果素子を示す断面図。
１ ｐ−型シリコン基板 ２ 層間絶縁膜 ３
シリコン単結晶膜 ４ 金属 ５ ゲート
絶縁膜 ６ ゲート ７ 絶縁膜 ８ ソ
ース引出し電極 ９ ドレイン引出し電極 １０
ドレイン低抵抗領域、１１ 金属シリサイド領域
１２ 絶縁膜 １３ サイドウォール １
４ ゲート電極
シリコン単結晶膜 ４ 金属 ５ ゲート
絶縁膜 ６ ゲート ７ 絶縁膜 ８ ソ
ース引出し電極 ９ ドレイン引出し電極 １０
ドレイン低抵抗領域、１１ 金属シリサイド領域
１２ 絶縁膜 １３ サイドウォール １
４ ゲート電極
Claims (2)
- 【請求項１】 半導体基板の主面上に第一絶縁膜が形
成され、該第一絶縁膜上において互いに面で接触した第
一半導体薄膜領域と第二薄膜領域を有し、第二薄膜領域
は該接触面において、エネルギー障壁を形成する材料か
ら構成され、該接触面上に第二絶縁膜を挟んで金属ある
いは半導体の第三薄膜領域を有することを特徴とする半
導体装置。 - 【請求項２】 半導体基板の主面上に第一絶縁膜を形
成し、続いて該第一絶縁膜上の限定された領域に第一半
導体薄膜領域を形成し、続いて第一半導体薄膜領域と接
触面において、エネルギー障壁を形成する材料を用いて
、該接触面が第一絶縁膜に接するように第二薄膜領域を
形成し、続いて該接触面上に第二絶縁膜を形成し、続い
て金属あるいは半導体の第三薄膜領域を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6414591A JPH04299574A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6414591A JPH04299574A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299574A true JPH04299574A (ja) | 1992-10-22 |
Family
ID=13249617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6414591A Pending JPH04299574A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786813A1 (en) * | 1994-09-30 | 1997-07-30 | Aktsionernoe Obschestvo Zakrytogo Tipa "Vl" | Field-effect transistor of the metal-dielectric-semiconductor type |
| WO2000070683A1 (fr) * | 1999-05-13 | 2000-11-23 | Hitachi, Ltd. | Mémoire à semi-conducteurs |
-
1991
- 1991-03-28 JP JP6414591A patent/JPH04299574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786813A1 (en) * | 1994-09-30 | 1997-07-30 | Aktsionernoe Obschestvo Zakrytogo Tipa "Vl" | Field-effect transistor of the metal-dielectric-semiconductor type |
| EP0786813A4 (en) * | 1994-09-30 | 1998-06-03 | Aktsionernoe Obschestvo Zakryt | METAL - DIELECTRIC - SEMICONDUCTOR FIELD EFFECT TRANSISTOR |
| WO2000070683A1 (fr) * | 1999-05-13 | 2000-11-23 | Hitachi, Ltd. | Mémoire à semi-conducteurs |
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