JPH04297936A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バンクメモリを制御す
るメモリ制御回路に関する。

【０００２】

【従来の技術】従来、複数のバンクメモリを制御するメ
モリ制御回路は、２ウエイ（ＷＡＹ）バンクメモリ・イ
ンターリーブ制御方式に代表されるように、各バンクメ
モリを交互にアクセスするように構成されている。従来
のメモリ制御回路の代表的な回路構成例を図８に示し、
従来のメモリ制御の動作の一例としてメモリインターリ
ーブ制御（２バンク）について説明する。

【０００３】図８において、システムバス１からのサイ
クルスタート信号ＴＳや応答信号ＡＣＫその他のコント
ロール信号６やメモリバンク指定等に必要なアドレス信
号４の情報から、不図示のＤＲＡＭコントローラ全体を
制御する信号をステートコントローラ７で生成する。ア
ドレス／データバス２はステートコントローラ７からの
制御信号３０１によりマルチプレクサ３でアドレスバス
４とデータバス５に切り分けられ、アドレスのラッチ信
号３０２によりアドレスラッチ１６に格納される。

【０００４】このアドレスがメモリアドレスの場合はロ
ーアドレスストローブ（ＲＡＳ）信号とライトイネーブ
ル（ＷＥ）信号の制御信号３０３、Ａバンクのカラムア
ドレスストローブ（ＣＡＳ）信号であるＣＡＳ−Ａｘ（
−ＡはＡバンクを示す。ｘは複数の信号を示す）の制御
信号３０４、ＢバンクのＣＡＳであるＣＡＳ−Ｂｘ（−
ＢはＢバンクを示す）の制御信号３０５、Ａバンクのメ
モリアドレスであるＭＡ−Ａｘの制御信号３０６、Ｂバ
ンクのメモリアドレスであるＭＡ−Ｂｘの制御信号３０
７、ＡバンクのメモリデータであるＤＴ−Ａｘの制御信
号３０８、ＢバンクのメモリデータであるＤＴ−Ｂｘの
制御信号３０９によりメモリへのアクセスが行われる。 まずラッチされたアドレス３１０からＭＡ−Ａｘ制御回
路３１１によりＡバンクのメモリのローアドレスが信号
線３１２に、ＭＡ−Ｂｘ制御回路３１３によりＢバンク
のメモリのローアドレスが信号線３１４に同時に出力さ
れる。

【０００５】その１クロック後、ＲＡＳ，ＷＥ制御回路
９によりＲＡＳ１０がアサートされ、次に半クロック後
ＭＡ−Ａｘ制御回路３１１によりＡバンクのメモリのカ
ラムアドレスが信号線３１２に出力される。ＭＡ−Ｂｘ
制御回路３１３によりＢバンクのメモリのカラムアドレ
スが信号線３１４に出力され、そしてライトアクセスの
場合にはＷＥ１１がアサートされる。

【０００６】ここまではＡバンクの制御信号もＢバンク
の制御信号も同じタイミングで動作する。メモリへのア
クセスアドレスがＡバンクからのアクセスの場合、ＣＡ
Ｓ−Ｂｘの制御回路１４はそのままで、メモリアドレス
がカラムアドレスに変化した１クロック後ＣＡＳ−Ａｘ
の制御回路１２によりＣＡＳ−Ａｘ１３がアサートされ
る。この時、１つのバンクのみのシングル転送の時はア
クセス要求に対応するバイトに相当するＣＡＳ−Ａｘ１
３のみアサートされ、２つのバンクに対するバースト転
送の時は４本すべてのＣＡＳ−Ａｘ１３がアサートされ
る。なお、Ｂバンクからのアクセスの時はＣＡＳ−Ｂｘ
１５がＣＡＳ−Ａｘ１３と同様の動作をする。

【０００７】バースト転送の時には、ＣＡＳ−Ｂｘの制
御回路１４によりＣＡＳ−Ｂｘ１５はＣＡＳ−Ａｘ１３
に１クロック遅れてアサートされる。Ａバンク，Ｂバン
クともＣＡＳｘのネゲートはアサートの１．５クロック
後に行われ、バースト転送時は各バンクのメモリアドレ
スのカラムアドレスチェンジが各バンクのＣＡＳｘのネ
ゲートと同時に行われ、半クロック後に再びＣＡＳｘが
アサートされる。すなわちＣＡＳｘのアサートタイミン
グの幅は２クロックで、ＡバンクとＢバンクでは１クロ
ックずれてアサートされるため交互にアサートされる訳
である。

【０００８】以上の動作がバースト転送終了まで繰り返
され、メモリへのアクセスアドレスがＢバンクからのア
クセスの場合は、ＣＡＳ−Ｂｘ１５から先にアクセスさ
れ、同様のアクセスが行われる。

【０００９】以上がメモリアクセス時の制御信号及びメ
モリアドレスの動作タイミングであるが、次にメモリリ
ード時とメモリライト時のデータと応答信号ＡＣＫの制
御及びタイミングについて述べる。

【００１０】まずメモリライト時は、システムバス１か
らのデータ信号５をセレクタ２３が制御信号３０８によ
り最初のアクセスのＡバンクのデータバス３１５に切り
替え、データ信号５がＤＴ−Ａｘバッファ１９にラッチ
され、Ａバンクのメモリデータバス２０に出力される。

【００１１】この時システムバスには応答信号ＡＣＫが
アサートされ、シングル転送の場合は次のクロックでＡ
ＣＫがネゲートされてシステムバスが開放される。バー
スト転送時は１クロック後にシステムからのデータバス
５はＢバンク用のデータに切り換わり、Ａバンク同様制
御信号３０９によりＢバンクのデータバス３１６に切り
換わってＤＴ−Ｂｘバッファ２１にラッチされ、Ｂバン
クのメモリデータバス２２に出力される。

【００１２】更に１クロック後にはシステムからのデー
タバス５はＡバンク用のデータに切り換わり、その後は
バースト転送終了まで同様の制御が行われる。この時デ
ータバッファが各バンクに１ワードの時は、従来のイン
ターリーブ制御ではＢバンクのＣＡＳ−Ｂｘ１５のアサ
ートがＡバンクのＣＡＳ−Ａｘ１３のアサートに１クロ
ック遅れるため１ウェイトはいることになる。メモリへ
のアクセスアドレスがＢバンクからのアクセスの場合は
Ｂバンク用のデータが最初にラッチされ、Ａバンクの時
と同様の制御が行われる。

【００１３】次にメモリリード時は、最初のアクセスの
Ａバンクからのデータ２０が制御信号３０８及び３０１
によりシステムバス１に出力され、システムバスにはＣ
ＡＳ−Ａｘ１３のネゲートタイミングでデータが確定す
るよう応答信号ＡＣＫをアサートする。バースト転送時
は１クロック後は制御信号３１１によりセレクタ２３が
Ｂバンクのデータに切り換わり、Ｂバンクのデータがシ
ステムバス１に出力され、以上の動作がバースト転送終
了まで繰り返される。メモリへのアクセスアドレスがＢ
バンクからのアクセスの場合はＢバンクのデータが最初
にセレクトされ、Ａバンクの時と同様の制御が行われる
。

【００１４】以上の従来のインターリーブの動作タイミ
ングを図９と図１０に示す。図９はメモリライト時の動
作タイミング、図１０はメモリリード時の動作タイミン
グを示す。図４における４０１〜４０５はシステムバス
１上の信号で、４０１はシステムクロックＣＬＫ、４０
２はサイクルスタート信号ＴＳ、４０３はリード／ライ
ト信号Ｒ／Ｗを示す。４０４は応答信号ＡＣＫ、４０５
はシステムアドレス／データバスＡＤｘを示している。 ４０６〜４１３はメモリに接続する信号で、４０６はメ
モリのＲＡＳ、４０７はメモリのライトイネーブル信号
ＷＥを示す。４０８はＡバンクのメモリアドレスである
ＭＡ−Ａｘ、４０９はＡバンクのＣＡＳであるＣＡＳ−
Ａｘを示す。

【００１５】４１０はＡバンクのメモリデータであるＤ
Ｔ−Ａｘ、４１１はＢバンクのメモリアドレスであるＭ
Ａ−Ｂｘを示す。４１２はＢバンクのＣＡＳであるＣＡ
Ｓ−Ｂｘ、４１３はＢバンクのメモリデータであるＤＴ
ーＢｘを示す。

【００１６】ＴＳ４０２がアサートされた時のＣＬＫ１
の立ち上りのタイミングでシステムアドレスバス４１４
をラッチし、このアドレスからＡバンクのローアドレス
４１５とカラムアドレス４１６と４１７、更にＢバンク
のローアドレス４１８とカラムアドレエス４１９と４２
０に変換される。またこの時Ｒ／Ｗ信号４０３がライト
の時はＷＥ信号４０７がアサートされる。システムデー
タバス４２１と４２２がＡバンクメモリデータＤＴーＡ
ｘ４２３と４２４に、システムデータバス４２５と４２
６がＢバンクメモリデータＤＴ−Ｂｘ４２７と４２８に
出力される。

【００１７】図１０において、システムバスの応答信号
ＡＣＫ４０４とリード／ライト信号Ｒ／Ｗ４０３とメモ
リライトイネーブルＷＥ信号４０７とデータバス以外の
動作タイミングはメモリライトの場合と同じである。サ
イクルスタート信号ＴＳ４０１のアサートアサートされ
た時のＣＬＫ１の立ち上りの時に４０３のＲ／Ｗ信号が
リードの場合はメモリへのＷＥ信号４０７がディゼ−ブ
ルとなり、Ａバンクからのデータ５０１と５０２がシス
テムデータバス５０３と５０４に、Ｂバンクからのデー
タ５０５と５０６がシステムデータバス５０７と５０８
に出力され、システムバスの応答信号ＡＣＫ４０４のア
サートタイミングで取り込まれる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来例ではＡ，Ｂバンクメモリ両方にアクセスする場合（
バンクモードまたはバーストモードと称す）は、一定順
序でアクセスさせるので、共通アドレスをＡ，Ｂバンク
メモリ両方に割当てることはできない。

【００１９】また、共通アドレスが割当てられた複数の
バンクメモリに個別にアクセスする方法としてはバンク
メモリに対するアドレスを指定したときにシステムデー
タバスによりバンク番号をメモリ制御回路に指示する方
法が知れているが、この方法ではバーストモードでＡ，
Ｂバンクの両方にアクセスすることはできない。

【００２０】そこで、本発明の目的は、上述の点に鑑み
、バーストモードおよびシングルモードの両方のモード
で、アドレスの共通化された複数のバンクメモリにアク
セスすることの可能なメモリ制御回路を提供することに
ある。

【００２１】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、アドレスを共通化した複数のバン
クメモリに対するアクセスの制御を行うメモリ制御回路
において、前記複数のバンクメモリの中の指定バンクメ
モリに対するアクセスを外部から要求された場合は、当
該指定バンクメモリのみアクセスのための信号を供給し
、前記複数のバンクメモリに対するアクセスを外部から
要求された場合は、当該複数のバンクメモリの各々に同
時または時系列的にアクセスのための信号を供給する制
御手段と、当該アクセスのために前記複数のバンクメモ
リに対して読み／書きすべきデータを一時記憶しておく
記憶手段とを具えたことを特徴とする。

【００２２】

【作用】本発明では、バンク（バースト）モードおよび
シングルモードの指定に応じて、制御手段によりメモリ
アクセスに必要な信号を、該当のバンンクメモリに供給
し、この１以上のバンクメモリから読出された信号また
は当該バンクメモリに書き込むべき信号を記憶手段に一
時記憶しておくので、ＣＰＵなどアクセス側のアドレス
／データの信号送受信タイミングとメモリ側の読み／書
きのアクセスタイミングを非同期で行うことができる。 このため、バンクモードおよびシングルモードのように
、上記アドレス／データ信号の送受信タイミングとアク
セスタイミングがそれぞれ異なる場合でも、アクセスモ
ードに応じたメモリアクセスが可能となる。

【００２３】

【実施例】以下、図面を参照して、本発明実施例を詳細
に説明する。

【００２４】図１は本発明実施例の回路構成を示すブロ
ック図であり、１はシステムバス、２はシステムアドレ
ス／データバスである。３はアドレスとデータを切り分
けるマルチプレクサ、４はシステムアドレスバスである
。５はシステムデータバス、６はクロック及びコントロ
ール信号のバスである。７はメモリ制御回路全体を制御
するステートコントローラ、８はステートコントローラ
７からの制御信号である９はＲＡＳ１０及びＷＥ１１の
制御回路、１２はＡバンクのＣＡＳであるＣＡＳ−Ａｘ
１３の制御回路である。１４はＢバンクのＣＡＳである
ＣＡＳ−Ｂｘ１５の制御回路、１６はシステムアドレス
４をラッチするラッチ回路である。１７はメモリアドレ
スＭＡｘ１８の制御回路、１９はＡバンクメモリのデー
タＤＴ−Ａｘ２０のバッファである。２１はＢバンクメ
モリのデータＤＴ−Ｂｘ２２のバッファ、である。バッ
ファ１９，２１が本発明の記憶手段として動作する。 ２３はシステムデータバス５のマルチプレクサ兼メモリ
データＤＴ−Ａｘ２０とＤＴ−Ｂｘ２２のセレクタであ
る。２４はＡバンクのメモリ、２５はＢバンクのメモリ
、２６は本発明のメモリ制御回路全体を示す。本実施例
では制御回路９，１２，１４，１７がステートコントロ
ーラ７と共に本発明の制御手段を構成する。

【００２５】このメモリ制御回路の動作については後で
詳述する。

【００２６】図２は本発明を適用した情報処理装置全体
の回路構成を示すブロック図である。図中２０１は装置
全体を制御するＣＰＵ、２０２は図１と同様の本発明の
メモリ制御回路である。２０３と２０４はメモリ制御回
路２０２で制御されるバンクメモリを示し、プログラム
の記憶やワークエリアとして使われる。

【００２７】２０５はＣＰＵの手を介さずにメモリとＩ
／Ｏ間でデータの転送を行うＤＭＡの制御回路（Ｄｉｒ
ｅｃｔ　　Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ　　Ｃｏｎｔ
ｒｏｌｌｅｒ）である。２０６はイーサネット等のＬＡ
Ｎとのインターフェース、２０７はＲＯＭ，ＳＲＡＭ，
ＲＳ２３２Ｃ等の入出力機器（Ｉ／Ｏ）類である。２０
８はハードディスク、２０９はフロッピーディスクであ
る。２１０はハードディスク２０８やフロッピーディス
ク２０９とのインターフェースである。２１１はプリン
タ、２１２はプリンタインターフェースである。

【００２８】２１３はキーボードやマウスのインターフ
ェース、２１４はキーボードである。２１５はポインテ
ィングデバイスであるマウス、２１６はイーサネット等
のローカルエリアネットワークである。２１８はＣＲＴ
等の画像表示装置、２１９は画像表示装置２１８のイン
ターフェースである。

【００２９】また、本実施例ではメモリアクセス時のシ
ングルモード及びバーストモードの指示をＣＰＵ２０１
により行い、この指示を専用の３本のコントロール信号
線によりメモリ制御回路２０２に転送する。このコント
ロール信号のビット内容に応じてメモリ制御回路の２０
２内のステートコントローラでモード判別を行い、ステ
ートコントローラからの指示でモード内容に応じた後述
のアクセス処理を実行する。

【００３０】図２において、ＣＰＵ２０１はパワーオン
後、Ｉ／Ｏ２０７にあるＲＯＭ内のプログラムに従って
システムチェック等の立ち上げ処理を行なった後、ハー
ドディスク２０８内に格納されたＯＳ等のプログラムを
メインメモリに持ってくる。ユーザのキーボード２１４
やマウス２１５からの指示により、アプリケーションプ
ログラムが動作する。

【００３１】メモリ２０３，２０４へのアクセスはメモ
リ制御回路２０２から同じタイミングで行われる。

【００３２】次に、図３を基に本発明のメモリコントロ
ーラの一例として上記インターリーブ同様２バンクのメ
モリをアクセスする場合の実施例について説明する。な
お、図３は図１の回路を詳細に示すブロック図である。 また、図３の回路は図８の従来例の回路と対比させて記
載してあり、従来例と同一の箇所には同一の符号を付し
ている。図３のメモリ制御回路が従来例と異なる点は、
（１）バースト転送時、両バンク同時にＣＡＳｘ信号を
アサートし、奇数ワード転送時は最後のワードのアドレ
スに対応するバンクのＣＡＳｘ信号だけアサートする。

【００３３】（２）メモリアドレスは両バンク共通であ
る。

【００３４】後は前記従来例と同様の動作をする。

【００３５】まずステートコントローラ７からのメモリ
アドレスの制御信号６０１によりラッチされたアドレス
３１０からＭＡｘ制御回路１７により両バンクにメモリ
のローアドレス１８が出力され、その１クロック後ＲＡ
Ｓ，ＷＥ制御回路９によりＲＡＳ１０がアサートされ、
次に半クロック後ＭＡｘ制御回路１７により両バンクの
メモリのカラムアドレス１８が出力、そしてライトアク
セスの場合はＷＥ１１がアサートされる。

【００３６】シングル転送の時は従来のタイミングと同
じだが、バースト転送の時は従来の方法ではＡバンクと
ＢバンクのＣＡＳｘが交互にアクセスされたが、本発明
では両バンクのＣＡＳｘが同時にアクセスされる。すな
わち従来の方法で先にアクセスされたバンクのＣＡＳｘ
アサートタイミングで両バンクのＣＡＳｘをアサートし
、奇数転送の場合は、最後のワードのアドレスに対応す
るバンクのＣＡＳｘのみアサートする。

【００３７】以上がメモリアクセス時の制御信号及びメ
モリアドレスの動作タイミングであるが、次にメモリリ
ード時とメモリライト時のデータの制御及びタイミング
について述べる。まずメモリライト時は、ノーウェイト
でシステムバスに応答信号ＡＣＫがアサートされ、セレ
クタ２３が制御信号３０８により最初のアクセスのＡバ
ンクのデータバス３１５に切り換え、システムバス１か
らのデータ信号５をＤＴ−Ａｘバッファ１９にラッチさ
せ、Ａバンクのメモリデータバス２０に出力させる。

【００３８】シングル転送の場合は次のクロックでＡＣ
Ｋがネゲートされてシステムバスが解放されるが、バー
スト転送時は１クロック後にシステムからのデータバス
５はＢバンク用のデータに切り換わり、Ａバンク同様制
御信号３０９によりＢバンクのデータバス３１６に切り
換わって、Ｂバンク用のデータがＤＴ−Ｂｘバッファ２
１にラッチされ、Ｂバンクのメモリデータバス２２に出
力される。

【００３９】更に１クロック後にはシステムからのデー
タバス５はＡバンク用のデータに切り換わり、その後は
バースト転送終了まで同様の制御が行われる。この時デ
ータバッファが各バンクに１ワードのときは従来のイン
ターリーブ制御では１ウェイト入ったが、本発明ではノ
ーウェイトで動作する。

【００４０】次にメモリリード時は、Ａバンクからのデ
ータ２０とＢバンクからのデータ２２が制御信号３０８
及び３０９によりメモリデータバッファ１９と２１にＣ
ＡＳｘのネゲートタイミングでラッチされ、最初のアク
セスアドレスに対応するバンクのデータがセレクタ２３
でセレクトされてデータバス５を通り制御信号３０１に
よりシステムバス１に出力され、システムバスにはＣＡ
Ｓｘのネゲートタイミングでデータが確定するよう応答
信号ＡＣＫをアサートする。

【００４１】バースト転送時は１クロック後は制御信号
３０９によりＭＵＸ２３がＢバンクのデータに切り換わ
り、既に１クロック前にラッチされているＢバンクのデ
ータがシステムバス１に出力され、以上の動作がバース
ト転送終了まで繰り返される。メモリへのアクセスアド
レスがＢバンクからのアクセスの場合はＢバンク用のデ
ータが最初にラッチされ、Ａバンクの時と同様の制御が
行われる。

【００４２】以上の本発明の動作タイミングを図４と図
５に示す。図４はメモリライト時の動作タイミング、図
５はメモリリード時の動作タイミングを示す。

【００４３】図４における７０１は両バンクのメモリア
ドレスであるＭＡｘを示す。ＴＳ４０２がアサートされ
た時のＣＬＫ１の立ち上りのタイミングでシステムアド
レスバス４１４をラッチし、このアドレスから両バンク
のローアドレス７０２とカラムアドレス７０３と７０４
に変換される。

【００４４】またこの時Ｒ／Ｗ信号４０３がライトの時
はＷＥ信号４０７がアサートされる。システムデータバ
ス７０５と７０６がＡバンクメモリデータＤＴ−Ａｘ７
０７と７０８に、システムデータバス７０９と７１０が
ＢバンクメモリデータＤＴ−Ｂｘ７１１と７１２に出力
される。

【００４５】図５において、システムバスの応答信号Ａ
ＣＫ４０４とリード／ライト信号Ｒ／Ｗ４０３とメモリ
ライトイネーブルＷＥ信号４０７とデータバス以外の動
作タイミングはメモリライトの場合と同じである。

【００４６】サイクルスタート信号ＴＳ４０１のアサー
トされた時のＣＬＫ１の立ち上りの時に４０３のＲ／Ｗ
信号がリード時のメモリへのＷＥ信号４０７がディゼー
ブルとなり、Ａバンクからのデータ８０１と８０２がシ
ステムデータバス８０３と８０４に、Ｂバンクからのデ
ータ６０５と６０６がシステムデータバス６０７と６０
８に出力され、システムバスの応答信号ＡＣＫ４０４の
アサートタイミングで取り込まれる。

【００４７】最後に本発明の動作タイミング制御の処理
手順を図６と図７に示す。図６はメモリへの制御信号及
びメモリアドレスの処理手順を示し、図７は応答信号Ａ
ＣＫ及びデータの処理手順を示す。

【００４８】以上述べてきたように複数のメモリバンク
を同時にアクセスする制御にすることで、（１）リード
時、偶数ワードの転送の時は従来のインターリーブに比
べてメモリアクセスサイクルが短くなるためＲＡＳプリ
チャージが早く終了し、連続アクセス時にオーバーヘッ
ドが軽減される。

【００４９】（２）ライト時、データバッファが両バン
クに１ワードの時ノーウェイトで動作でき、前記理由に
よるオーバーヘッドも軽減される。

【００５０】（３）両バンク同じタイミングでアクセス
するため、メモリアドレスを共通にでき、小型化が図れ
る。

【００５１】なお、上記説明ではメモリバンクが２つの
例で説明したが、両バンク同時にアクセスするためメモ
リバンクの数が増えても同様の制御が可能である。

【００５２】なお、本実施例ではバーストモードにおけ
る情報の読み／書き時間を短縮させる目的で、アドレス
信号等のアクセス用の信号を複数のバンクメモリに同時
に供給しているが、複数のバンクメモリへのアドレス信
号およびデータ信号を共通バスにより転送する場合は、
アクセス用信号をメモリ毎に時系列的に供給すればよい
。

【００５３】

【発明の効果】以上、説明したように、本発明によれば
、アドレスの共通化された複数のバンクメモリに対して
シングルモードおよびバーストモードのいずれのモード
でもアクセスすることが可能となるので、例えば複数の
バンクメモリに対して情報を一括的に書き込んだ後、個
別メモリ毎に記憶情報の内容の更新といった従来ではで
きないアドレスの共通化されたバンクメモリに対するメ
モリアクセスが可能となる。

【図面の簡単な説明】

【図１】本発明実施例の基本構成を示すブロック図であ
る。

【図２】本発明を適用した情報処理システムの回路構成
を示すブロック図である。

【図３】図１に示すメモリ制御回路の詳細な回路構成を
示すブロック図である。

【図４】本発明実施例の動作内容を示すタイミングチャ
ートである。

【図５】本発明実施例の動作内容を示すタイミングチャ
ートである。

【図６】本発明実施例の動作手順を示すフローチャート
である。

【図７】本発明実施例の動作手順を示すフローチャート
である。

【図８】従来例の回路構成を示すブロック図である。

【図９】従来例の動作内容を示すタイミングチャートで
ある。

【図１０】従来例の動作内容を示すタイミングチャート
である。

【符号の説明】

１　　システムバス ２　　システムアドレス／デ−タバス ３　　マルチプレクサ ４　　システムアドレスバス ５　　システムデータバス ６　　クロック及びコントロール信号のバス７　　ステ
ートコントローラ ８　　制御信号 ９　　ＲＡＳ，ＷＥ制御回路 １０　　ローアドレスストローブ（ＲＡＳ）信号１１　
　ライトイネ−ブル（ＷＥ）信号１２　　ＣＡＳ−Ａｘ
制御回路 １３　　カラムアドレスストローブ（ＣＡＳ−Ａｘ）信
号１４　　ＣＡＳ−Ｂｘ制御回路 １５　　コラムアドレスストローブ（ＣＡＳ−Ｂｘ）信
号１６　　アドレスラッチ回路 １７　　メモリアドレス（ＭＡｘ）制御回路１８　　メ
モリアドレス（ＭＡｘ） １９　　バッファ ２０　　Ａバンクメモリのデータ（ＤＴ−Ａｘ）２１　
　バッファ ２２　　Ｂバンクメモリのデータ（ＤＴ−Ｂｘ）２３　
　マルチプレクサ兼セレクタ ２４　　Ａバンクメモリ ２５　　Ｂバンクメモリ ２６　　メモリ制御回路 ２０１　　ＣＰＵ ２０２　　メモリコントローラ ２０３，２０４　　メモリバンク ２０５　　ＤＭＡ制御回路 ２０６　　ＬＡＮインターフェース ２０７　　Ｉ／Ｏ ２０８　　ハードディスク ２０９　　フロッピーディスク ２１０　　ディスクインターフェース ２１１　　プリンタ ２１２　　プリンタインターフェース ２１３　　キーボードやマウスのインターフェース２１
４　　キーボード ２１５　　マウス ２１６　　ＬＡＮ ２１７　　画像表示装置 ２１８　　画像表示装置のインターフェース３０１　　
ＭＵＸコントロール信号 ３０２　　アドレスラッチコントロール３０３　　ＲＡ
ＳとＷＥコントロール信号３０４　　ＣＡＳ−Ａｘコン
トロール信号３０５　　ＣＡＳ−Ｂｘコントロール信号
３０６　　ＭＡ−Ａｘコントロ−ル信号３０７　　ＭＡ
−Ｂｘコントロ−ル信号３０８　　ＤＴ−Ａｘコントロ
−ル信号３０９　　ＤＴ−Ｂｘコントロ−ル信号３１０
　　ラッチアドレス ３１１　　ＭＡ−Ａｘ制御回路 ３１２　　ＭＡ−Ａｘ ３１３　　ＭＡ−Ｂｘ制御回路 ３１４　　ＭＡ−Ｂｘ ３１５　　Ａバンクデータバス ３１６　　Ｂバンクデータバス ４０１　　ＣＬＫ ４０２　　ＴＳ ４０３　　Ｒ／Ｗ ４０４　　ＡＣＫ ４０５　　ＡＤｘ ４０６　　ＲＡＳ ４０７　　ＷＥ ４０８　　ＭＡ−Ａｘ ４０９　　ＣＡＳ−Ａｘ ４１０　　ＤＴ−Ａｘ ４１１　　ＭＡ−Ｂｘ ４１２　　ＣＡＳ−Ｂｘ ４１３　　ＤＴ−Ｂｘ ４１４　　システムアドレス ４１５　　ＭＡ−Ａｘのローアドレス ４１６，４１７　　４１５ＭＡ−Ａｘのカラムアドレス
４１８　　ＭＡ−Ｂｘのローアドレス ４１９，４２０　　４１５ＭＡ−Ｂｘ野カラムアドレス
４２１，４２２　　システムデータ ４２３，４２４　　ＤＴ−Ａｘ ４２５，４２６　　システムデータ ４２７，４２８　　ＤＴ−Ｂｘ ５０１，５０２　　ＤＴ−Ａｘ ５０３，５０４　　システムデータ ５０５，５０６　　ＤＴ−Ｂｘ ５０７，５０８　　システムデータ ６０１　　ＭＡｘコントロール信号 ７０１　　ＭＡｘ ７０２　　ＭＡｘのローアドレス ７０３，７０４　　ＭＡｘのカラムアドレス７０５，７
０６　　システムデータ ７０７，７０８　　ＤＴ−Ａｘ ７０９，７１０　　システムデータ ７１１，７１２　　ＤＴ−Ｂｘ ８０１，８０２　　ＤＴ−Ａｘ ８０３，８０４　　システムデータ ８０５，８０６　　ＤＴ−Ｂｘ ８０７，８０８　　システムデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　アドレスを共通化した複数のバンクメ
   モリに対するアクセスの制御を行うメモリ制御回路にお
   いて、前記複数のバンクメモリの中の指定バンクメモリ
   に対するアクセスを外部から要求された場合は、当該指
   定バンクメモリのみアクセスのための信号を供給し、前
   記複数のバンクメモリに対するアクセスを外部から要求
   された場合は、当該複数のバンクメモリの各々に同時ま
   たは時系列的にアクセスのための信号を供給する制御手
   段と、当該アクセスのために前記複数のバンクメモリに
   対して読み／書きすべきデータを一時記憶しておく記憶
   手段とを具えたことを特徴とするメモリ制御回路。