JPH04297936A - Memory control circuit - Google Patents

Abstract

PURPOSE:To enable memory access corresponding to an access mode by temporarily storing a signal read out of a bank memory or a signal to be written in the bank memory in a storing means. CONSTITUTION:A control circuit 9 for a row address strobe(RAS) 10 and a write enable(WE) 11, control circuits 12 and 14 for a column address strobe(CAS)-Ax13 and CAS-Bx15 of banks A and B, and a control circuit 17 for a memory address MAx18 are provided. Further, buffers 19 and 21 for data DT-Ax20 and DT-Bx22 of the bank memories A and B are provided, and the buffers 19 and 21 are operated as the storing means. Namely, the mode is discriminated by a state controller 7, the signal for memory access is supplied from the control circuits 9, 12, 14 and 17 to the corresponding memory corresponding to the mode contents, and data to be read/written in the memory bank A or B are temporarily stored in the buffers 19 and 21.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、バンクメモリを制御す
るメモリ制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control circuit for controlling bank memories.

【０００２】0002

【従来の技術】従来、複数のバンクメモリを制御するメ
モリ制御回路は、２ウエイ（ＷＡＹ）バンクメモリ・イ
ンターリーブ制御方式に代表されるように、各バンクメ
モリを交互にアクセスするように構成されている。従来
のメモリ制御回路の代表的な回路構成例を図８に示し、
従来のメモリ制御の動作の一例としてメモリインターリ
ーブ制御（２バンク）について説明する。2. Description of the Related Art Conventionally, a memory control circuit that controls a plurality of bank memories is configured to alternately access each bank memory, as typified by a 2-way bank memory interleave control system. There is. A typical circuit configuration example of a conventional memory control circuit is shown in FIG.
Memory interleave control (two banks) will be described as an example of conventional memory control operation.

【０００３】図８において、システムバス１からのサイ
クルスタート信号ＴＳや応答信号ＡＣＫその他のコント
ロール信号６やメモリバンク指定等に必要なアドレス信
号４の情報から、不図示のＤＲＡＭコントローラ全体を
制御する信号をステートコントローラ７で生成する。ア
ドレス／データバス２はステートコントローラ７からの
制御信号３０１によりマルチプレクサ３でアドレスバス
４とデータバス５に切り分けられ、アドレスのラッチ信
号３０２によりアドレスラッチ１６に格納される。In FIG. 8, a signal for controlling the entire DRAM controller (not shown) is generated from information on a cycle start signal TS from a system bus 1, a response signal ACK, other control signals 6, and an address signal 4 necessary for specifying a memory bank. is generated by the state controller 7. The address/data bus 2 is divided into an address bus 4 and a data bus 5 by the multiplexer 3 according to a control signal 301 from the state controller 7, and stored in the address latch 16 according to an address latch signal 302.

【０００４】このアドレスがメモリアドレスの場合はロ
ーアドレスストローブ（ＲＡＳ）信号とライトイネーブ
ル（ＷＥ）信号の制御信号３０３、Ａバンクのカラムア
ドレスストローブ（ＣＡＳ）信号であるＣＡＳ−Ａｘ（
−ＡはＡバンクを示す。ｘは複数の信号を示す）の制御
信号３０４、ＢバンクのＣＡＳであるＣＡＳ−Ｂｘ（−
ＢはＢバンクを示す）の制御信号３０５、Ａバンクのメ
モリアドレスであるＭＡ−Ａｘの制御信号３０６、Ｂバ
ンクのメモリアドレスであるＭＡ−Ｂｘの制御信号３０
７、ＡバンクのメモリデータであるＤＴ−Ａｘの制御信
号３０８、ＢバンクのメモリデータであるＤＴ−Ｂｘの
制御信号３０９によりメモリへのアクセスが行われる。 まずラッチされたアドレス３１０からＭＡ−Ａｘ制御回
路３１１によりＡバンクのメモリのローアドレスが信号
線３１２に、ＭＡ−Ｂｘ制御回路３１３によりＢバンク
のメモリのローアドレスが信号線３１４に同時に出力さ
れる。If this address is a memory address, control signals 303 of the row address strobe (RAS) signal and write enable (WE) signal, and CAS-Ax(
-A indicates A bank. x indicates a plurality of signals) control signal 304, CAS-Bx (-
B indicates B bank) control signal 305, MA-Ax control signal 306 which is the memory address of A bank, and MA-Bx control signal 30 which is the memory address of B bank.
7. Access to the memory is performed by a control signal 308 of DT-Ax, which is memory data of bank A, and a control signal 309 of DT-Bx, which is memory data of bank B. First, from the latched address 310, the MA-Ax control circuit 311 simultaneously outputs the row address of the memory in bank A to the signal line 312, and the MA-Bx control circuit 313 simultaneously outputs the row address of the memory in bank B to the signal line 314. .

【０００５】その１クロック後、ＲＡＳ，ＷＥ制御回路
９によりＲＡＳ１０がアサートされ、次に半クロック後
ＭＡ−Ａｘ制御回路３１１によりＡバンクのメモリのカ
ラムアドレスが信号線３１２に出力される。ＭＡ−Ｂｘ
制御回路３１３によりＢバンクのメモリのカラムアドレ
スが信号線３１４に出力され、そしてライトアクセスの
場合にはＷＥ１１がアサートされる。One clock later, the RAS, WE control circuit 9 asserts RAS10, and then, half a clock later, the MA-Ax control circuit 311 outputs the column address of the memory in bank A to the signal line 312. MA-Bx
The control circuit 313 outputs the column address of the B bank memory to the signal line 314, and in the case of write access, WE11 is asserted.

【０００６】ここまではＡバンクの制御信号もＢバンク
の制御信号も同じタイミングで動作する。メモリへのア
クセスアドレスがＡバンクからのアクセスの場合、ＣＡ
Ｓ−Ｂｘの制御回路１４はそのままで、メモリアドレス
がカラムアドレスに変化した１クロック後ＣＡＳ−Ａｘ
の制御回路１２によりＣＡＳ−Ａｘ１３がアサートされ
る。この時、１つのバンクのみのシングル転送の時はア
クセス要求に対応するバイトに相当するＣＡＳ−Ａｘ１
３のみアサートされ、２つのバンクに対するバースト転
送の時は４本すべてのＣＡＳ−Ａｘ１３がアサートされ
る。なお、Ｂバンクからのアクセスの時はＣＡＳ−Ｂｘ
１５がＣＡＳ−Ａｘ１３と同様の動作をする。Up to this point, the A bank control signal and the B bank control signal operate at the same timing. If the access address to memory is from A bank, CA
The control circuit 14 of S-Bx remains as it is, and CAS-Ax is activated one clock after the memory address changes to the column address.
The control circuit 12 asserts CAS-Ax13. At this time, in the case of single transfer of only one bank, CAS-Ax1 corresponds to the byte corresponding to the access request.
3 is asserted, and all four CAS-Ax13 are asserted during burst transfer to two banks. In addition, when accessing from B bank, CAS-Bx
15 operates in the same way as CAS-Ax13.

【０００７】バースト転送の時には、ＣＡＳ−Ｂｘの制
御回路１４によりＣＡＳ−Ｂｘ１５はＣＡＳ−Ａｘ１３
に１クロック遅れてアサートされる。Ａバンク，Ｂバン
クともＣＡＳｘのネゲートはアサートの１．５クロック
後に行われ、バースト転送時は各バンクのメモリアドレ
スのカラムアドレスチェンジが各バンクのＣＡＳｘのネ
ゲートと同時に行われ、半クロック後に再びＣＡＳｘが
アサートされる。すなわちＣＡＳｘのアサートタイミン
グの幅は２クロックで、ＡバンクとＢバンクでは１クロ
ックずれてアサートされるため交互にアサートされる訳
である。During burst transfer, the CAS-Bx 15 is controlled by the CAS-Ax 13 by the CAS-Bx control circuit 14.
It is asserted with a delay of one clock. In both banks A and B, CASx is negated 1.5 clocks after assertion, and during burst transfer, a column address change of the memory address of each bank is performed at the same time as CASx is negated in each bank, and CASx is reactivated half a clock later. is asserted. That is, the width of the assertion timing of CASx is two clocks, and since the A bank and the B bank are asserted with a difference of one clock, they are asserted alternately.

【０００８】以上の動作がバースト転送終了まで繰り返
され、メモリへのアクセスアドレスがＢバンクからのア
クセスの場合は、ＣＡＳ−Ｂｘ１５から先にアクセスさ
れ、同様のアクセスが行われる。The above operation is repeated until the burst transfer is completed, and if the access address to the memory is from the B bank, the CAS-Bx15 is accessed first and the same access is performed.

【０００９】以上がメモリアクセス時の制御信号及びメ
モリアドレスの動作タイミングであるが、次にメモリリ
ード時とメモリライト時のデータと応答信号ＡＣＫの制
御及びタイミングについて述べる。The operation timing of the control signal and memory address during memory access has been described above. Next, the control and timing of data and response signal ACK during memory read and memory write will be described.

【００１０】まずメモリライト時は、システムバス１か
らのデータ信号５をセレクタ２３が制御信号３０８によ
り最初のアクセスのＡバンクのデータバス３１５に切り
替え、データ信号５がＤＴ−Ａｘバッファ１９にラッチ
され、Ａバンクのメモリデータバス２０に出力される。First, at the time of memory write, the selector 23 switches the data signal 5 from the system bus 1 to the data bus 315 of the first access bank A using the control signal 308, and the data signal 5 is latched into the DT-Ax buffer 19. , are output to the memory data bus 20 of bank A.

【００１１】この時システムバスには応答信号ＡＣＫが
アサートされ、シングル転送の場合は次のクロックでＡ
ＣＫがネゲートされてシステムバスが開放される。バー
スト転送時は１クロック後にシステムからのデータバス
５はＢバンク用のデータに切り換わり、Ａバンク同様制
御信号３０９によりＢバンクのデータバス３１６に切り
換わってＤＴ−Ｂｘバッファ２１にラッチされ、Ｂバン
クのメモリデータバス２２に出力される。[0011] At this time, a response signal ACK is asserted on the system bus, and in the case of single transfer, A is asserted on the next clock.
CK is negated and the system bus is released. During burst transfer, the data bus 5 from the system is switched to data for the B bank after one clock, and as with the A bank, the data bus 316 is switched to the B bank data bus 316 by the control signal 309, and the data is latched in the DT-Bx buffer 21. It is output to the memory data bus 22 of the bank.

【００１２】更に１クロック後にはシステムからのデー
タバス５はＡバンク用のデータに切り換わり、その後は
バースト転送終了まで同様の制御が行われる。この時デ
ータバッファが各バンクに１ワードの時は、従来のイン
ターリーブ制御ではＢバンクのＣＡＳ−Ｂｘ１５のアサ
ートがＡバンクのＣＡＳ−Ａｘ１３のアサートに１クロ
ック遅れるため１ウェイトはいることになる。メモリへ
のアクセスアドレスがＢバンクからのアクセスの場合は
Ｂバンク用のデータが最初にラッチされ、Ａバンクの時
と同様の制御が行われる。After one more clock, the data bus 5 from the system is switched to data for bank A, and the same control is performed thereafter until the end of the burst transfer. At this time, when the data buffer is one word in each bank, there is one wait because the assertion of CAS-Bx15 in bank B is delayed by one clock from the assertion of CAS-Ax13 in bank A under conventional interleave control. If the access address to the memory is from bank B, data for bank B is latched first, and the same control as for bank A is performed.

【００１３】次にメモリリード時は、最初のアクセスの
Ａバンクからのデータ２０が制御信号３０８及び３０１
によりシステムバス１に出力され、システムバスにはＣ
ＡＳ−Ａｘ１３のネゲートタイミングでデータが確定す
るよう応答信号ＡＣＫをアサートする。バースト転送時
は１クロック後は制御信号３１１によりセレクタ２３が
Ｂバンクのデータに切り換わり、Ｂバンクのデータがシ
ステムバス１に出力され、以上の動作がバースト転送終
了まで繰り返される。メモリへのアクセスアドレスがＢ
バンクからのアクセスの場合はＢバンクのデータが最初
にセレクトされ、Ａバンクの時と同様の制御が行われる
。Next, when reading the memory, the data 20 from the A bank of the first access is sent to the control signals 308 and 301.
is output to system bus 1, and the system bus has C
A response signal ACK is asserted so that the data is determined at the negation timing of AS-Ax13. During burst transfer, after one clock, the selector 23 is switched to the B bank data by the control signal 311, the B bank data is output to the system bus 1, and the above operation is repeated until the burst transfer is completed. The access address to memory is B
In the case of access from a bank, data in bank B is selected first, and the same control as in bank A is performed.

【００１４】以上の従来のインターリーブの動作タイミ
ングを図９と図１０に示す。図９はメモリライト時の動
作タイミング、図１０はメモリリード時の動作タイミン
グを示す。図４における４０１〜４０５はシステムバス
１上の信号で、４０１はシステムクロックＣＬＫ、４０
２はサイクルスタート信号ＴＳ、４０３はリード／ライ
ト信号Ｒ／Ｗを示す。４０４は応答信号ＡＣＫ、４０５
はシステムアドレス／データバスＡＤｘを示している。 ４０６〜４１３はメモリに接続する信号で、４０６はメ
モリのＲＡＳ、４０７はメモリのライトイネーブル信号
ＷＥを示す。４０８はＡバンクのメモリアドレスである
ＭＡ−Ａｘ、４０９はＡバンクのＣＡＳであるＣＡＳ−
Ａｘを示す。The operation timing of the conventional interleaving described above is shown in FIGS. 9 and 10. FIG. 9 shows the operation timing when writing memory, and FIG. 10 shows the operation timing when reading memory. 401 to 405 in FIG. 4 are signals on the system bus 1, 401 is the system clock CLK, 40
2 indicates a cycle start signal TS, and 403 indicates a read/write signal R/W. 404 is a response signal ACK, 405
indicates the system address/data bus ADx. 406 to 413 are signals connected to the memory, 406 is a memory RAS, and 407 is a memory write enable signal WE. 408 is the memory address of bank A, MA-Ax, and 409 is the CAS of bank A, CAS-.
Indicates Ax.

【００１５】４１０はＡバンクのメモリデータであるＤ
Ｔ−Ａｘ、４１１はＢバンクのメモリアドレスであるＭ
Ａ−Ｂｘを示す。４１２はＢバンクのＣＡＳであるＣＡ
Ｓ−Ｂｘ、４１３はＢバンクのメモリデータであるＤＴ
ーＢｘを示す。410 is memory data of bank A D
T-Ax, 411 is the memory address of bank B, M
A-Bx is shown. 412 is CA which is CAS of B bank
S-Bx, 413 is DT which is memory data of B bank
- indicates Bx.

【００１６】ＴＳ４０２がアサートされた時のＣＬＫ１
の立ち上りのタイミングでシステムアドレスバス４１４
をラッチし、このアドレスからＡバンクのローアドレス
４１５とカラムアドレス４１６と４１７、更にＢバンク
のローアドレス４１８とカラムアドレエス４１９と４２
０に変換される。またこの時Ｒ／Ｗ信号４０３がライト
の時はＷＥ信号４０７がアサートされる。システムデー
タバス４２１と４２２がＡバンクメモリデータＤＴーＡ
ｘ４２３と４２４に、システムデータバス４２５と４２
６がＢバンクメモリデータＤＴ−Ｂｘ４２７と４２８に
出力される。CLK1 when TS402 is asserted
System address bus 414 at the rising edge of
From this address, the A bank's row address 415 and column addresses 416 and 417, and the B bank's row address 418 and column addresses 419 and 42.
Converted to 0. At this time, when the R/W signal 403 is write, the WE signal 407 is asserted. System data buses 421 and 422 are A bank memory data DT-A
x423 and 424, system data buses 425 and 42
6 is output to B bank memory data DT-Bx 427 and 428.

【００１７】図１０において、システムバスの応答信号
ＡＣＫ４０４とリード／ライト信号Ｒ／Ｗ４０３とメモ
リライトイネーブルＷＥ信号４０７とデータバス以外の
動作タイミングはメモリライトの場合と同じである。サ
イクルスタート信号ＴＳ４０１のアサートアサートされ
た時のＣＬＫ１の立ち上りの時に４０３のＲ／Ｗ信号が
リードの場合はメモリへのＷＥ信号４０７がディゼ−ブ
ルとなり、Ａバンクからのデータ５０１と５０２がシス
テムデータバス５０３と５０４に、Ｂバンクからのデー
タ５０５と５０６がシステムデータバス５０７と５０８
に出力され、システムバスの応答信号ＡＣＫ４０４のア
サートタイミングで取り込まれる。In FIG. 10, operation timings other than system bus response signal ACK 404, read/write signal R/W 403, memory write enable WE signal 407, and data bus are the same as in the case of memory write. If the R/W signal of 403 is read at the rising edge of CLK1 when the cycle start signal TS401 is asserted, the WE signal 407 to the memory is disabled, and the data 501 and 502 from bank A become system data. Data 505 and 506 from bank B are transferred to buses 503 and 504, and system data buses 507 and 508
and is taken in at the assertion timing of the response signal ACK404 of the system bus.

【００１８】[0018]

【発明が解決しようとする課題】しかしながら、上記従
来例ではＡ，Ｂバンクメモリ両方にアクセスする場合（
バンクモードまたはバーストモードと称す）は、一定順
序でアクセスさせるので、共通アドレスをＡ，Ｂバンク
メモリ両方に割当てることはできない。[Problem to be Solved by the Invention] However, in the above conventional example, when accessing both A and B bank memories (
In bank mode (referred to as burst mode), access is performed in a fixed order, so a common address cannot be assigned to both A and B bank memories.

【００１９】また、共通アドレスが割当てられた複数の
バンクメモリに個別にアクセスする方法としてはバンク
メモリに対するアドレスを指定したときにシステムデー
タバスによりバンク番号をメモリ制御回路に指示する方
法が知れているが、この方法ではバーストモードでＡ，
Ｂバンクの両方にアクセスすることはできない。Furthermore, as a method of individually accessing a plurality of bank memories to which a common address has been assigned, there is a known method of instructing the memory control circuit to specify the bank number via the system data bus when specifying the address for the bank memory. However, with this method, A,
It is not possible to access both banks.

【００２０】そこで、本発明の目的は、上述の点に鑑み
、バーストモードおよびシングルモードの両方のモード
で、アドレスの共通化された複数のバンクメモリにアク
セスすることの可能なメモリ制御回路を提供することに
ある。SUMMARY OF THE INVENTION In view of the above points, an object of the present invention is to provide a memory control circuit that can access a plurality of bank memories having a common address in both burst mode and single mode. It's about doing.

【００２１】[0021]

【課題を解決するための手段】このような目的を達成す
るために、本発明は、アドレスを共通化した複数のバン
クメモリに対するアクセスの制御を行うメモリ制御回路
において、前記複数のバンクメモリの中の指定バンクメ
モリに対するアクセスを外部から要求された場合は、当
該指定バンクメモリのみアクセスのための信号を供給し
、前記複数のバンクメモリに対するアクセスを外部から
要求された場合は、当該複数のバンクメモリの各々に同
時または時系列的にアクセスのための信号を供給する制
御手段と、当該アクセスのために前記複数のバンクメモ
リに対して読み／書きすべきデータを一時記憶しておく
記憶手段とを具えたことを特徴とする。[Means for Solving the Problems] In order to achieve such an object, the present invention provides a memory control circuit that controls access to a plurality of bank memories having common addresses. When an external request is made to access a specified bank memory, a signal for accessing only the specified bank memory is supplied, and when an external request is made to access multiple bank memories, the signal is supplied to the specified bank memory. control means for simultaneously or chronologically supplying signals for access to each of the bank memories, and storage means for temporarily storing data to be read/written to the plurality of bank memories for the access. It is characterized by the following.

【００２２】[0022]

【作用】本発明では、バンク（バースト）モードおよび
シングルモードの指定に応じて、制御手段によりメモリ
アクセスに必要な信号を、該当のバンンクメモリに供給
し、この１以上のバンクメモリから読出された信号また
は当該バンクメモリに書き込むべき信号を記憶手段に一
時記憶しておくので、ＣＰＵなどアクセス側のアドレス
／データの信号送受信タイミングとメモリ側の読み／書
きのアクセスタイミングを非同期で行うことができる。 このため、バンクモードおよびシングルモードのように
、上記アドレス／データ信号の送受信タイミングとアク
セスタイミングがそれぞれ異なる場合でも、アクセスモ
ードに応じたメモリアクセスが可能となる。[Operation] According to the present invention, according to the designation of bank (burst) mode and single mode, the control means supplies signals necessary for memory access to the corresponding bank memory, and the signals read from one or more bank memories are supplied. Alternatively, since the signal to be written to the bank memory is temporarily stored in the storage means, the address/data signal transmission/reception timing on the access side such as the CPU and the read/write access timing on the memory side can be performed asynchronously. Therefore, even when the transmission/reception timing of the address/data signal and the access timing are different, such as in bank mode and single mode, memory access according to the access mode is possible.

【００２３】[0023]

【実施例】以下、図面を参照して、本発明実施例を詳細
に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

【００２４】図１は本発明実施例の回路構成を示すブロ
ック図であり、１はシステムバス、２はシステムアドレ
ス／データバスである。３はアドレスとデータを切り分
けるマルチプレクサ、４はシステムアドレスバスである
。５はシステムデータバス、６はクロック及びコントロ
ール信号のバスである。７はメモリ制御回路全体を制御
するステートコントローラ、８はステートコントローラ
７からの制御信号である９はＲＡＳ１０及びＷＥ１１の
制御回路、１２はＡバンクのＣＡＳであるＣＡＳ−Ａｘ
１３の制御回路である。１４はＢバンクのＣＡＳである
ＣＡＳ−Ｂｘ１５の制御回路、１６はシステムアドレス
４をラッチするラッチ回路である。１７はメモリアドレ
スＭＡｘ１８の制御回路、１９はＡバンクメモリのデー
タＤＴ−Ａｘ２０のバッファである。２１はＢバンクメ
モリのデータＤＴ−Ｂｘ２２のバッファ、である。バッ
ファ１９，２１が本発明の記憶手段として動作する。 ２３はシステムデータバス５のマルチプレクサ兼メモリ
データＤＴ−Ａｘ２０とＤＴ−Ｂｘ２２のセレクタであ
る。２４はＡバンクのメモリ、２５はＢバンクのメモリ
、２６は本発明のメモリ制御回路全体を示す。本実施例
では制御回路９，１２，１４，１７がステートコントロ
ーラ７と共に本発明の制御手段を構成する。FIG. 1 is a block diagram showing the circuit configuration of an embodiment of the present invention, where 1 is a system bus and 2 is a system address/data bus. 3 is a multiplexer that separates addresses and data, and 4 is a system address bus. 5 is a system data bus, and 6 is a bus for clock and control signals. 7 is a state controller that controls the entire memory control circuit, 8 is a control signal from the state controller 7, 9 is a control circuit for RAS10 and WE11, and 12 is CAS-Ax, which is the CAS of bank A.
13 control circuits. 14 is a control circuit for CAS-Bx15 which is a CAS of bank B, and 16 is a latch circuit that latches system address 4. 17 is a control circuit for memory address MAx18, and 19 is a buffer for data DT-Ax20 of the A bank memory. 21 is a buffer for data DT-Bx22 in the B bank memory. Buffers 19 and 21 act as storage means of the present invention. 23 is a multiplexer of the system data bus 5 and a selector for memory data DT-Ax 20 and DT-Bx 22. 24 is a memory of bank A, 25 is a memory of bank B, and 26 is the entire memory control circuit of the present invention. In this embodiment, the control circuits 9, 12, 14, 17 together with the state controller 7 constitute the control means of the present invention.

【００２５】このメモリ制御回路の動作については後で
詳述する。The operation of this memory control circuit will be explained in detail later.

【００２６】図２は本発明を適用した情報処理装置全体
の回路構成を示すブロック図である。図中２０１は装置
全体を制御するＣＰＵ、２０２は図１と同様の本発明の
メモリ制御回路である。２０３と２０４はメモリ制御回
路２０２で制御されるバンクメモリを示し、プログラム
の記憶やワークエリアとして使われる。FIG. 2 is a block diagram showing the overall circuit configuration of an information processing apparatus to which the present invention is applied. In the figure, 201 is a CPU that controls the entire device, and 202 is a memory control circuit of the present invention similar to that in FIG. Bank memories 203 and 204 are controlled by the memory control circuit 202 and are used for program storage and work areas.

【００２７】２０５はＣＰＵの手を介さずにメモリとＩ
／Ｏ間でデータの転送を行うＤＭＡの制御回路（Ｄｉｒ
ｅｃｔ　　Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ　　Ｃｏｎｔ
ｒｏｌｌｅｒ）である。２０６はイーサネット等のＬＡ
Ｎとのインターフェース、２０７はＲＯＭ，ＳＲＡＭ，
ＲＳ２３２Ｃ等の入出力機器（Ｉ／Ｏ）類である。２０
８はハードディスク、２０９はフロッピーディスクであ
る。２１０はハードディスク２０８やフロッピーディス
ク２０９とのインターフェースである。２１１はプリン
タ、２１２はプリンタインターフェースである。205 connects memory and I without the intervention of the CPU.
DMA control circuit (Dir) that transfers data between
ect Memory Access Cont.
roller). 206 is LA such as Ethernet
interface with N, 207 is ROM, SRAM,
These are input/output devices (I/O) such as RS232C. 20
8 is a hard disk, and 209 is a floppy disk. 210 is an interface with the hard disk 208 and floppy disk 209; 211 is a printer, and 212 is a printer interface.

【００２８】２１３はキーボードやマウスのインターフ
ェース、２１４はキーボードである。２１５はポインテ
ィングデバイスであるマウス、２１６はイーサネット等
のローカルエリアネットワークである。２１８はＣＲＴ
等の画像表示装置、２１９は画像表示装置２１８のイン
ターフェースである。213 is a keyboard and mouse interface, and 214 is a keyboard. 215 is a mouse which is a pointing device, and 216 is a local area network such as Ethernet. 218 is CRT
219 is an interface of the image display device 218.

【００２９】また、本実施例ではメモリアクセス時のシ
ングルモード及びバーストモードの指示をＣＰＵ２０１
により行い、この指示を専用の３本のコントロール信号
線によりメモリ制御回路２０２に転送する。このコント
ロール信号のビット内容に応じてメモリ制御回路の２０
２内のステートコントローラでモード判別を行い、ステ
ートコントローラからの指示でモード内容に応じた後述
のアクセス処理を実行する。Furthermore, in this embodiment, instructions for single mode and burst mode at the time of memory access are sent to the CPU 201.
This instruction is transferred to the memory control circuit 202 through three dedicated control signal lines. 20 of the memory control circuit according to the bit contents of this control signal.
The mode is determined by the state controller in the state controller 2, and access processing, which will be described later, is executed according to the mode content according to instructions from the state controller.

【００３０】図２において、ＣＰＵ２０１はパワーオン
後、Ｉ／Ｏ２０７にあるＲＯＭ内のプログラムに従って
システムチェック等の立ち上げ処理を行なった後、ハー
ドディスク２０８内に格納されたＯＳ等のプログラムを
メインメモリに持ってくる。ユーザのキーボード２１４
やマウス２１５からの指示により、アプリケーションプ
ログラムが動作する。In FIG. 2, after powering on, the CPU 201 performs startup processing such as a system check according to the program in the ROM in the I/O 207, and then transfers programs such as the OS stored in the hard disk 208 to the main memory. bring up. user keyboard 214
The application program operates according to instructions from the computer and the mouse 215.

【００３１】メモリ２０３，２０４へのアクセスはメモ
リ制御回路２０２から同じタイミングで行われる。Access to the memories 203 and 204 is performed from the memory control circuit 202 at the same timing.

【００３２】次に、図３を基に本発明のメモリコントロ
ーラの一例として上記インターリーブ同様２バンクのメ
モリをアクセスする場合の実施例について説明する。な
お、図３は図１の回路を詳細に示すブロック図である。 また、図３の回路は図８の従来例の回路と対比させて記
載してあり、従来例と同一の箇所には同一の符号を付し
ている。図３のメモリ制御回路が従来例と異なる点は、
（１）バースト転送時、両バンク同時にＣＡＳｘ信号を
アサートし、奇数ワード転送時は最後のワードのアドレ
スに対応するバンクのＣＡＳｘ信号だけアサートする。Next, an embodiment will be described based on FIG. 3 as an example of the memory controller of the present invention, in which two banks of memories are accessed as in the interleaving described above. Note that FIG. 3 is a block diagram showing the circuit of FIG. 1 in detail. Further, the circuit of FIG. 3 is shown in comparison with the circuit of the conventional example shown in FIG. 8, and the same parts as in the conventional example are given the same reference numerals. The difference between the memory control circuit in FIG. 3 and the conventional example is that
(1) During burst transfer, the CASx signal of both banks is asserted simultaneously, and during odd word transfer, only the CASx signal of the bank corresponding to the address of the last word is asserted.

【００３３】（２）メモリアドレスは両バンク共通であ
る。(2) The memory address is common to both banks.

【００３４】後は前記従来例と同様の動作をする。The rest of the operation is similar to that of the conventional example.

【００３５】まずステートコントローラ７からのメモリ
アドレスの制御信号６０１によりラッチされたアドレス
３１０からＭＡｘ制御回路１７により両バンクにメモリ
のローアドレス１８が出力され、その１クロック後ＲＡ
Ｓ，ＷＥ制御回路９によりＲＡＳ１０がアサートされ、
次に半クロック後ＭＡｘ制御回路１７により両バンクの
メモリのカラムアドレス１８が出力、そしてライトアク
セスの場合はＷＥ１１がアサートされる。First, the MAX control circuit 17 outputs the memory row address 18 to both banks from the address 310 latched by the memory address control signal 601 from the state controller 7, and one clock later, the RA
S, WE control circuit 9 asserts RAS10,
Next, after half a clock, the MAX control circuit 17 outputs the column address 18 of the memory of both banks, and in the case of write access, WE11 is asserted.

【００３６】シングル転送の時は従来のタイミングと同
じだが、バースト転送の時は従来の方法ではＡバンクと
ＢバンクのＣＡＳｘが交互にアクセスされたが、本発明
では両バンクのＣＡＳｘが同時にアクセスされる。すな
わち従来の方法で先にアクセスされたバンクのＣＡＳｘ
アサートタイミングで両バンクのＣＡＳｘをアサートし
、奇数転送の場合は、最後のワードのアドレスに対応す
るバンクのＣＡＳｘのみアサートする。When performing a single transfer, the timing is the same as in the conventional method, but when performing a burst transfer, CASx in banks A and B are accessed alternately in the conventional method, but in the present invention, CASx in both banks is accessed simultaneously. Ru. That is, the CASx of the bank accessed earlier in the conventional method
CASx of both banks is asserted at the assertion timing, and in the case of odd number transfer, only CASx of the bank corresponding to the address of the last word is asserted.

【００３７】以上がメモリアクセス時の制御信号及びメ
モリアドレスの動作タイミングであるが、次にメモリリ
ード時とメモリライト時のデータの制御及びタイミング
について述べる。まずメモリライト時は、ノーウェイト
でシステムバスに応答信号ＡＣＫがアサートされ、セレ
クタ２３が制御信号３０８により最初のアクセスのＡバ
ンクのデータバス３１５に切り換え、システムバス１か
らのデータ信号５をＤＴ−Ａｘバッファ１９にラッチさ
せ、Ａバンクのメモリデータバス２０に出力させる。The operation timing of control signals and memory addresses during memory access has been described above. Next, data control and timing during memory read and memory write will be described. First, at the time of memory write, a response signal ACK is asserted on the system bus with no wait, and the selector 23 switches to the data bus 315 of bank A for the first access using the control signal 308, and sends the data signal 5 from the system bus 1 to the DT- It is latched by the Ax buffer 19 and output to the memory data bus 20 of bank A.

【００３８】シングル転送の場合は次のクロックでＡＣ
Ｋがネゲートされてシステムバスが解放されるが、バー
スト転送時は１クロック後にシステムからのデータバス
５はＢバンク用のデータに切り換わり、Ａバンク同様制
御信号３０９によりＢバンクのデータバス３１６に切り
換わって、Ｂバンク用のデータがＤＴ−Ｂｘバッファ２
１にラッチされ、Ｂバンクのメモリデータバス２２に出
力される。[0038] In the case of single transfer, the AC
K is negated and the system bus is released, but in the case of burst transfer, the data bus 5 from the system is switched to data for the B bank after one clock, and like the A bank, the data bus 5 is transferred to the B bank data bus 316 by the control signal 309. The data for bank B is transferred to DT-Bx buffer 2.
It is latched to 1 and output to the memory data bus 22 of bank B.

【００３９】更に１クロック後にはシステムからのデー
タバス５はＡバンク用のデータに切り換わり、その後は
バースト転送終了まで同様の制御が行われる。この時デ
ータバッファが各バンクに１ワードのときは従来のイン
ターリーブ制御では１ウェイト入ったが、本発明ではノ
ーウェイトで動作する。After one more clock, the data bus 5 from the system is switched to data for bank A, and the same control is performed thereafter until the end of the burst transfer. At this time, when the data buffer has one word in each bank, one wait is entered in the conventional interleave control, but the present invention operates without any wait.

【００４０】次にメモリリード時は、Ａバンクからのデ
ータ２０とＢバンクからのデータ２２が制御信号３０８
及び３０９によりメモリデータバッファ１９と２１にＣ
ＡＳｘのネゲートタイミングでラッチされ、最初のアク
セスアドレスに対応するバンクのデータがセレクタ２３
でセレクトされてデータバス５を通り制御信号３０１に
よりシステムバス１に出力され、システムバスにはＣＡ
Ｓｘのネゲートタイミングでデータが確定するよう応答
信号ＡＣＫをアサートする。Next, when reading memory, data 20 from bank A and data 22 from bank B are sent to control signal 308.
and 309 to the memory data buffers 19 and 21.
The data of the bank corresponding to the first access address is latched at the negation timing of ASx and is transferred to the selector 23.
is selected and output to the system bus 1 by the control signal 301 through the data bus 5.
A response signal ACK is asserted so that the data is determined at the negation timing of Sx.

【００４１】バースト転送時は１クロック後は制御信号
３０９によりＭＵＸ２３がＢバンクのデータに切り換わ
り、既に１クロック前にラッチされているＢバンクのデ
ータがシステムバス１に出力され、以上の動作がバース
ト転送終了まで繰り返される。メモリへのアクセスアド
レスがＢバンクからのアクセスの場合はＢバンク用のデ
ータが最初にラッチされ、Ａバンクの時と同様の制御が
行われる。During burst transfer, one clock later, the MUX 23 is switched to the B bank data by the control signal 309, and the B bank data that was already latched one clock ago is output to the system bus 1, and the above operation is completed. This is repeated until the burst transfer ends. If the access address to the memory is from bank B, data for bank B is latched first, and the same control as for bank A is performed.

【００４２】以上の本発明の動作タイミングを図４と図
５に示す。図４はメモリライト時の動作タイミング、図
５はメモリリード時の動作タイミングを示す。The operation timing of the present invention described above is shown in FIGS. 4 and 5. FIG. 4 shows the operation timing when writing memory, and FIG. 5 shows the operation timing when reading memory.

【００４３】図４における７０１は両バンクのメモリア
ドレスであるＭＡｘを示す。ＴＳ４０２がアサートされ
た時のＣＬＫ１の立ち上りのタイミングでシステムアド
レスバス４１４をラッチし、このアドレスから両バンク
のローアドレス７０２とカラムアドレス７０３と７０４
に変換される。701 in FIG. 4 indicates MAX, which is the memory address of both banks. The system address bus 414 is latched at the rising edge of CLK1 when TS402 is asserted, and from this address the row address 702 and column addresses 703 and 704 of both banks are
is converted to

【００４４】またこの時Ｒ／Ｗ信号４０３がライトの時
はＷＥ信号４０７がアサートされる。システムデータバ
ス７０５と７０６がＡバンクメモリデータＤＴ−Ａｘ７
０７と７０８に、システムデータバス７０９と７１０が
ＢバンクメモリデータＤＴ−Ｂｘ７１１と７１２に出力
される。At this time, when the R/W signal 403 is write, the WE signal 407 is asserted. System data buses 705 and 706 are A bank memory data DT-Ax7
07 and 708, system data buses 709 and 710 are output to B bank memory data DT-Bx 711 and 712.

【００４５】図５において、システムバスの応答信号Ａ
ＣＫ４０４とリード／ライト信号Ｒ／Ｗ４０３とメモリ
ライトイネーブルＷＥ信号４０７とデータバス以外の動
作タイミングはメモリライトの場合と同じである。In FIG. 5, the system bus response signal A
The operation timings other than CK 404, read/write signal R/W 403, memory write enable WE signal 407, and data bus are the same as in the case of memory write.

【００４６】サイクルスタート信号ＴＳ４０１のアサー
トされた時のＣＬＫ１の立ち上りの時に４０３のＲ／Ｗ
信号がリード時のメモリへのＷＥ信号４０７がディゼー
ブルとなり、Ａバンクからのデータ８０１と８０２がシ
ステムデータバス８０３と８０４に、Ｂバンクからのデ
ータ６０５と６０６がシステムデータバス６０７と６０
８に出力され、システムバスの応答信号ＡＣＫ４０４の
アサートタイミングで取り込まれる。R/W of 403 at the rising edge of CLK1 when cycle start signal TS401 is asserted.
When the signal is read, the WE signal 407 to the memory is disabled, data 801 and 802 from the A bank are sent to the system data buses 803 and 804, and data 605 and 606 from the B bank are sent to the system data buses 607 and 60.
8 and is taken in at the assertion timing of the response signal ACK404 of the system bus.

【００４７】最後に本発明の動作タイミング制御の処理
手順を図６と図７に示す。図６はメモリへの制御信号及
びメモリアドレスの処理手順を示し、図７は応答信号Ａ
ＣＫ及びデータの処理手順を示す。Finally, the operational timing control processing procedure of the present invention is shown in FIGS. 6 and 7. FIG. 6 shows the processing procedure for the control signal to the memory and the memory address, and FIG. 7 shows the response signal A.
CK and data processing procedures are shown.

【００４８】以上述べてきたように複数のメモリバンク
を同時にアクセスする制御にすることで、（１）リード
時、偶数ワードの転送の時は従来のインターリーブに比
べてメモリアクセスサイクルが短くなるためＲＡＳプリ
チャージが早く終了し、連続アクセス時にオーバーヘッ
ドが軽減される。As described above, by controlling multiple memory banks to be accessed simultaneously, (1) when reading, the memory access cycle is shorter when transferring even-numbered words compared to conventional interleaving, so the RAS Precharging ends quickly, reducing overhead during continuous access.

【００４９】（２）ライト時、データバッファが両バン
クに１ワードの時ノーウェイトで動作でき、前記理由に
よるオーバーヘッドも軽減される。(2) At the time of writing, when the data buffer has one word in both banks, it can operate without waiting, and the overhead due to the above-mentioned reason is also reduced.

【００５０】（３）両バンク同じタイミングでアクセス
するため、メモリアドレスを共通にでき、小型化が図れ
る。(3) Since both banks are accessed at the same timing, the memory address can be shared and miniaturization can be achieved.

【００５１】なお、上記説明ではメモリバンクが２つの
例で説明したが、両バンク同時にアクセスするためメモ
リバンクの数が増えても同様の制御が可能である。[0051] In the above explanation, an example has been given in which there are two memory banks, but since both banks are accessed simultaneously, the same control is possible even if the number of memory banks increases.

【００５２】なお、本実施例ではバーストモードにおけ
る情報の読み／書き時間を短縮させる目的で、アドレス
信号等のアクセス用の信号を複数のバンクメモリに同時
に供給しているが、複数のバンクメモリへのアドレス信
号およびデータ信号を共通バスにより転送する場合は、
アクセス用信号をメモリ毎に時系列的に供給すればよい
。Note that in this embodiment, access signals such as address signals are simultaneously supplied to multiple bank memories in order to shorten the time for reading/writing information in burst mode. When transferring address and data signals using a common bus,
The access signal may be supplied to each memory in time series.

【００５３】[0053]

【発明の効果】以上、説明したように、本発明によれば
、アドレスの共通化された複数のバンクメモリに対して
シングルモードおよびバーストモードのいずれのモード
でもアクセスすることが可能となるので、例えば複数の
バンクメモリに対して情報を一括的に書き込んだ後、個
別メモリ毎に記憶情報の内容の更新といった従来ではで
きないアドレスの共通化されたバンクメモリに対するメ
モリアクセスが可能となる。As explained above, according to the present invention, it is possible to access a plurality of bank memories having a common address in either single mode or burst mode. For example, after writing information to a plurality of bank memories at once, it becomes possible to update the contents of the stored information for each individual memory, which is not possible in the past, to access bank memories with a shared address.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明実施例の基本構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the basic configuration of an embodiment of the present invention.

【図２】本発明を適用した情報処理システムの回路構成
を示すブロック図である。FIG. 2 is a block diagram showing a circuit configuration of an information processing system to which the present invention is applied.

【図３】図１に示すメモリ制御回路の詳細な回路構成を
示すブロック図である。FIG. 3 is a block diagram showing a detailed circuit configuration of the memory control circuit shown in FIG. 1;

【図４】本発明実施例の動作内容を示すタイミングチャ
ートである。FIG. 4 is a timing chart showing the operation details of the embodiment of the present invention.

【図５】本発明実施例の動作内容を示すタイミングチャ
ートである。FIG. 5 is a timing chart showing the operation details of the embodiment of the present invention.

【図６】本発明実施例の動作手順を示すフローチャート
である。FIG. 6 is a flowchart showing the operation procedure of the embodiment of the present invention.

【図７】本発明実施例の動作手順を示すフローチャート
である。FIG. 7 is a flowchart showing the operation procedure of the embodiment of the present invention.

【図８】従来例の回路構成を示すブロック図である。FIG. 8 is a block diagram showing a circuit configuration of a conventional example.

【図９】従来例の動作内容を示すタイミングチャートで
ある。FIG. 9 is a timing chart showing the operation details of a conventional example.

【図１０】従来例の動作内容を示すタイミングチャート
である。FIG. 10 is a timing chart showing the operation details of a conventional example.

【符号の説明】[Explanation of symbols]

１　　システムバス ２　　システムアドレス／デ−タバス ３　　マルチプレクサ ４　　システムアドレスバス ５　　システムデータバス ６　　クロック及びコントロール信号のバス７　　ステ
ートコントローラ ８　　制御信号 ９　　ＲＡＳ，ＷＥ制御回路 １０　　ローアドレスストローブ（ＲＡＳ）信号１１　
　ライトイネ−ブル（ＷＥ）信号１２　　ＣＡＳ−Ａｘ
制御回路 １３　　カラムアドレスストローブ（ＣＡＳ−Ａｘ）信
号１４　　ＣＡＳ−Ｂｘ制御回路 １５　　コラムアドレスストローブ（ＣＡＳ−Ｂｘ）信
号１６　　アドレスラッチ回路 １７　　メモリアドレス（ＭＡｘ）制御回路１８　　メ
モリアドレス（ＭＡｘ） １９　　バッファ ２０　　Ａバンクメモリのデータ（ＤＴ−Ａｘ）２１　
　バッファ ２２　　Ｂバンクメモリのデータ（ＤＴ−Ｂｘ）２３　
　マルチプレクサ兼セレクタ ２４　　Ａバンクメモリ ２５　　Ｂバンクメモリ ２６　　メモリ制御回路 ２０１　　ＣＰＵ ２０２　　メモリコントローラ ２０３，２０４　　メモリバンク ２０５　　ＤＭＡ制御回路 ２０６　　ＬＡＮインターフェース ２０７　　Ｉ／Ｏ ２０８　　ハードディスク ２０９　　フロッピーディスク ２１０　　ディスクインターフェース ２１１　　プリンタ ２１２　　プリンタインターフェース ２１３　　キーボードやマウスのインターフェース２１
４　　キーボード ２１５　　マウス ２１６　　ＬＡＮ ２１７　　画像表示装置 ２１８　　画像表示装置のインターフェース３０１　　
ＭＵＸコントロール信号 ３０２　　アドレスラッチコントロール３０３　　ＲＡ
ＳとＷＥコントロール信号３０４　　ＣＡＳ−Ａｘコン
トロール信号３０５　　ＣＡＳ−Ｂｘコントロール信号
３０６　　ＭＡ−Ａｘコントロ−ル信号３０７　　ＭＡ
−Ｂｘコントロ−ル信号３０８　　ＤＴ−Ａｘコントロ
−ル信号３０９　　ＤＴ−Ｂｘコントロ−ル信号３１０
　　ラッチアドレス ３１１　　ＭＡ−Ａｘ制御回路 ３１２　　ＭＡ−Ａｘ ３１３　　ＭＡ−Ｂｘ制御回路 ３１４　　ＭＡ−Ｂｘ ３１５　　Ａバンクデータバス ３１６　　Ｂバンクデータバス ４０１　　ＣＬＫ ４０２　　ＴＳ ４０３　　Ｒ／Ｗ ４０４　　ＡＣＫ ４０５　　ＡＤｘ ４０６　　ＲＡＳ ４０７　　ＷＥ ４０８　　ＭＡ−Ａｘ ４０９　　ＣＡＳ−Ａｘ ４１０　　ＤＴ−Ａｘ ４１１　　ＭＡ−Ｂｘ ４１２　　ＣＡＳ−Ｂｘ ４１３　　ＤＴ−Ｂｘ ４１４　　システムアドレス ４１５　　ＭＡ−Ａｘのローアドレス ４１６，４１７　　４１５ＭＡ−Ａｘのカラムアドレス
４１８　　ＭＡ−Ｂｘのローアドレス ４１９，４２０　　４１５ＭＡ−Ｂｘ野カラムアドレス
４２１，４２２　　システムデータ ４２３，４２４　　ＤＴ−Ａｘ ４２５，４２６　　システムデータ ４２７，４２８　　ＤＴ−Ｂｘ ５０１，５０２　　ＤＴ−Ａｘ ５０３，５０４　　システムデータ ５０５，５０６　　ＤＴ−Ｂｘ ５０７，５０８　　システムデータ ６０１　　ＭＡｘコントロール信号 ７０１　　ＭＡｘ ７０２　　ＭＡｘのローアドレス ７０３，７０４　　ＭＡｘのカラムアドレス７０５，７
０６　　システムデータ ７０７，７０８　　ＤＴ−Ａｘ ７０９，７１０　　システムデータ ７１１，７１２　　ＤＴ−Ｂｘ ８０１，８０２　　ＤＴ−Ａｘ ８０３，８０４　　システムデータ ８０５，８０６　　ＤＴ−Ｂｘ ８０７，８０８　　システムデータ1 System bus 2 System address/data bus 3 Multiplexer 4 System address bus 5 System data bus 6 Clock and control signal bus 7 State controller 8 Control signal 9 RAS, WE control circuit 10 Row address strobe (RAS) signal 11
Write enable (WE) signal 12 CAS-Ax
Control circuit 13 Column address strobe (CAS-Ax) signal 14 CAS-Bx control circuit 15 Column address strobe (CAS-Bx) signal 16 Address latch circuit 17 Memory address (MAx) control circuit 18 Memory address (MAx) 19 Buffer 20 A Bank memory data (DT-Ax) 21
Buffer 22 B bank memory data (DT-Bx) 23
Multiplexer and selector 24 A bank memory 25 B bank memory 26 Memory control circuit 201 CPU 202 Memory controllers 203, 204 Memory bank 205 DMA control circuit 206 LAN interface 207 I/O 208 Hard disk 209 Floppy disk 210 Disk interface 211 Printer 212 Printer interface 213 Keyboard and mouse interface 21
4 Keyboard 215 Mouse 216 LAN 217 Image display device 218 Image display device interface 301
MUX control signal 302 Address latch control 303 RA
S and WE control signal 304 CAS-Ax control signal 305 CAS-Bx control signal 306 MA-Ax control signal 307 MA
-Bx control signal 308 DT-Ax control signal 309 DT-Bx control signal 310
Latch address 311 MA-Ax control circuit 312 MA-Ax 313 MA-Bx control circuit 314 MA-Bx 315 A bank data bus 316 B bank data bus 401 CLK 402 TS 403 R/W 404 ACK 405 ADx 406 RAS 407 WE 408 MA -Ax 409 CAS-Ax 410 DT-Ax 411 MA-Bx 412 CAS-Bx 413 DT-Bx 414 System address 415 MA-Ax row address 416, 417 415 MA-Ax column address 418 MA-Bx row address 419, 420 415MA-Bx field column address 421,422 System data 423,424 DT-Ax 425,426 System data 427,428 DT-Bx 501,502 DT-Ax 503,504 System data 505,506 DT-Bx 507,508 System Data 601 MAX control signal 701 MAX 702 MAX row address 703, 704 MAX column address 705, 7
06 System data 707,708 DT-Ax 709,710 System data 711,712 DT-Bx 801,802 DT-Ax 803,804 System data 805,806 DT-Bx 807,808 System data

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　アドレスを共通化した複数のバンクメ
モリに対するアクセスの制御を行うメモリ制御回路にお
いて、前記複数のバンクメモリの中の指定バンクメモリ
に対するアクセスを外部から要求された場合は、当該指
定バンクメモリのみアクセスのための信号を供給し、前
記複数のバンクメモリに対するアクセスを外部から要求
された場合は、当該複数のバンクメモリの各々に同時ま
たは時系列的にアクセスのための信号を供給する制御手
段と、当該アクセスのために前記複数のバンクメモリに
対して読み／書きすべきデータを一時記憶しておく記憶
手段とを具えたことを特徴とするメモリ制御回路。Claim 1. In a memory control circuit that controls access to a plurality of bank memories having a common address, when an external request is made to access a specified bank memory among the plurality of bank memories, control for supplying a signal for accessing only the memory, and when access to the plurality of bank memories is externally requested, supplying a signal for accessing each of the plurality of bank memories simultaneously or in chronological order; and storage means for temporarily storing data to be read/written to the plurality of bank memories for the access.