JPH04295951A - マルチプロセッサシステムにおけるデータ通信装置 - Google Patents
マルチプロセッサシステムにおけるデータ通信装置Info
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- JPH04295951A JPH04295951A JP6056591A JP6056591A JPH04295951A JP H04295951 A JPH04295951 A JP H04295951A JP 6056591 A JP6056591 A JP 6056591A JP 6056591 A JP6056591 A JP 6056591A JP H04295951 A JPH04295951 A JP H04295951A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はマルチプロセッサシス
テムにおけるデータ通信装置に関し、特に、優先度のあ
るデータを通信する場合に適したマルチプロセッサシス
テムにおけるデータ通信装置に関する。
テムにおけるデータ通信装置に関し、特に、優先度のあ
るデータを通信する場合に適したマルチプロセッサシス
テムにおけるデータ通信装置に関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムにおけ
るデータ通信装置としては、共有メモリ上に通信チャネ
ルを設けて、この共有メモリ上の通信チャネルを用いて
データの送受信を実行する装置が知られている。この共
有メモリ上の通信チャネルは、共有メモリの複数のメモ
リブロックを連結して構成される、いわゆる送受信キュ
ー（送受信待ち行列）を用いてデータの送受信を実行す
るものである。
るデータ通信装置としては、共有メモリ上に通信チャネ
ルを設けて、この共有メモリ上の通信チャネルを用いて
データの送受信を実行する装置が知られている。この共
有メモリ上の通信チャネルは、共有メモリの複数のメモ
リブロックを連結して構成される、いわゆる送受信キュ
ー（送受信待ち行列）を用いてデータの送受信を実行す
るものである。
【０００３】図５は、従来のマルチプロセッサシステム
におけるデータ通信装置を示したものである。図５にお
いて、送信側プロセッサ１０は中央演算処理装置（ＣＰ
Ｕ）１１、オペレーティングシステム（ＯＳ）１２、ド
ライバ１３を備えて構成され、受信側プロセッサ２０も
同様に、中央演算処理装置（ＣＰＵ）２１、オペレーテ
ィングシステム（ＯＳ）２２、ドライバ２３を備えて構
成される。
におけるデータ通信装置を示したものである。図５にお
いて、送信側プロセッサ１０は中央演算処理装置（ＣＰ
Ｕ）１１、オペレーティングシステム（ＯＳ）１２、ド
ライバ１３を備えて構成され、受信側プロセッサ２０も
同様に、中央演算処理装置（ＣＰＵ）２１、オペレーテ
ィングシステム（ＯＳ）２２、ドライバ２３を備えて構
成される。
【０００４】共有メモリ３０には、連結された複数のメ
モリブロック３１，３２，３３，…３ｎからなる送受信
キュー３０ａが形成されている。送信側プロセッサ１０
および受信側プロセッサ２０はこの送受信キュー３０ａ
を通信チャネルとしてデータの送受信を行う。
モリブロック３１，３２，３３，…３ｎからなる送受信
キュー３０ａが形成されている。送信側プロセッサ１０
および受信側プロセッサ２０はこの送受信キュー３０ａ
を通信チャネルとしてデータの送受信を行う。
【０００５】今、送信側プロセッサ１０から受信側プロ
セッサ２０にデータを伝送する場合を考えると、送信側
プロセッサ１０のドライバ１３はＣＰＵ１１およびＯＳ
１２の制御のもとに送信すべデータを共有メモリ３０の
メモリブロック３１に書き込む。共有メモリ３０ではこ
のメモリブロック３１に書き込まれた送信すべきデータ
を、メモリブロック３２、メモリブロック３３と順次移
動させ、このデータがメモリブロック３ｎに達すると、
このメモリブロック３ｎのデータは受信側プロセッサ２
０のドライバ２３により読み取られ、データの伝送が終
了する。
セッサ２０にデータを伝送する場合を考えると、送信側
プロセッサ１０のドライバ１３はＣＰＵ１１およびＯＳ
１２の制御のもとに送信すべデータを共有メモリ３０の
メモリブロック３１に書き込む。共有メモリ３０ではこ
のメモリブロック３１に書き込まれた送信すべきデータ
を、メモリブロック３２、メモリブロック３３と順次移
動させ、このデータがメモリブロック３ｎに達すると、
このメモリブロック３ｎのデータは受信側プロセッサ２
０のドライバ２３により読み取られ、データの伝送が終
了する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
如き従来装置にあっては、共有メモリ３０上に形成され
る送受信キュー、すなわち通信チャネルは送信または受
信方向に１本、または送受信方向に１本ずつであるので
、送受されるデータに優先度が設定されている場合は、
受信側装置において送受信キューからのデータの取り出
しに、単純なＦＩＦＯ（先入先出）のルールを適用でず
、アルゴリズムが複雑になるという問題があった。
如き従来装置にあっては、共有メモリ３０上に形成され
る送受信キュー、すなわち通信チャネルは送信または受
信方向に１本、または送受信方向に１本ずつであるので
、送受されるデータに優先度が設定されている場合は、
受信側装置において送受信キューからのデータの取り出
しに、単純なＦＩＦＯ（先入先出）のルールを適用でず
、アルゴリズムが複雑になるという問題があった。
【０００７】これを図６を用いて更に説明する。図６で
は普通データと優先が設定されて優先データの２種類の
データを送信する場合を示しており、説明を簡単にする
ために、共有メモリ３０には５つのメモリブロック３１
〜３５からなる送受信キューが形成されているとする。
は普通データと優先が設定されて優先データの２種類の
データを送信する場合を示しており、説明を簡単にする
ために、共有メモリ３０には５つのメモリブロック３１
〜３５からなる送受信キューが形成されているとする。
【０００８】今、送信側プロセッサ１０のドライバ１３
が有する送信ポインタ１４から普通データ１、普通デー
タ２、優先データ１、普通データ３、優先データ２の順
番でデータが伝送されてたとする。この場合、共有メモ
リ３０のメモリブロック３１〜３５の内容は図６に示す
ようになる。すなわち、メモリブロック３５には普通デ
ータ１が書き込まれ、メモリブロック３４には普通デー
タ２が書き込まれ、メモリブロック３３には優先データ
１が書き込まれ、メモリブロック３２には普通データ３
が書き込まれ、メモリブロック３１には優先データ２が
書き込まれる。ここで、ＦＩＦＯのルールを適用して受
信側プロセッサ２０のドライバ２３が有する送信ポイン
タ２４により、データの取り出しを行うと、まず、メモ
リブロック３５に書き込まれている普通データ１が取り
出されることになる。
が有する送信ポインタ１４から普通データ１、普通デー
タ２、優先データ１、普通データ３、優先データ２の順
番でデータが伝送されてたとする。この場合、共有メモ
リ３０のメモリブロック３１〜３５の内容は図６に示す
ようになる。すなわち、メモリブロック３５には普通デ
ータ１が書き込まれ、メモリブロック３４には普通デー
タ２が書き込まれ、メモリブロック３３には優先データ
１が書き込まれ、メモリブロック３２には普通データ３
が書き込まれ、メモリブロック３１には優先データ２が
書き込まれる。ここで、ＦＩＦＯのルールを適用して受
信側プロセッサ２０のドライバ２３が有する送信ポイン
タ２４により、データの取り出しを行うと、まず、メモ
リブロック３５に書き込まれている普通データ１が取り
出されることになる。
【０００９】すなわち、受信側プロセッサ２０において
は、実際は優先が設定された優先データ１を普通データ
よりも先に取り出したいのであるが、単純にＦＩＦＯの
ルールを適用したのでは、優先データよりも普通データ
の方が先に取り出されてしまうことがあり、これを優先
データを先に取り出そうとすると、送受信キューの途中
のメモリブロックの内容を受信しなけれがならなくなる
ので、受信アルゴリズムが非常に複雑になることになる
。
は、実際は優先が設定された優先データ１を普通データ
よりも先に取り出したいのであるが、単純にＦＩＦＯの
ルールを適用したのでは、優先データよりも普通データ
の方が先に取り出されてしまうことがあり、これを優先
データを先に取り出そうとすると、送受信キューの途中
のメモリブロックの内容を受信しなけれがならなくなる
ので、受信アルゴリズムが非常に複雑になることになる
。
【００１０】そこで、この発明は、優先度を有するデー
タの伝送に際してもＦＩＦＯのルールが常に適用でき、
受信アルゴリズムも複雑化しないマルチプロセッサシス
テムにおけるデータ通信装置を提供することを目的とす
る。
タの伝送に際してもＦＩＦＯのルールが常に適用でき、
受信アルゴリズムも複雑化しないマルチプロセッサシス
テムにおけるデータ通信装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この発明は、上記目的を
達成するために、共有メモリを有し、この共有メモリの
複数のメモリブロックの連結による送受信キューにより
データの送受信を実行するマルチプロセッサシステムに
おけるデータ通信装置において、前記共有メモリの複数
のメモリブロックの連結による送受信キューを、送受す
べきデータの優先度に対応して複数設け、送受すべきデ
ータの優先度に対応してそれぞれ異なる送受信キューを
用いてデータの送受信を実行するようにしたことを特徴
とする。
達成するために、共有メモリを有し、この共有メモリの
複数のメモリブロックの連結による送受信キューにより
データの送受信を実行するマルチプロセッサシステムに
おけるデータ通信装置において、前記共有メモリの複数
のメモリブロックの連結による送受信キューを、送受す
べきデータの優先度に対応して複数設け、送受すべきデ
ータの優先度に対応してそれぞれ異なる送受信キューを
用いてデータの送受信を実行するようにしたことを特徴
とする。
【００１２】
【作用】共有メモリには、各優先度毎に送受信キューか
らなる通信チャネルが設定され、送受信すべきデータは
その優先度に対応した送受信キューを用いて別々に送信
される。これにより受信側装置では単純にＦＩＦＯのル
ールに基づきデータを受信すればよいことになる。この
ため、受信側での処理手順が簡単になり、処理速度が向
上する。
らなる通信チャネルが設定され、送受信すべきデータは
その優先度に対応した送受信キューを用いて別々に送信
される。これにより受信側装置では単純にＦＩＦＯのル
ールに基づきデータを受信すればよいことになる。この
ため、受信側での処理手順が簡単になり、処理速度が向
上する。
【００１３】
【実施例】以下、この発明を図面に基づいて説明する。
【００１４】図１は、この発明のマルチプロセッサシス
テムにおけるデータ通信装置の一実施例をブロック図で
示したものである。図１において、送信側プロセッサ１
００は中央演算処理装置（ＣＰＵ）１０１、オペレーテ
ィングシステム（ＯＳ）１０２、ドライバ１０３を備え
て構成され、受信側プロセッサ２００も同様に、中央演
算処理装置（ＣＰＵ）２０１、オペレーティングシステ
ム（ＯＳ）２０２、ドライバ２０３を備えて構成される
。
テムにおけるデータ通信装置の一実施例をブロック図で
示したものである。図１において、送信側プロセッサ１
００は中央演算処理装置（ＣＰＵ）１０１、オペレーテ
ィングシステム（ＯＳ）１０２、ドライバ１０３を備え
て構成され、受信側プロセッサ２００も同様に、中央演
算処理装置（ＣＰＵ）２０１、オペレーティングシステ
ム（ＯＳ）２０２、ドライバ２０３を備えて構成される
。
【００１５】共有メモリ３０には、連結された複数のメ
モリブロックからなるｍ本の送受信キュー３０１，３０
２，…３０ｍが形成されている。このｍ本の送受信キュ
ー３０１，３０２，…３０ｍは送受信データの優先度「
１」，「２」，…「ｍ」にそれぞれ対応している。
モリブロックからなるｍ本の送受信キュー３０１，３０
２，…３０ｍが形成されている。このｍ本の送受信キュ
ー３０１，３０２，…３０ｍは送受信データの優先度「
１」，「２」，…「ｍ」にそれぞれ対応している。
【００１６】送信側プロセッサ１００および受信側プロ
セッサ２００はこのｍ本の送受信キュー３０１，３０２
，…３０ｍを、ｍ本の通信チャネルとしてデータの送受
信を行う。
セッサ２００はこのｍ本の送受信キュー３０１，３０２
，…３０ｍを、ｍ本の通信チャネルとしてデータの送受
信を行う。
【００１７】次に、この実施例の動作を図２および図３
のフローチャートを参照して説明する。
のフローチャートを参照して説明する。
【００１８】図２のフローチャートは送信側プロセッサ
１００の動作を示したものである。送信側プロセッサ１
００のドライバ１０３は、まず共有メモリ３００のｍ個
の送信キュー３０１，３０２，…３０ｍの初期化を行う
（ステップ１１１）。そして、送信側プロセッサ１００
からの送信データの送信要求を待つ（ステップ１１２）
。送信側プロセッサ１００から送信データの送信要求が
あると、この送信データの優先度を調べ、その優先度に
対応する送受信キューに送信すべきデータをキューイン
グする（ステップ１１３）。
１００の動作を示したものである。送信側プロセッサ１
００のドライバ１０３は、まず共有メモリ３００のｍ個
の送信キュー３０１，３０２，…３０ｍの初期化を行う
（ステップ１１１）。そして、送信側プロセッサ１００
からの送信データの送信要求を待つ（ステップ１１２）
。送信側プロセッサ１００から送信データの送信要求が
あると、この送信データの優先度を調べ、その優先度に
対応する送受信キューに送信すべきデータをキューイン
グする（ステップ１１３）。
【００１９】例えば、送信側プロセッサ１００からの送
信データの優先度が「２」であると、送信側プロセッサ
１００のドライバ１０３は共有メモリ３００の２番目の
送受信キユー３０２を選択し、この送受信キュー３０２
の初段のメモリブロックに送信すべきデータを書き込む
。
信データの優先度が「２」であると、送信側プロセッサ
１００のドライバ１０３は共有メモリ３００の２番目の
送受信キユー３０２を選択し、この送受信キュー３０２
の初段のメモリブロックに送信すべきデータを書き込む
。
【００２０】図３のフローチャートは受信側プロセッサ
２００の動作を示したものである。受信側プロセッサ２
００のドライバ２０３は、まず共有メモリ３００のｍ個
の送受信キュー３０１，３０２，…３０ｍの初期化を行
う（ステップ２１１）。そして、共有メモリ３００から
の受信通知を待つ（ステップ２１２）。共有メモリ３０
０から受信通知があると、まず、優先度ｋの受信キュー
にデータはあるかを調べ（ステップ２１３）、データが
ないと次の送受信キューに移り（ステップ２１４）、こ
の動作をデータがある送受信キューを発見するまで繰り
返す。
２００の動作を示したものである。受信側プロセッサ２
００のドライバ２０３は、まず共有メモリ３００のｍ個
の送受信キュー３０１，３０２，…３０ｍの初期化を行
う（ステップ２１１）。そして、共有メモリ３００から
の受信通知を待つ（ステップ２１２）。共有メモリ３０
０から受信通知があると、まず、優先度ｋの受信キュー
にデータはあるかを調べ（ステップ２１３）、データが
ないと次の送受信キューに移り（ステップ２１４）、こ
の動作をデータがある送受信キューを発見するまで繰り
返す。
【００２１】ステップ２１３で、データがある送受信キ
ューを発見すると、このデータの受信処理を実行する（
ステップ２１５）。
ューを発見すると、このデータの受信処理を実行する（
ステップ２１５）。
【００２２】このような構成によると、受信側装置では
ＦＩＦＯのルールでデータを受信するだけでよいので、
処理手順が非常に簡単になり、処理速度も向上する。こ
こで、共有メモリ３００に形成する送受信キューの数は
優先度の数に対応して任意の数設定できるため、任意の
優先度を有するデータの送受信処理が可能になる。
ＦＩＦＯのルールでデータを受信するだけでよいので、
処理手順が非常に簡単になり、処理速度も向上する。こ
こで、共有メモリ３００に形成する送受信キューの数は
優先度の数に対応して任意の数設定できるため、任意の
優先度を有するデータの送受信処理が可能になる。
【００２３】また、共有メモリ３００に形成した複数の
送受信キューは、優先度に無関係に任意の目的に使用す
ることも可能になる。
送受信キューは、優先度に無関係に任意の目的に使用す
ることも可能になる。
【００２４】この実施例の動作を図４を参照して更に説
明する。図４においては、説明を簡単にするために、共
有メモリ３００に普通データを伝送する普通データ送受
信キュー３０１と優先度が付加された優先データ送受信
キュー３０２を設けた場合を示している。
明する。図４においては、説明を簡単にするために、共
有メモリ３００に普通データを伝送する普通データ送受
信キュー３０１と優先度が付加された優先データ送受信
キュー３０２を設けた場合を示している。
【００２５】今、図６で説明したと同様に、送信側プロ
セッサ１００から、普通データ１、普通データ２、優先
データ１、普通データ３、優先データ２の順番でデータ
が伝送されてきたとする。この場合、普通データ１、普
通データ２、普通データ３は、送信側プロセッサ１００
のドライバ１０３に含まれる普通データ送信ポインタ１
０４を介して共有メモリ３００の普通データ送受信キュ
ー３０１に送信され、優先データ１、優先データ２は、
送信側プロセッサ１００のドライバ１０３に含まれる優
先データ送信ポインタ１０５を介して共有メモリ３００
の優先データ送受信キュー３０２に送信される。
セッサ１００から、普通データ１、普通データ２、優先
データ１、普通データ３、優先データ２の順番でデータ
が伝送されてきたとする。この場合、普通データ１、普
通データ２、普通データ３は、送信側プロセッサ１００
のドライバ１０３に含まれる普通データ送信ポインタ１
０４を介して共有メモリ３００の普通データ送受信キュ
ー３０１に送信され、優先データ１、優先データ２は、
送信側プロセッサ１００のドライバ１０３に含まれる優
先データ送信ポインタ１０５を介して共有メモリ３００
の優先データ送受信キュー３０２に送信される。
【００２６】この結果、共有メモリ３００の普通データ
送受信キュー３０１および優先データ送受信キュー３０
２の内容は図４に示すようになる。
送受信キュー３０１および優先データ送受信キュー３０
２の内容は図４に示すようになる。
【００２７】ここで、受信側プロセッサ２００では、共
有メモリ３００の普通データ送受信キュー３０１のデー
タを、受信側プロセッサ２００のドライバ２０３に含ま
れる普通データ受信ポインタ２０４により取り出し、共
有メモリ３００の優先データ送受信キュー３０１のデー
タを、受信側プロセッサ２００のドライバ２０３に含ま
れる優先データ受信ポインタ２０５により共有メモリ３
００の優先データ送受信キュー３０２のデータを取り出
す。
有メモリ３００の普通データ送受信キュー３０１のデー
タを、受信側プロセッサ２００のドライバ２０３に含ま
れる普通データ受信ポインタ２０４により取り出し、共
有メモリ３００の優先データ送受信キュー３０１のデー
タを、受信側プロセッサ２００のドライバ２０３に含ま
れる優先データ受信ポインタ２０５により共有メモリ３
００の優先データ送受信キュー３０２のデータを取り出
す。
【００２８】したがって、普通データ受信ポインタ２０
４および優先データ受信ポインタ２０５の構成を、優先
データ受信ポインタ２０５が優先して共有メモリ３００
からデータを取り出すように構成しておけば、優先デー
タを優先して伝送することが可能となる。
４および優先データ受信ポインタ２０５の構成を、優先
データ受信ポインタ２０５が優先して共有メモリ３００
からデータを取り出すように構成しておけば、優先デー
タを優先して伝送することが可能となる。
【００２９】
【発明の効果】以上説明したように、この発明では、共
有メモリには、各優先度毎に送受信キューからなる通信
チャネルを設定し、送受信すべきデータはその優先度に
対応した送受信キューを用いて別々に伝送するように構
成したので、データの優先度に対応したデータ伝送が可
能になり、また、受信側装置では単純にＦＩＦＯのルー
ルに基づきデータを受信すればよいことになるので、受
信側での処理手順が簡単になり、処理速度が向上すると
いう効果を有する。
有メモリには、各優先度毎に送受信キューからなる通信
チャネルを設定し、送受信すべきデータはその優先度に
対応した送受信キューを用いて別々に伝送するように構
成したので、データの優先度に対応したデータ伝送が可
能になり、また、受信側装置では単純にＦＩＦＯのルー
ルに基づきデータを受信すればよいことになるので、受
信側での処理手順が簡単になり、処理速度が向上すると
いう効果を有する。
【図１】この発明に係わるマルチプロセッサシステムに
おけるデータ通信装置の一実施例を示すブロック図。
おけるデータ通信装置の一実施例を示すブロック図。
【図２】図１に示した実施例における送信側装置の動作
を説明するフローチャート。
を説明するフローチャート。
【図３】図１に示した実施例における受信側装置の動作
を説明するフローチャート。
を説明するフローチャート。
【図４】図１に示した実施例における具体的動作例を説
明する説明図。
明する説明図。
【図５】従来のマルチプロセッサシステムにおけるデー
タ通信装置を示すブロック図。
タ通信装置を示すブロック図。
【図６】図５に示した従来装置における具体的動作例を
説明する説明図。
説明する説明図。
１０，１００ 送信側プロセッサ１１，２１，１
０１，２０１ 中央演算処理装置（ＣＰＵ） １２，２２，１０２，２０２ オペレーティング
システム（ＯＳ） １３，２３，１０３，２０３ ドライバ１４
送信ポインタ ２０，２００ 受信側プロセッサ２４ 受
信ポインタ ３０，３００ 共有メモリ ３１〜３ｎ メモリブロック
０１，２０１ 中央演算処理装置（ＣＰＵ） １２，２２，１０２，２０２ オペレーティング
システム（ＯＳ） １３，２３，１０３，２０３ ドライバ１４
送信ポインタ ２０，２００ 受信側プロセッサ２４ 受
信ポインタ ３０，３００ 共有メモリ ３１〜３ｎ メモリブロック
Claims (1)
- 【請求項１】共有メモリを有し、この共有メモリの複数
のメモリブロックの連結による送受信キューによりデー
タの送受信を実行するマルチプロセッサシステムにおけ
るデータ通信装置において、前記共有メモリの複数のメ
モリブロックの連結による送受信キューを、送受すべき
データの優先度に対応して複数設け、送受すべきデータ
の優先度に対応してそれぞれ異なる送受信キューを用い
てデータの送受信を実行するようにしたことを特徴とす
るマルチプロセッサシステムにおけるデータ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056591A JPH04295951A (ja) | 1991-03-25 | 1991-03-25 | マルチプロセッサシステムにおけるデータ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056591A JPH04295951A (ja) | 1991-03-25 | 1991-03-25 | マルチプロセッサシステムにおけるデータ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04295951A true JPH04295951A (ja) | 1992-10-20 |
Family
ID=13145918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6056591A Withdrawn JPH04295951A (ja) | 1991-03-25 | 1991-03-25 | マルチプロセッサシステムにおけるデータ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04295951A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000284980A (ja) * | 1999-01-28 | 2000-10-13 | Mitsubishi Electric Inf Technol Center America Inc | マルチタスクシステムおよびマルチタスクシステムにおけるメッセージ伝送スケジューリング方法 |
| KR100475392B1 (ko) * | 2001-07-11 | 2005-03-10 | 세이코 엡슨 가부시키가이샤 | 데이터 처리 장치 및 데이터 입출력 방법 |
| US7613197B2 (en) | 2005-04-20 | 2009-11-03 | Nec Electronics Corporation | Multi-processor system and message transferring method in the same |
| JP2014021987A (ja) * | 2012-07-19 | 2014-02-03 | Samsung Electronics Co Ltd | アプリケーションを高速に処理する演算処理装置及び方法 |
-
1991
- 1991-03-25 JP JP6056591A patent/JPH04295951A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000284980A (ja) * | 1999-01-28 | 2000-10-13 | Mitsubishi Electric Inf Technol Center America Inc | マルチタスクシステムおよびマルチタスクシステムにおけるメッセージ伝送スケジューリング方法 |
| KR100475392B1 (ko) * | 2001-07-11 | 2005-03-10 | 세이코 엡슨 가부시키가이샤 | 데이터 처리 장치 및 데이터 입출력 방법 |
| US7613197B2 (en) | 2005-04-20 | 2009-11-03 | Nec Electronics Corporation | Multi-processor system and message transferring method in the same |
| JP2014021987A (ja) * | 2012-07-19 | 2014-02-03 | Samsung Electronics Co Ltd | アプリケーションを高速に処理する演算処理装置及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |