JPH04294579A - Mos semiconductor device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はＭＯＳ型半導体装置に関
し、特に、ＭＯＳダイナミックＲＡＭに適用して好適な
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS type semiconductor device, and is particularly suitable for application to a MOS dynamic RAM.
【０００２】0002
【従来の技術】高集積のＭＯＳダイナミックＲＡＭとし
て、スタックトキャパシタセル（ｓｔａｃｋｅｄ ｃａ
ｐａｃｉｔｏｒ ｃｅｌｌ）を用いたものがある。この
スタックトキャパシタセルは、不純物がドープされた二
層目の多結晶シリコン膜からなる下部電極上に誘電体膜
を介して不純物がドープされた三層目の多結晶シリコン
膜からなる上部電極を積層したスタックトキャパシタと
、一層目の多結晶シリコン膜からなるワード線をゲート
電極とするＭＯＳトランジスタからなるアクセストラン
ジスタとにより構成される。そして、このスタックトキ
ャパシタによれば、アクセストランジスタのゲート電極
を構成するワード線及びフィールド酸化膜の段差による
下部電極の湾曲などにより実効キャパシタ面積が増加す
ることから、従来より用いられていたプレーナ型キャパ
シタに比べて大きな蓄積容量を得ることができる。2. Description of the Related Art A stacked capacitor cell is used as a highly integrated MOS dynamic RAM.
There is one using pacitor cell). In this stacked capacitor cell, an upper electrode made of a third layer of polycrystalline silicon film doped with impurities is placed on a lower electrode made of a second layer of polycrystalline silicon film doped with impurities via a dielectric film. It is composed of a stacked capacitor and an access transistor made of a MOS transistor whose gate electrode is a word line made of a first layer of polycrystalline silicon film. According to this stacked capacitor, the effective capacitor area increases due to the curvature of the lower electrode due to the step of the word line and field oxide film that constitute the gate electrode of the access transistor. Larger storage capacity can be obtained compared to a capacitor.
【０００３】ところが、ＭＯＳダイナミックＲＡＭの高
集積化の進展に伴いメモリセルの面積がより縮小するに
つれて、上述の従来のスタックトキャパシタでは十分に
大きな蓄積容量を得ることが困難になってきている。そ
こで、下部電極を多段構造としてその実効表面積を増大
させることにより蓄積容量の増大を図る、いわゆるフィ
ン型スタックトキャパシタが提案されている。However, as the area of memory cells becomes smaller with the progress of higher integration of MOS dynamic RAMs, it is becoming difficult to obtain a sufficiently large storage capacity with the above-mentioned conventional stacked capacitors. Therefore, a so-called fin-type stacked capacitor has been proposed in which the storage capacity is increased by increasing the effective surface area of the lower electrode with a multi-stage structure.
【０００４】0004
【発明が解決しようとする課題】しかし、上述のフィン
型スタックトキャパシタは、フィン状の下部電極を形成
するために多くのプロセスが必要であるため、製造プロ
セスが複雑になってしまうという問題があった。[Problems to be Solved by the Invention] However, the above-mentioned fin-type stacked capacitor has the problem that the manufacturing process becomes complicated because many processes are required to form the fin-shaped lower electrode. there were.
【０００５】そこで、本発明の目的は、メモリセルの蓄
積容量を十分に大きくすることができ、しかも簡単なプ
ロセスで製造することができるＭＯＳ型半導体装置を提
供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a MOS type semiconductor device in which the storage capacity of a memory cell can be sufficiently increased, and which can be manufactured by a simple process.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ＭＯＳトランジスタとスタックトキャ
パシタとを有するＭＯＳ型半導体装置において、上記ス
タックトキャパシタの下部電極に、半導体基板の主面に
対して垂直で且つ上記下部電極の上端から下端まで延在
した側壁を有する少なくとも１個の間隙部を設けている
。Means for Solving the Problems In order to achieve the above object, the present invention provides a MOS type semiconductor device having a MOS transistor and a stacked capacitor, in which a lower electrode of the stacked capacitor is provided with a main surface of a semiconductor substrate. At least one gap portion is provided having a side wall that is perpendicular to the lower electrode and extends from the upper end to the lower end of the lower electrode.
【０００７】本発明の好適な一実施形態においては、上
記下部電極に、半導体基板の主面に対して垂直な側壁を
有し且つ上記下部電極の上端から下端まで延在した少な
くとも１個の開口を形成する。In a preferred embodiment of the present invention, the lower electrode has at least one opening having a side wall perpendicular to the main surface of the semiconductor substrate and extending from an upper end to a lower end of the lower electrode. form.
【０００８】本発明の好適な他の実施形態においては、
上記下部電極が、半導体基板の主面に対して垂直な側壁
を有する複数の板状部から構成されている。In another preferred embodiment of the invention,
The lower electrode is composed of a plurality of plate-shaped portions having side walls perpendicular to the main surface of the semiconductor substrate.
【０００９】[0009]
【作用】上述のように構成した本発明のＭＯＳ型半導体
装置によれば、スタックトキャパシタの下部電極に、半
導体基板の主面に対して垂直で且つ下部電極の上端から
下端まで延在した側壁を有する少なくとも１個の間隙部
を形成しているので、その間隙部の側壁面による下部電
極の実効表面積の増大により、メモリセルの蓄積容量を
大きくすることができる。しかも、このような間隙部を
を有する下部電極を形成するために必要なプロセスは、
従来のフィン型スタックトキャパシタの下部電極を形成
する場合に比べて簡単である。[Operation] According to the MOS type semiconductor device of the present invention configured as described above, the lower electrode of the stacked capacitor is provided with a side wall that is perpendicular to the main surface of the semiconductor substrate and extends from the upper end to the lower end of the lower electrode. Since at least one gap is formed, the storage capacity of the memory cell can be increased by increasing the effective surface area of the lower electrode by the sidewall surfaces of the gap. Moreover, the process required to form a lower electrode with such a gap is as follows:
This is simpler than forming the lower electrode of a conventional fin-type stacked capacitor.
【００１０】0010
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例によるＭＯＳダイ
ナミックＲＡＭを示す断面図、図２及び図３は夫々この
実施例によるＭＯＳダイナミックＲＡＭのメモリセルを
構成するスタックトキャパシタの下部電極の形状を示す
平面図及び斜視図である。FIG. 1 is a sectional view showing a MOS dynamic RAM according to an embodiment of the present invention, and FIGS. 2 and 3 respectively show the shape of the lower electrode of a stacked capacitor constituting a memory cell of the MOS dynamic RAM according to this embodiment. FIG. 2 is a plan view and a perspective view.
【００１２】図１に示すように、この実施例によるＭＯ
ＳダイナミックＲＡＭにおいては、例えばｐ型シリコン
基板のような半導体基板１の表面に例えば二酸化シリコ
ン膜のようなフィールド酸化膜２が形成され、これによ
って素子分離が行われている。このフィールド酸化膜２
で囲まれた活性領域の表面には、例えば二酸化シリコン
膜のようなゲート酸化膜３が形成されている。As shown in FIG. 1, the MO according to this embodiment
In the S dynamic RAM, a field oxide film 2 such as a silicon dioxide film is formed on the surface of a semiconductor substrate 1 such as a p-type silicon substrate, and element isolation is thereby performed. This field oxide film 2
A gate oxide film 3, such as a silicon dioxide film, is formed on the surface of the active region surrounded by.
【００１３】ＷＬ１ 、ＷＬ２ はワード線を示す。こ
れらのワード線ＷＬ１ 、ＷＬ２ は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜や、
この不純物がドープされた多結晶シリコン膜上に例えば
タングステンシリサイド膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などにより形成される。WL1 and WL2 indicate word lines. These word lines WL1 and WL2 are made of, for example, a polycrystalline silicon film doped with impurities such as phosphorus or arsenic, or
It is formed of a polycide film or the like in which a high melting point metal silicide film such as a tungsten silicide film is layered on a polycrystalline silicon film doped with impurities.
【００１４】半導体基板１中には、ワード線ＷＬ１ に
対して自己整合的に例えばｎ＋ 型のソース領域４及び
ドレイン領域５が形成されている。ワード線ＷＬ１ か
らなるゲート電極とこれらのソース領域４及びドレイン
領域５とにより、アクセストランジスタとしてのｎチャ
ネルＭＯＳトランジスタが形成されている。In the semiconductor substrate 1, for example, an n+ type source region 4 and drain region 5 are formed in self-alignment with respect to the word line WL1. An n-channel MOS transistor as an access transistor is formed by the gate electrode consisting of the word line WL1 and the source region 4 and drain region 5.
【００１５】図中、６は層間絶縁膜を示す。この層間絶
縁膜６としては、例えば二酸化シリコン膜やリンシリケ
ートガラス膜やホウ素リンシリケートガラス膜などを用
いることができる。In the figure, 6 indicates an interlayer insulating film. As this interlayer insulating film 6, for example, a silicon dioxide film, a phosphosilicate glass film, a boron phosphosilicate glass film, or the like can be used.
【００１６】７はスタックトキャパシタの下部電極（電
荷蓄積層）を示す。この下部電極７は、例えばリンやヒ
素のような不純物がドープされた多結晶シリコン膜によ
り形成される。この下部電極７は、ゲート酸化膜３及び
層間絶縁膜６に形成されたコンタクトホールＣ１ を通
じてアクセストランジスタのドレイン領域５に接続され
ている。図１〜図３に示すように、この下部電極７には
、その上面から下面に達する複数の開口７ａ〜７ｈが形
成されている。これらの開口７ａ〜７ｈは例えば四角形
の断面形状を有し、その側壁は半導体基板１の主面にほ
ぼ垂直になっている。Reference numeral 7 indicates a lower electrode (charge storage layer) of the stacked capacitor. This lower electrode 7 is formed of a polycrystalline silicon film doped with impurities such as phosphorus or arsenic, for example. This lower electrode 7 is connected to the drain region 5 of the access transistor through a contact hole C1 formed in the gate oxide film 3 and the interlayer insulating film 6. As shown in FIGS. 1 to 3, the lower electrode 7 is formed with a plurality of openings 7a to 7h extending from its upper surface to its lower surface. These openings 7a to 7h have, for example, a rectangular cross-sectional shape, and their side walls are substantially perpendicular to the main surface of the semiconductor substrate 1.
【００１７】図１において、８は下部電極７上に形成さ
れたスタックトキャパシタの誘電体膜を示す。この誘電
体膜８としては、例えば、二酸化シリコン膜と窒化シリ
コン膜と二酸化シリコン膜との三層膜（ＯＮＯ膜）を用
いることができる。更に、９はスタックトキャパシタの
上部電極（セルプレート）を示す。この上部電極９は、
例えばリンやヒ素のような不純物がドープされた多結晶
シリコン膜により形成される。In FIG. 1, reference numeral 8 indicates a dielectric film of a stacked capacitor formed on the lower electrode 7. As shown in FIG. As this dielectric film 8, for example, a three-layer film (ONO film) of a silicon dioxide film, a silicon nitride film, and a silicon dioxide film can be used. Furthermore, 9 indicates the upper electrode (cell plate) of the stacked capacitor. This upper electrode 9 is
For example, it is formed of a polycrystalline silicon film doped with impurities such as phosphorus or arsenic.
【００１８】１０は層間絶縁膜を示す。この層間絶縁膜
１０としては、例えばリンシリケートガラス膜やホウ素
リンシリケートガラス膜などを用いることができる。Reference numeral 10 indicates an interlayer insulating film. As this interlayer insulating film 10, for example, a phosphosilicate glass film, a boron phosphosilicate glass film, or the like can be used.
【００１９】ＢＬはビット線を示す。このビット線ＢＬ
は、ゲート酸化膜３、層間絶縁膜６及び層間絶縁膜１０
に形成されたコンタクトホールＣ２ を通じてアクセス
トランジスタのソース領域４に接続されている。このビ
ット線ＢＬは、例えばアルミニウム膜のような金属膜に
より形成される。BL indicates a bit line. This bit line BL
are a gate oxide film 3, an interlayer insulating film 6, and an interlayer insulating film 10.
The source region 4 of the access transistor is connected to the source region 4 of the access transistor through a contact hole C2 formed in the contact hole C2. This bit line BL is formed of a metal film such as an aluminum film, for example.
【００２０】次に、上述のように構成したこの実施例に
よるＭＯＳダイナミックＲＡＭの製造方法を図４〜図７
を参照して説明する。Next, a method of manufacturing the MOS dynamic RAM according to this embodiment configured as described above will be explained with reference to FIGS. 4 to 7.
Explain with reference to.
【００２１】まず、図４に示すように、半導体基板１の
表面に例えばＬＯＣＯＳ法によりフィールド酸化膜２を
形成して素子分離を行った後、このフィールド酸化膜２
で囲まれた活性領域の表面に熱酸化法によりゲート酸化
膜３を形成する。First, as shown in FIG. 4, a field oxide film 2 is formed on the surface of a semiconductor substrate 1 by, for example, the LOCOS method to perform element isolation.
A gate oxide film 3 is formed on the surface of the active region surrounded by by a thermal oxidation method.
【００２２】次に、例えばＣＶＤ法により全面に一層目
の多結晶シリコン膜を形成し、この多結晶シリコン膜に
リンやヒ素やホウ素のような不純物をイオン注入法や熱
拡散法によりドープして低抵抗化した後、この多結晶シ
リコン膜をエッチングによりパターニングしてワード線
ＷＬ１ 、ＷＬ２ を形成する。なお、これらのワード
線ＷＬ１ 、ＷＬ２ をポリサイド膜により形成する場
合には、上述の不純物をドープした一層目の多結晶シリ
コン膜上にスパッタ法やＣＶＤ法により例えばタングス
テンシリサイド膜のような高融点金属シリサイド膜を形
成した後にこれらの高融点金属シリサイド膜及び多結晶
シリコン膜をパターニングする。Next, a first polycrystalline silicon film is formed on the entire surface by, for example, the CVD method, and this polycrystalline silicon film is doped with impurities such as phosphorus, arsenic, or boron by ion implantation or thermal diffusion. After reducing the resistance, this polycrystalline silicon film is patterned by etching to form word lines WL1 and WL2. Note that when these word lines WL1 and WL2 are formed using a polycide film, a high-melting point metal such as a tungsten silicide film is formed on the first layer of polycrystalline silicon film doped with the impurity described above by sputtering or CVD. After forming the silicide film, these high melting point metal silicide film and polycrystalline silicon film are patterned.
【００２３】次に、これらのワード線ＷＬ１ 、ＷＬ２
をマスクとして半導体基板１中に例えばヒ素のような
ｎ型不純物を高濃度にイオン注入した後、注入不純物の
拡散及び電気的活性化のための熱処理を行う。これによ
って、例えばｎ＋ 型のソース領域４及びドレイン領域
５がワード線ＷＬ１ に対して自己整合的に形成される
。Next, these word lines WL1 and WL2
After ion-implanting an n-type impurity such as arsenic at a high concentration into the semiconductor substrate 1 using the mask as a mask, a heat treatment is performed for diffusion and electrical activation of the implanted impurity. As a result, for example, an n+ type source region 4 and drain region 5 are formed in a self-aligned manner with respect to the word line WL1.
【００２４】次に、例えばＣＶＤ法により全面に層間絶
縁膜６を形成する。次に、この層間絶縁膜６及びゲート
酸化膜３の所定部分をエッチング除去してコンタクトホ
ールＣ１ を形成する。この後、必要に応じて熱処理を
行うことによりこの層間絶縁膜６のリフローを行い、層
間絶縁膜６の表面を平坦化する。Next, an interlayer insulating film 6 is formed over the entire surface by, for example, the CVD method. Next, predetermined portions of interlayer insulating film 6 and gate oxide film 3 are removed by etching to form contact hole C1. Thereafter, this interlayer insulating film 6 is reflowed by performing heat treatment if necessary, and the surface of the interlayer insulating film 6 is planarized.
【００２５】次に、例えばＣＶＤ法により全面に例えば
二酸化シリコン膜１１を形成した後、必要に応じてこの
二酸化シリコン膜１１の表面を平坦化する。この後、こ
の二酸化シリコン膜１１上に、形成すべき下部電極に対
応した形状のレジストパターン１２をリソグラフィーに
より形成する。なお、多結晶シリコン膜に対して選択エ
ッチング可能であれば、この二酸化シリコン膜１１の代
わりに他の材料の膜を用いてもよい。Next, for example, a silicon dioxide film 11 is formed on the entire surface by, for example, a CVD method, and then the surface of this silicon dioxide film 11 is planarized if necessary. Thereafter, a resist pattern 12 having a shape corresponding to the lower electrode to be formed is formed on this silicon dioxide film 11 by lithography. Note that a film made of another material may be used instead of this silicon dioxide film 11, as long as the polycrystalline silicon film can be selectively etched.
【００２６】次に、このレジストパターン１２をマスク
として二酸化シリコン膜１１を例えば反応性イオンエッ
チング（ＲＩＥ）法により半導体基板１の主面に垂直方
向にエッチングする。これによって、図５に示すように
、レジストパターン１２で覆われていない部分の二酸化
シリコン膜１１にその下面に達する開口が形成される。Next, using the resist pattern 12 as a mask, the silicon dioxide film 11 is etched in a direction perpendicular to the main surface of the semiconductor substrate 1 by, for example, reactive ion etching (RIE). As a result, as shown in FIG. 5, an opening is formed in the portion of the silicon dioxide film 11 not covered by the resist pattern 12, reaching the lower surface thereof.
【００２７】次に、レジストパターン１２を除去した後
、例えばＣＶＤ法により全面に二層目の多結晶シリコン
膜１３を形成し、この多結晶シリコン膜１３にイオン注
入法や熱拡散法によりリンやヒ素のような不純物をドー
プして低抵抗化する。この後、この多結晶シリコン膜１
３上に、下部電極の外形に対応した形状のレジストパタ
ーン１４を形成する。Next, after removing the resist pattern 12, a second layer of polycrystalline silicon film 13 is formed on the entire surface by, for example, a CVD method, and phosphorus and other layers are injected into this polycrystalline silicon film 13 by an ion implantation method or a thermal diffusion method. Doping with impurities such as arsenic lowers the resistance. After this, this polycrystalline silicon film 1
3, a resist pattern 14 having a shape corresponding to the outer shape of the lower electrode is formed.
【００２８】次に、このレジストパターン１４をマスク
として多結晶シリコン膜１３をエッチングした後、この
レジストパターン１４を除去する。この後、多結晶シリ
コン膜１３を例えばＲＩＥ法により半導体基板１の主面
に垂直方向にエッチバックして、図２、図３及び図７に
示すように、下部電極７を形成する。なお、レジストパ
ターン１４を形成せず、多結晶シリコン膜１３をエッチ
バックするだけで下部電極７を形成するようにしてもよ
い。Next, after etching the polycrystalline silicon film 13 using this resist pattern 14 as a mask, this resist pattern 14 is removed. Thereafter, the polycrystalline silicon film 13 is etched back in a direction perpendicular to the main surface of the semiconductor substrate 1 by, for example, RIE, to form the lower electrode 7 as shown in FIGS. 2, 3, and 7. Note that the lower electrode 7 may be formed by simply etching back the polycrystalline silicon film 13 without forming the resist pattern 14.
【００２９】次に、二酸化シリコン膜１１をエッチング
除去する。次に、図１に示すように、下部電極７上に誘
電体膜８を形成する。この誘電体膜８として例えばＯＮ
Ｏ膜を用いる場合、下層の二酸化シリコン膜としては、
下部電極７を構成する多結晶シリコン膜の表面に形成さ
れた自然酸化膜若しくはこの多結晶シリコン膜を熱酸化
することにより形成された二酸化シリコン膜を用いる。
また、窒化シリコン膜はＣＶＤ法により形成する。更に
、上層の二酸化シリコン膜は、この窒化シリコン膜を酸
素雰囲気又は水蒸気雰囲気中において熱処理することに
より形成する。Next, the silicon dioxide film 11 is removed by etching. Next, as shown in FIG. 1, a dielectric film 8 is formed on the lower electrode 7. As this dielectric film 8, for example, ON
When using an O film, the lower silicon dioxide film is as follows:
A natural oxide film formed on the surface of the polycrystalline silicon film constituting the lower electrode 7 or a silicon dioxide film formed by thermally oxidizing this polycrystalline silicon film is used. Further, the silicon nitride film is formed by a CVD method. Furthermore, the upper silicon dioxide film is formed by heat-treating this silicon nitride film in an oxygen atmosphere or a water vapor atmosphere.
【００３０】次に、例えばＣＶＤ法により全面に三層目
の多結晶シリコン膜を形成した後、この多結晶シリコン
膜にイオン注入法や熱拡散法によりリンやヒ素のような
不純物をイオン注入する。この後、この多結晶シリコン
膜をエッチングによりパターニングしてスタックトキャ
パシタの上部電極９を形成する。Next, after forming a third layer of polycrystalline silicon film on the entire surface by, for example, CVD method, impurities such as phosphorus or arsenic are ion-implanted into this polycrystalline silicon film by ion implantation method or thermal diffusion method. . Thereafter, this polycrystalline silicon film is patterned by etching to form the upper electrode 9 of the stacked capacitor.
【００３１】この後、例えばＣＶＤ法により全面に層間
絶縁膜１０を形成した後、この層間絶縁膜１０、層間絶
縁膜６及びゲート酸化膜３の所定部分をエッチング除去
してコンタクトホールＣ２ を形成する。Thereafter, after forming an interlayer insulating film 10 on the entire surface by, for example, the CVD method, predetermined portions of this interlayer insulating film 10, interlayer insulating film 6, and gate oxide film 3 are removed by etching to form a contact hole C2. .
【００３２】次に、例えばスパッタ法や蒸着法により全
面に例えばアルミニウム膜のような金属膜を形成した後
、この金属膜をエッチングによりパターニングしてビッ
ト線ＢＬを形成する。この後、例えばプラズマＣＶＤ法
により窒化シリコン膜のようなパッシベーション膜（図
示せず）を形成し、目的とするＭＯＳダイナミックＲＡ
Ｍを完成させる。Next, a metal film such as an aluminum film is formed on the entire surface by, for example, sputtering or vapor deposition, and then this metal film is patterned by etching to form a bit line BL. After that, a passivation film (not shown) such as a silicon nitride film is formed by, for example, plasma CVD, and the desired MOS dynamic RA
Complete M.
【００３３】以上のように、この実施例によれば、スタ
ックトキャパシタの下部電極７にその上面から下面に達
する複数の開口７ａ〜７ｈが形成されているので、これ
らの開口７ａ〜７ｈの側壁による下部電極７の実効表面
積の増大により、実効キャパシタ面積を増大させること
ができる。これによって、スタックトキャパシタの蓄積
容量を十分に大きくすることができる。そして、ソフト
エラーが発生し難く、信頼性の高いＭＯＳダイナミック
ＲＡＭを実現することができる。しかも、フィン型スタ
ックトキャパシタセルを用いる従来のＭＯＳダイナミッ
クＲＡＭに比べて、その製造プロセスが非常に簡単であ
る。As described above, according to this embodiment, since a plurality of openings 7a to 7h are formed in the lower electrode 7 of the stacked capacitor reaching from the upper surface to the lower surface, the side walls of these openings 7a to 7h are By increasing the effective surface area of the lower electrode 7, the effective capacitor area can be increased. This makes it possible to sufficiently increase the storage capacity of the stacked capacitor. In addition, it is possible to realize a highly reliable MOS dynamic RAM in which soft errors are less likely to occur. Furthermore, the manufacturing process is much simpler than the conventional MOS dynamic RAM using fin-type stacked capacitor cells.
【００３４】以上、本発明の一実施例を説明したが、本
発明はこの実施例に限定されるものではない。Although one embodiment of the present invention has been described above, the present invention is not limited to this embodiment.
【００３５】例えば、上述した実施例においては、下部
電極７に形成された開口７ａ〜７ｈの断面形状は四角形
であるが、これらの開口７ａ〜７ｈの断面形状は四角形
以外の他の形状とすることも可能である。For example, in the embodiment described above, the cross-sectional shapes of the openings 7a to 7h formed in the lower electrode 7 are square, but the cross-sectional shapes of these openings 7a to 7h may be other than square. It is also possible.
【００３６】また、上述した実施例のように下部電極７
に開口７ａ〜７ｈを形成することによりその実効表面積
を増大させる代わりに、例えば、図８に示すように、下
部電極７を、半導体基板の主面に対して垂直な側壁を有
し且つその主面に平行な方向に延びる互いに交差した複
数の板状部７ｉ〜７ｌにより形成してもよい。Furthermore, as in the above embodiment, the lower electrode 7
Instead of increasing the effective surface area by forming openings 7a to 7h in the semiconductor substrate, for example, as shown in FIG. It may be formed by a plurality of plate-shaped portions 7i to 7l that extend in a direction parallel to the plane and intersect with each other.
【００３７】[0037]
【発明の効果】以上説明したように、本発明のＭＯＳ型
半導体装置によれば、スタックトキャパシタの下部電極
に、半導体基板の主面に対して垂直で且つ下部電極の上
端から下端まで延在した側壁を有する少なくとも１個の
間隙部が形成されているので、メモリセルの蓄積容量を
十分に大きくすることができ、しかも簡単なプロセスで
製造することができる。As explained above, according to the MOS type semiconductor device of the present invention, the lower electrode of the stacked capacitor has a structure that is perpendicular to the main surface of the semiconductor substrate and extends from the upper end to the lower end of the lower electrode. Since at least one gap portion having a sidewall having a rough shape is formed, the storage capacity of the memory cell can be sufficiently increased, and it can be manufactured by a simple process.
【図１】本発明の一実施例によるＭＯＳダイナミックＲ
ＡＭを示す断面図である。FIG. 1: MOS dynamic R according to an embodiment of the present invention.
It is a sectional view showing AM.
【図２】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す平面図である。FIG. 2 is a plan view showing the shape of a lower electrode of a stacked capacitor forming a memory cell of the MOS dynamic RAM shown in FIG. 1;
【図３】図１に示すＭＯＳダイナミックＲＡＭのメモリ
セルを構成するスタックトキャパシタの下部電極の形状
を示す斜視図である。FIG. 3 is a perspective view showing the shape of a lower electrode of a stacked capacitor forming a memory cell of the MOS dynamic RAM shown in FIG. 1;
【図４】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。4 is a cross-sectional view for explaining a method of manufacturing the MOS dynamic RAM shown in FIGS. 1, 2, and 3. FIG.
【図５】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。5 is a cross-sectional view for explaining a method of manufacturing the MOS dynamic RAM shown in FIGS. 1, 2, and 3. FIG.
【図６】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。6 is a cross-sectional view for explaining a method of manufacturing the MOS dynamic RAM shown in FIGS. 1, 2, and 3. FIG.
【図７】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭの製造方法を説明するための断面図である。7 is a cross-sectional view for explaining a method of manufacturing the MOS dynamic RAM shown in FIGS. 1, 2, and 3. FIG.
【図８】スタックトキャパシタの下部電極の別の実施例
を示す斜視図である。FIG. 8 is a perspective view showing another example of a lower electrode of a stacked capacitor.
１ 半導体基板 ３ ゲート酸化膜 ４ ソース領域 ５ ドレイン領域 ７ 下部電極 ８ 誘電体膜 ９ 上部電極 ＷＬ１ ワード線 ＷＬ２ ワード線 Ｃ１ コンタクトホール Ｃ２ コンタクトホール 1 Semiconductor substrate 3 Gate oxide film 4 Source area 5 Drain region 7 Lower electrode 8 Dielectric film 9 Upper electrode WL1 Word line WL2 Word line C1 Contact hole C2 Contact hole
Claims (3)
パシタとを有するＭＯＳ型半導体装置において、上記ス
タックトキャパシタの下部電極が、半導体基板の主面に
対して垂直で且つ上記下部電極の上端から下端まで延在
した側壁を有する少なくとも１個の間隙部を有している
ことを特徴とするＭＯＳ型半導体装置。1. A MOS semiconductor device having a MOS transistor and a stacked capacitor, wherein a lower electrode of the stacked capacitor is perpendicular to a main surface of a semiconductor substrate and extends from an upper end to a lower end of the lower electrode. 1. A MOS type semiconductor device comprising at least one gap portion having a sidewall with a flat sidewall.
対して垂直な側壁を有し且つ上記下部電極の上端から下
端まで延在した少なくとも１個の開口が形成されている
ことを特徴とする請求項１に記載のＭＯＳ型半導体装置
。2. At least one opening is formed in the lower electrode, the opening having a side wall perpendicular to the main surface of the semiconductor substrate and extending from the upper end to the lower end of the lower electrode. The MOS type semiconductor device according to claim 1.
対して垂直な側壁を有する複数の板状部からなることを
特徴とする請求項１に記載のＭＯＳ型半導体装置。3. The MOS type semiconductor device according to claim 1, wherein the lower electrode is comprised of a plurality of plate-shaped portions having sidewalls perpendicular to the main surface of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083478A JPH04294579A (en) | 1991-03-22 | 1991-03-22 | Mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083478A JPH04294579A (en) | 1991-03-22 | 1991-03-22 | Mos semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294579A true JPH04294579A (en) | 1992-10-19 |
Family
ID=13803578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083478A Withdrawn JPH04294579A (en) | 1991-03-22 | 1991-03-22 | Mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294579A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872373A (en) * | 1996-11-18 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Dram-capacitor structure |
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
-
1991
- 1991-03-22 JP JP3083478A patent/JPH04294579A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262449B1 (en) * | 1995-09-18 | 2001-07-17 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| US5872373A (en) * | 1996-11-18 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Dram-capacitor structure |
| US6096601A (en) * | 1996-11-18 | 2000-08-01 | Oki Electric Industry Co., Ltd. | Method of making a transistor and capacitor structure with a conductive pillar |
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