JPH0429409A - クロック信号作成回路 - Google Patents
クロック信号作成回路Info
- Publication number
- JPH0429409A JPH0429409A JP2134563A JP13456390A JPH0429409A JP H0429409 A JPH0429409 A JP H0429409A JP 2134563 A JP2134563 A JP 2134563A JP 13456390 A JP13456390 A JP 13456390A JP H0429409 A JPH0429409 A JP H0429409A
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- JP
- Japan
- Prior art keywords
- frequency
- circuit
- clock
- generation circuit
- phase
- Prior art date
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 10
- 238000005070 sampling Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、クロック信号作成回路に関する。
（ロ）従来の技術
放送技術双書５ ｒＶＴＲ技術」のｐｐ、１２１−１２
２にはサンプリングクロック（ｆｓとする）より高い周
波数の原発振クロック（サンプリングクロックのＮ倍と
する）を用意し、水平同期信号等でＮ分周回路をリセッ
トすることにより、１／（ｆｓ−Ｎ）秒の範囲で水平同
期信号と一定位相となるサンプリングクロックを得る方
法が示されている。
２にはサンプリングクロック（ｆｓとする）より高い周
波数の原発振クロック（サンプリングクロックのＮ倍と
する）を用意し、水平同期信号等でＮ分周回路をリセッ
トすることにより、１／（ｆｓ−Ｎ）秒の範囲で水平同
期信号と一定位相となるサンプリングクロックを得る方
法が示されている。
（ハ）発明が解決しようとする課題
フィードバック系のみのＰＬＬでは急激な位相変化に追
従できない。従来技術の後半に記した分周方式で、高い
精度を得ようとすると、高い周波数で動作する発振器と
分周回路が必要となり限度がある。
従できない。従来技術の後半に記した分周方式で、高い
精度を得ようとすると、高い周波数で動作する発振器と
分周回路が必要となり限度がある。
（ニ）課題を解決するための手段
本発明では、少しずつ位相の異なる複数のクロック信号
を作成し、基準となる信号に対して最適な位相を備えた
タロツク信号を選択する手段を備えた構成となっている
。
を作成し、基準となる信号に対して最適な位相を備えた
タロツク信号を選択する手段を備えた構成となっている
。
（ホ）作 用
すなわち、位相の異なる複数のクロック信号から最適な
位相のものを選択することから、クロック作成のために
必要な発振器、分周器等の高速動作対応のものを用いる
必要がなくなる。
位相のものを選択することから、クロック作成のために
必要な発振器、分周器等の高速動作対応のものを用いる
必要がなくなる。
（へ）実施例
以下、図面に従い、本発明の詳細な説明する。
第１図は全体の概略を示すブロック図、第２図は多相ク
ロック発生回路のブロック図、第３図は選択回路のブロ
ック図、第４図は動作説明のための波形図、第５図、第
６図は他の実施例を示す回路ブロック図である。
ロック発生回路のブロック図、第３図は選択回路のブロ
ック図、第４図は動作説明のための波形図、第５図、第
６図は他の実施例を示す回路ブロック図である。
１は入力される映像信号より水平同期信号を分離する回
路である。２は原発振回路で、３は多相タロツク発生回
路である。原発振回路２の周波数はサンプリング周波数
をｆｓとすると一般にＮ・ｆｓ（Ｎは整数）で、Ｎは３
の多相タロツク発生回路の方式によって決められる。４
はタロツク選択回路である。３多相タロツク発生回路３
によって得られたＭ個のクロックのうち、最適なものを
選択して出力する。
路である。２は原発振回路で、３は多相タロツク発生回
路である。原発振回路２の周波数はサンプリング周波数
をｆｓとすると一般にＮ・ｆｓ（Ｎは整数）で、Ｎは３
の多相タロツク発生回路の方式によって決められる。４
はタロツク選択回路である。３多相タロツク発生回路３
によって得られたＭ個のクロックのうち、最適なものを
選択して出力する。
多数クロック発生回路３としては、例えば第２図の様に
複数（Ｍ個）の遅延回路５−１〜５−Ｍを従属に接続す
る構成が考えられる。この場合発振回路２の周波数は、
Ｎ＝１つまりサンプリング周波数と等しくてよい。遅延
回路５−１〜５−Ｍの遅延時間をｄとすると発振回路２
の周波数はｄ＊Ｍ≧１ ／ ｆ ｓを満足することが望
ましい。二の場合精度は遅延時間ｄとなる。
複数（Ｍ個）の遅延回路５−１〜５−Ｍを従属に接続す
る構成が考えられる。この場合発振回路２の周波数は、
Ｎ＝１つまりサンプリング周波数と等しくてよい。遅延
回路５−１〜５−Ｍの遅延時間をｄとすると発振回路２
の周波数はｄ＊Ｍ≧１ ／ ｆ ｓを満足することが望
ましい。二の場合精度は遅延時間ｄとなる。
選択回路３はこのＭ個のクロック信号と基準となる水平
同期信号との位相比較を行ない、最適なものを選択する
。構成としては、例えば第３図のものが考えられる。第
３図の構成ではＭ個のタロツク信号をデータ入力とし、
水平同期信号をクロック信号とするＭ個のラッチ回路６
−１〜６−Ｍ（Ｄ型フリップ・フロップ）とその出力に
基づき選択動作を行なう論理回路７を備えている。
同期信号との位相比較を行ない、最適なものを選択する
。構成としては、例えば第３図のものが考えられる。第
３図の構成ではＭ個のタロツク信号をデータ入力とし、
水平同期信号をクロック信号とするＭ個のラッチ回路６
−１〜６−Ｍ（Ｄ型フリップ・フロップ）とその出力に
基づき選択動作を行なう論理回路７を備えている。
Ｍ個のタロツク信号をφ１、φ２、φ、・・・φ９とし
、そのクロック信号を水平同期信号の立上りエツジでラ
ッチした値をそれぞれＱｌ、Ｑ２、Ｑ。
、そのクロック信号を水平同期信号の立上りエツジでラ
ッチした値をそれぞれＱｌ、Ｑ２、Ｑ。
・・・ＱＭとする。この時φ１を選択する条件は、Ｑ１
＊Ｑ、＝１ （＊は論理積、１は真を表わす）、φ。
＊Ｑ、＝１ （＊は論理積、１は真を表わす）、φ。
を選択する条件は（Ｑ １’ｓ Ｑ ＊ ） ” （Ｑ
ｔ ＊ Ｑ ｒ ） ＝１である。一般にφ、（１≦
に６Ｍ）を選択する条件は次の様になる。
ｔ ＊ Ｑ ｒ ） ＝１である。一般にφ、（１≦
に６Ｍ）を選択する条件は次の様になる。
ａｌ
最終的に選択されるクロックをφとすると、φの一般式
はπを論理積、Σを論理和の記号として使って、次の様
になる。
はπを論理積、Σを論理和の記号として使って、次の様
になる。
（＝１
上記（１）の条件式の意味は次の様になる。隣接するク
ロック信号に関するラッチ出力の一方だけを否定した論
理積がＩ （真）であるならば、水平同期信号のエツジ
のタイミングは、この２つのクロック信号の間にあるは
ずである。この時、クロック信号と水平同期信号との位
相差は遅延時間ｄ以内となる。
ロック信号に関するラッチ出力の一方だけを否定した論
理積がＩ （真）であるならば、水平同期信号のエツジ
のタイミングは、この２つのクロック信号の間にあるは
ずである。この時、クロック信号と水平同期信号との位
相差は遅延時間ｄ以内となる。
ところが、（Ｑｂ＊Ｑｈ＋１）＝１の条件だけだと、ｄ
＊Ｍ＞１／ｆの場合、条件の成立する位相が２つ以上存
在する場合がある。そこで、φ、からφ８、φ３、・・
・φ、の順に優先順位を付与するたこの様にすることに
より、位相遅れが１ ／ ｆ ｓを越えたところからφ
１までのクロック信号は選択されなくなる。装置として
は、広い周波数範囲、特に、低周波のサンプリングクロ
ックにでも適応できるよう、ｄ＊Ｍの値大きくしておく
ほうが好ましい。
＊Ｍ＞１／ｆの場合、条件の成立する位相が２つ以上存
在する場合がある。そこで、φ、からφ８、φ３、・・
・φ、の順に優先順位を付与するたこの様にすることに
より、位相遅れが１ ／ ｆ ｓを越えたところからφ
１までのクロック信号は選択されなくなる。装置として
は、広い周波数範囲、特に、低周波のサンプリングクロ
ックにでも適応できるよう、ｄ＊Ｍの値大きくしておく
ほうが好ましい。
第５図は他の実施例のクロック発生回路を示している。
ここでは発振回路１０（２ｆｓの周波数を有する）から
作動アンプ１１に２ｆｓ発振信号を供給し、１８０度位
相の異なる信号を作成し。
作動アンプ１１に２ｆｓ発振信号を供給し、１８０度位
相の異なる信号を作成し。
さらにこの信号に基づいて、ラッチ回路１２．１３．１
４により、９０度ずつ位相の異なる４相りロック信号φ
１、φ８、φ３、φ４を作成している。
４により、９０度ずつ位相の異なる４相りロック信号φ
１、φ８、φ３、φ４を作成している。
この場合、ｄ ＝ １ ／ ４ ｆ ｓ、 Ｍ＝ ４で
あるからｃｌ＊Ｍ＝１／ｆ Ｓ％ＱｋＩＱ、＋１＝１の
条件が成立するクロック信号は１個だけなので、選択回
路の構成は簡単になる。
あるからｃｌ＊Ｍ＝１／ｆ Ｓ％ＱｋＩＱ、＋１＝１の
条件が成立するクロック信号は１個だけなので、選択回
路の構成は簡単になる。
第６図に第５図に対応した選択回路のブロック図を示す
。ここでは夫々のクロック信号φ、〜φ、を水平同期信
号の立上りでラッチ回路２１〜２４ラツチし、このラッ
チの出力（Ｑ及びＱ）からＱｋ＊Ｑｋ＋１の論理積をＮ
ＡＮＤゲート２５〜２８で求める。不要なグリッチを発
生させないために各ＮＡＮＤゲートの出力を対応するφ
、でラッチしたあと（ラッチ２９〜３２）、ＮＡＮＤゲ
ート （３３〜３６）でφ２を選択する。そしてＮＡＮ
Ｄゲート３７から最終的なりロック出力が得られる。
。ここでは夫々のクロック信号φ、〜φ、を水平同期信
号の立上りでラッチ回路２１〜２４ラツチし、このラッ
チの出力（Ｑ及びＱ）からＱｋ＊Ｑｋ＋１の論理積をＮ
ＡＮＤゲート２５〜２８で求める。不要なグリッチを発
生させないために各ＮＡＮＤゲートの出力を対応するφ
、でラッチしたあと（ラッチ２９〜３２）、ＮＡＮＤゲ
ート （３３〜３６）でφ２を選択する。そしてＮＡＮ
Ｄゲート３７から最終的なりロック出力が得られる。
第２の構成の場合、１ ／ ４ ｆ ｓの精度で制御す
るときに、２ｆｓの発振周波数でよく、高速の回路を必
要としない。
るときに、２ｆｓの発振周波数でよく、高速の回路を必
要としない。
以上の構成に加えて、発振回路を基準信号（水平同期信
号）とＰＬＬを利用して同期させる様にしてもよい。
号）とＰＬＬを利用して同期させる様にしてもよい。
（ト）発明の効果
以上述べた様に、本発明によれば基準信号に同期したク
ロック信号を高速動作の必要なしに、精度よく制御でき
るので効果がある。
ロック信号を高速動作の必要なしに、精度よく制御でき
るので効果がある。
第１図は実施例の概略を示すブロック図、第２図は多相
クロンク作成回路のブロック図、第３図は選択回路のブ
ロック図、第４図は波形図、第５図、第６図は第２実施
例を示すブロック図である。 ３・・・多相クロック作成回路、４・・・選択回路。
クロンク作成回路のブロック図、第３図は選択回路のブ
ロック図、第４図は波形図、第５図、第６図は第２実施
例を示すブロック図である。 ３・・・多相クロック作成回路、４・・・選択回路。
Claims (1)
- （１）位相の異なる複数のクロック信号を作成する手段
と、基準となる信号に応じて前記複数のクロック信号か
ら１つを選択する選択手段よりなるクロック信号作成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134563A JPH0429409A (ja) | 1990-05-23 | 1990-05-23 | クロック信号作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134563A JPH0429409A (ja) | 1990-05-23 | 1990-05-23 | クロック信号作成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429409A true JPH0429409A (ja) | 1992-01-31 |
Family
ID=15131260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134563A Pending JPH0429409A (ja) | 1990-05-23 | 1990-05-23 | クロック信号作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844765B2 (en) * | 2002-07-19 | 2005-01-18 | Nec Corporation | Multi-phase clock generation circuit |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
-
1990
- 1990-05-23 JP JP2134563A patent/JPH0429409A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| US6844765B2 (en) * | 2002-07-19 | 2005-01-18 | Nec Corporation | Multi-phase clock generation circuit |
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