JPH04291963A - Driving method for memory cell - Google Patents
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Landscapes
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はメモリ用トランジスタと
選択用トランジスタとからなるメモリセルがマトリクス
状に配列されたメモリセルの駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving a memory cell in which memory cells each including a memory transistor and a selection transistor are arranged in a matrix.
【０００２】0002
【従来の技術】図９は従来のＥＥＰ ＲＯＭ（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に用いられるメモ
リ素子を示す。この素子は通常、ｎチャネル形ＭＮＯＳ
素子とされている。すなわち、半導体基板１にはＰウェ
ル２が形成され、このＰウェル２にはｎ＋ 高濃度領域
のソース拡散層４およびｎ＋ 高濃度領域のドレイン拡
散層５が形成される。ソース拡散層４にはソース電極６
が接続して形成され、ドレイン拡散層５にはドレイン電
極７が接続して形成される。前記ソース拡散層４とドレ
イン拡散層５との間にはＳｉＯ２ 層８およびＳｉ３
Ｎ４ 層９を介してゲート電極１０が形成される。[Prior Art] FIG. 9 shows a conventional EEP ROM (ELE
Critically Erasable P
2 shows a memory element used in a programmable ROM (programmable ROM). This device is typically an n-channel MNOS
It is considered to be an element. That is, a P-well 2 is formed in a semiconductor substrate 1, and a source diffusion layer 4 of an n+ high concentration region and a drain diffusion layer 5 of an n+ high concentration region are formed in this P well 2. The source diffusion layer 4 has a source electrode 6
are connected to each other, and a drain electrode 7 is connected to the drain diffusion layer 5. Between the source diffusion layer 4 and the drain diffusion layer 5 are a SiO2 layer 8 and a Si3 layer.
A gate electrode 10 is formed via the N4 layer 9.
【０００３】図１０は従来のＥＥＰＲＯＭの駆動方法を
説明するための状態回路図であり、（ａ）はデータロー
ド状態、（ｂ）は消去状態、（ｃ）は書込み状態を示す
。このＥＥＰＲＯＭはメモリアレイ部１１、データロー
ドスイッチ部１２及びセンスアンプ入出力部（Ｓ．Ａ．
Ｉ／Ｏ）１３等より構成され、メモリアレイ部１１のメ
モリ用トランジスタＭＴｒは図９に示すようなｎチャネ
ル形ＭＮＯＳ素子より構成され、選択用トランジスタＳ
ＴｒはＭＯＳ素子より構成される。FIG. 10 is a state circuit diagram for explaining a conventional EEPROM driving method, in which (a) shows a data load state, (b) shows an erase state, and (c) shows a write state. This EEPROM includes a memory array section 11, a data load switch section 12, and a sense amplifier input/output section (S.A.
The memory transistor MTr of the memory array section 11 is composed of an n-channel type MNOS element as shown in FIG. 9, and the selection transistor S
The Tr is composed of a MOS element.
【０００４】即ち、メモリ書き換えの初期に行われるデ
ータロードは図１０（ａ）に示すように、書き換え番地
のメモリ用トランジスタＭＴｒ及び選択用トランジスタ
ＳＴｒのゲートを０電位にすると共に、メモリアレイ部
１１のＰウェル２を０電位にし、センスアンプ入出力部
１３よりの新データ「０」，「１」をデータロードスイ
ッチ部１２を介して図示しないデータロードラッチ部に
取り込む。この場合、図１０（ａ）のデータロード状態
では書き換え番地のメモリ用トランジスタＭＴｒには旧
データ「１」，「０」が書き込まれている。That is, as shown in FIG. 10(a), data loading performed at the initial stage of memory rewriting is performed by setting the gates of the memory transistor MTr and selection transistor STr at the rewriting address to 0 potential, and at the same time setting the gates of the memory transistor MTr and the selection transistor STr at the rewriting address to 0 potential. The P well 2 of is set to 0 potential, and new data "0" and "1" from the sense amplifier input/output section 13 are taken into the data load latch section (not shown) via the data load switch section 12. In this case, in the data load state of FIG. 10A, old data "1" and "0" are written in the memory transistor MTr at the rewrite address.
【０００５】次に、図１０（ｂ）に示すように、消去状
態では、書き換え番地のメモリ用トランジスタＭＴｒの
ゲートに負電圧−Ｖｐ 、選択用トランジスタＳＴｒの
ゲートに正電圧５Ｖをかけ、メモリアレイ部１１のＰウ
ェル２に正電圧５Ｖをかける。この図１０（ｂ）に示す
消去状態の場合には、書き換え番地のメモリ用トランジ
スタＭＴｒのゲートに負電圧−Ｖｐ が印加されている
為、Ｐウェル２内の正孔がＳｉＯ２ 層８（図９）中を
直接トンネル効果で注入され、Ｓｉ３ Ｎ４ 層９中の
正孔捕獲準位にトラップされる。このとき、しきい値電
圧は、マイナス側にシフトし「１」，「１」状態となる
。なお、この際、データロードスイッチ部１２に配置さ
れたスイッチングトランジスタのゲートに−Ｖｐ をか
け、いずれもオフ状態としておく。Next, as shown in FIG. 10(b), in the erase state, a negative voltage -Vp is applied to the gate of the memory transistor MTr at the rewrite address, and a positive voltage 5V is applied to the gate of the selection transistor STr. A positive voltage of 5 V is applied to the P well 2 of the section 11. In the erased state shown in FIG. 10(b), since a negative voltage -Vp is applied to the gate of the memory transistor MTr at the rewrite address, the holes in the P well 2 are transferred to the SiO2 layer 8 (FIG. 9). ) through the Si3N4 layer 9 by direct tunneling effect, and is trapped in the hole trapping level in the Si3N4 layer 9. At this time, the threshold voltage shifts to the negative side and enters the "1", "1" state. Note that at this time, -Vp is applied to the gates of the switching transistors arranged in the data load switch section 12 to keep them all off.
【０００６】次に、図１０（ｃ）に示すように、書込み
状態では、書き換え番地のメモリ用トランジスタＭＴｒ
のゲートに正電圧５Ｖ、選択用トランジスタＳＴｒのゲ
ートに正電圧５Ｖをかけ、メモリアレイ部１１のＰウェ
ル２に負電圧−Ｖｐ をかける。また、データロードス
イッチ部１２のスイッチングトランジスタのゲートには
、それぞれ−Ｖｐ または正電位５Ｖをかけ、書込み情
報である「０」に接続されている側のスイッチングトラ
ンジスタのみをオンにする。これによりオンされたスイ
ッチングトランジスタに接続された選択用トランジスタ
ＳＴｒを介して対応するメモリ用トランジスタＭＴｒの
ドレインに−Ｖｐ が供給され、このメモリ用トランジ
スタＭＴｒのＳｉ３ Ｎ４ 層９中の電子捕獲準位には
電子がトラップされ、このとき、しきい値電圧は、プラ
ス側にシフトし書込み状態「０」となる。この場合、消
去情報「１」に接続されたスイッチングトランジスタは
オフなので、このトランジスタに接続された選択用トラ
ンジスタＳＴｒもオフであり、これに対応するメモリ用
トランジスタＭＴｒは消去状態「１」を保持する。Next, as shown in FIG. 10(c), in the write state, the memory transistor MTr at the rewrite address
A positive voltage of 5 V is applied to the gate of the select transistor STr, a positive voltage of 5 V is applied to the gate of the selection transistor STr, and a negative voltage -Vp is applied to the P well 2 of the memory array section 11. Further, -Vp or a positive potential of 5 V is applied to the gates of the switching transistors of the data load switch section 12, respectively, and only the switching transistors connected to "0", which is the write information, are turned on. As a result, -Vp is supplied to the drain of the corresponding memory transistor MTr through the selection transistor STr connected to the turned-on switching transistor, and the electron capture level in the Si3 N4 layer 9 of this memory transistor MTr is electrons are trapped, and at this time, the threshold voltage shifts to the plus side and becomes a written state of "0". In this case, since the switching transistor connected to the erase information "1" is off, the selection transistor STr connected to this transistor is also off, and the corresponding memory transistor MTr maintains the erase state "1". .
【０００７】以上のように従来のＥＥＰＲＯＭは、メモ
リ用トランジスタＭＴｒへのデータの書き込みおよび消
去の選択／非選択を選択用トランジスタＳＴｒのゲート
バイアスと共通電極であるＰウェル２の電位との両方を
工夫することで達成していた。As described above, in the conventional EEPROM, the selection/non-selection of writing and erasing data into the memory transistor MTr is controlled by both the gate bias of the selection transistor STr and the potential of the P well 2, which is a common electrode. This was achieved through ingenuity.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、ＴＦＴ
では各トランジスタをアイソレーションすることにより
、素子分離構造を形成するに必要な工程を省略してコス
ト上のメリットをもたせているものであるから、共通電
極であるＰウェルを形成して素子分離を行なうようにし
たのでは何のメリットもなくなる。したがって、Ｐウェ
ル電位を使うというメモリセルの駆動方法は採用できな
い。又、Ｐウェルのような基板電位をもたないＴＦＴで
は、書込み又は消去モードでの信号はソース／ドレイン
とメモリゲートと選択ゲートの３種類で済むが、メモリ
ゲート下がフローティングになるため、非選択時にメモ
リゲート−ソース／ドレイン間に電圧がかかり、非選択
が多数回繰返されると、メモリゲート−ソース／ドレイ
ン間に蓄積される電荷がチャージアップして誤動作を生
じる虞があった。[Problem to be solved by the invention] However, TFT
By isolating each transistor, the steps required to form an element isolation structure are omitted, which brings cost benefits. There will be no benefit if you do this. Therefore, a memory cell driving method using the P-well potential cannot be adopted. In addition, in a TFT that does not have a substrate potential such as a P-well, there are only three types of signals in write or erase mode: the source/drain, the memory gate, and the selection gate, but since the area below the memory gate is floating, there are no If a voltage is applied between the memory gate and the source/drain during selection and non-selection is repeated many times, there is a risk that charges accumulated between the memory gate and the source/drain will charge up and cause malfunction.
【０００９】本発明は上記の実情に鑑みてなされたもの
で、Ｐウェル等の共通電位を用いることなく、選択用ト
ランジスタのバイアス条件で、メモリ用トランジスタへ
のデータの書込みまたは消去の選択／非選択ができると
共に、非選択時にメモリゲートとソースまたはドレイン
間に蓄積される電荷がチャージアップするのを防止し得
るメモリセルの駆動方法を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and it is possible to select/disable writing or erasing data to a memory transistor based on the bias conditions of the selection transistor without using a common potential such as a P-well. It is an object of the present invention to provide a method for driving a memory cell that allows selection and also prevents charges accumulated between a memory gate and a source or drain from being charged up when not selected.
【００１０】0010
【課題を解決するための手段】本発明は上記課題を解決
するために、メモリ用トランジスタと選択用トランジス
タとからなるメモリセルがマトリクス状に配列されたメ
モリセルの駆動方法において、選択されたラインに接続
されたメモリ用トランジスタのメモリゲート−ソース／
ドレイン間電圧として書込み電圧もしくは消去電圧を印
加した後、すべてのメモリセルに対して、メモリゲート
−ソース／ドレイン間を同電位とし、かつ選択用トラン
ジスタのゲート−ソース／ドレイン間電圧として選択用
トランジスタがオンする電圧を印加して非選択時のメモ
リゲート−ソース／ドレイン間に蓄積された電荷を放電
することを特徴とするものである。[Means for Solving the Problems] In order to solve the above problems, the present invention provides a method for driving a memory cell in which memory cells each including a memory transistor and a selection transistor are arranged in a matrix. The memory gate of the memory transistor connected to the source/
After applying a write voltage or an erase voltage as a drain-to-drain voltage, set the memory gate and source/drain to the same potential for all memory cells, and set the selection transistor's gate-source/drain voltage to the selection transistor. A voltage that turns on the memory gate is applied to discharge the charge accumulated between the memory gate and the source/drain when the memory gate is not selected.
【００１１】[0011]
【作用】上記手段により、書込みまたは消去がなされた
後、非選択メモリセルのメモリゲート−ソース／ドレイ
ン間が同電位とされた状態で選択用トランジスタがオン
するので、選択メモリセルの記憶状態を変動することな
く、非選択メモリセルに蓄積された電荷を放電する。[Operation] With the above means, after writing or erasing is performed, the selection transistor is turned on with the memory gate and source/drain of the unselected memory cell being at the same potential, so the storage state of the selected memory cell is changed. Charges accumulated in unselected memory cells are discharged without fluctuation.
【００１２】0012
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１３】図１は本発明に係るメモリセルの断面図を
示す。例えばガラス等の絶縁基板２１上にはポリシリコ
ン等の半導体層２２が形成され、この半導体層２２には
ｎ＋高濃度領域２３１，２３２，２３３，２３４及びｎ
− 低濃度領域２４１，２４２，２４３，２４４が形成
される。前記ｎ＋ 高濃度領域２３２と２３３間の上に
は例えば窒化硅素等の第２の絶縁層２５を介して例えば
Ａｌ等のメモリ用トランジスタＭＴＲのゲート電極２６
が形成される。絶縁層２５は、例えばＳｉ／Ｎ比が化学
量論比０．７５よりも大きい窒化硅素ＳｉＮよりなるも
ので、ホットエレクトロンやファウラーノルドハイム効
果によって電子や正孔を捕獲し、かつ、放出することが
できるものである。この絶縁層２５はＳｉＯ２ 薄膜お
よびＳｉ３ Ｎ４の２層構造としてもよい。この場合、
メモリ用トランジスタＭＴＲはゲート電極２６とｎ＋
高濃度領域２３２，２３３の重なりを大きくとって容量
をもたせるように形成される。前記ｎ− 低濃度領域２
４１と２４２間の上には例えばＳｉＯ２等の第１の絶縁
層２７を介して選択用トランジスタＳＴＲ１の例えばポ
リシリコン等よりなるゲート電極２８１が形成され、前
記ｎ− 低濃度領域２４３と２４４間の上には例えばＳ
ｉＯ２ 等の第１の絶縁層２７を介して選択用トランジ
スタＳＴＲの例えばポリシリコン等よりなるゲート電極
２８２が形成される。この場合、選択用トランジスタＳ
ＴＲ１のゲート電極２８１はｎ− 低濃度領域２４１，
２４２とセルフアラインで形成され、かつ容量を十分小
さくして無視できるように形成される。また、選択用ト
ランジスタＳＴＲ２のゲート電極２８２もｎ− 低濃度
領域２４３，２４４とセルフアラインで形成され、容量
を十分小さくして無視できるように形成される。前記第
１の絶縁層２７は全体を覆うように形成される。前記ｎ
＋ 高濃度領域２３１には例えばＡｌ等よりなるソース
電極３０が接続して形成され、前記ｎ＋ 高濃度領域２
３４には例えばＡｌ等よりなるドレイン電極３１が接続
して形成される。FIG. 1 shows a cross-sectional view of a memory cell according to the invention. For example, a semiconductor layer 22 such as polysilicon is formed on an insulating substrate 21 such as glass, and this semiconductor layer 22 includes n+ high concentration regions 231, 232, 233, 234 and
- Low concentration regions 241, 242, 243, 244 are formed. A gate electrode 26 of a memory transistor MTR made of Al or the like is interposed between the n+ high concentration regions 232 and 233 via a second insulating layer 25 of silicon nitride or the like.
is formed. The insulating layer 25 is made of silicon nitride SiN with a Si/N ratio higher than the stoichiometric ratio of 0.75, for example, and can capture and release electrons and holes by hot electrons and the Fowler-Nordheim effect. It is something that can be done. This insulating layer 25 may have a two-layer structure of a SiO2 thin film and Si3 N4. in this case,
Memory transistor MTR has gate electrode 26 and n+
The high concentration regions 232 and 233 are formed to have a large overlap to provide a large capacity. Said n- low concentration region 2
A gate electrode 281 made of polysilicon or the like of the selection transistor STR1 is formed between the n- low concentration regions 243 and 242 via a first insulating layer 27 made of SiO2 or the like. For example, S
A gate electrode 282 made of polysilicon or the like of the selection transistor STR is formed via the first insulating layer 27 made of iO2 or the like. In this case, the selection transistor S
The gate electrode 281 of TR1 is an n- low concentration region 241,
242, and is formed so that the capacitance is sufficiently small to be ignored. Further, the gate electrode 282 of the selection transistor STR2 is also formed in self-alignment with the n- low concentration regions 243 and 244, and is formed so that the capacitance is sufficiently small to be ignored. The first insulating layer 27 is formed to cover the entire structure. Said n
A source electrode 30 made of, for example, Al is connected to and formed in the + high concentration region 231, and the n+ high concentration region 2
A drain electrode 31 made of, for example, Al is connected to and formed at 34 .
【００１４】図２は図１のメモリセルの回路図である。
ソース電極３０は選択用トランジスタＳＴＲ１のソース
（ｎ＋ 高濃度領域２３１）に接続され、この選択用ト
ランジスタＳＴＲ１のドレイン（ｎ＋ 高濃度領域２３
２）はメモリ用トランジスタＭＴＲのソース（ｎ＋ 高
濃度領域２３２）に接続される。このメモリ用トランジ
スタＭＴＲのドレイン（ｎ＋ 高濃度領域２３３）は選
択用トランジスタＳＴＲ２のソース（ｎ＋ 高濃度領域
２３３）に接続され、この選択用トランジスタＳＴＲ２
のドレイン（ｎ＋ 高濃度領域２３４）はドレイン電極
３１に接続される。前記メモリ用トランジスタＭＴＲに
はゲート電極２６が設けられ、前記選択用トランジスタ
ＳＴＲ１のゲート電極２８１と前記選択用トランジスタ
ＳＴＲ２のゲート電極２８２はゲート端子２８に接続さ
れる。前記メモリ用トランジスタＭＴＲのドレイン（ｎ
＋ 高濃度領域２３３）と選択用トランジスタＳＴＲ２
のソース（ｎ＋ 高濃度領域２３３）との接続点をノー
ド２９とする。FIG. 2 is a circuit diagram of the memory cell of FIG. 1. The source electrode 30 is connected to the source (n+ high concentration region 231) of the selection transistor STR1, and the drain (n+ high concentration region 231) of the selection transistor STR1.
2) is connected to the source (n+ high concentration region 232) of the memory transistor MTR. The drain (n+ high concentration region 233) of this memory transistor MTR is connected to the source (n+ high concentration region 233) of the selection transistor STR2.
The drain (n+ high concentration region 234) is connected to the drain electrode 31. The memory transistor MTR is provided with a gate electrode 26, and the gate electrode 281 of the selection transistor STR1 and the gate electrode 282 of the selection transistor STR2 are connected to the gate terminal 28. The drain (n
+ High concentration region 233) and selection transistor STR2
The connection point with the source (n+ high concentration region 233) is designated as node 29.
【００１５】図４は図２のメモリ用トランジスタＭＴＲ
のゲート電極２６からドレイン電極３１までの等価回路
図である。Ｃｍｇはメモリ用トランジスタＭＴＲのゲー
ト容量、Ｖｍｇはメモリ用トランジスタＭＴＲのゲート
電極２６とソース／ドレイン間の電圧、Ｒｏｎ／Ｒｏｆ
ｆ は選択用トランジスタＳＴＲ２のチャネル抵抗で、
Ｒｏｎは選択時のチャネル抵抗、Ｒｏｆｆ は非選択時
のチャネル抵抗である。Ｃｓｇは選択用トランジスタＳ
ＴＲ２のゲート容量であるが、選択用トランジスタＳＴ
Ｒ２のゲート電極２８２はｎ− 低濃度領域２４３，２
４４とセルフアラインで形成されるため、選択用トラン
ジスタＳＴＲ２のゲート容量Ｃｓｇは十分小さくし無視
することができる。したがって、ゲート電極２６とドレ
イン電極３１間にゲート容量Ｃｍｇとチャネル抵抗Ｒｏ
ｎ／Ｒｏｆｆ が直列に接続された回路となる。前記ゲ
ート電極２６とドレイン電極３１間に電圧Ｖｐを印加し
た場合、メモリ用トランジスタＭＴＲのゲート電極とソ
ース／ドレイン間の電圧Ｖｍｇはゲート容量Ｃｍｇとチ
ャネル抵抗Ｒｏｎ／Ｒｏｆｆ の時定数で決まる。すな
わち、非選択時のメモリセルの時定数ｔｏｆｆ はｔｏ
ｆｆ ＝Ｒｏｆｆ ×Ｃｍｇとなり、選択時の書込み／
消去メモリセルの時定数ｔｏｎはｔｏｎ＝Ｒｏｎ×Ｃｍ
ｇとなる。Ｒｏｎは例えば５×１０５ Ωであり、Ｒｏ
ｆｆ は例えば５×１０１０Ωである。Ｒｏｆｆ ／Ｒ
ｏｎ＝１０３ 以上あれば効果がある。FIG. 4 shows the memory transistor MTR of FIG.
3 is an equivalent circuit diagram from the gate electrode 26 to the drain electrode 31. FIG. Cmg is the gate capacitance of the memory transistor MTR, Vmg is the voltage between the gate electrode 26 and the source/drain of the memory transistor MTR, and Ron/Rof
f is the channel resistance of the selection transistor STR2,
Ron is the channel resistance when selected, and Roff is the channel resistance when not selected. Csg is a selection transistor S
The gate capacitance of TR2 is the selection transistor ST.
The gate electrode 282 of R2 is the n- low concentration region 243,2
44, the gate capacitance Csg of the selection transistor STR2 is sufficiently small and can be ignored. Therefore, between the gate electrode 26 and the drain electrode 31, there is a gate capacitance Cmg and a channel resistance Ro.
This is a circuit in which n/Roff are connected in series. When a voltage Vp is applied between the gate electrode 26 and the drain electrode 31, the voltage Vmg between the gate electrode and the source/drain of the memory transistor MTR is determined by the time constant of the gate capacitance Cmg and the channel resistance Ron/Roff. In other words, the time constant toff of the memory cell when not selected is to
ff = Roff × Cmg, writing when selected /
The time constant ton of erased memory cell is ton=Ron×Cm
g. Ron is, for example, 5×105 Ω, and Ro
ff is, for example, 5×10 10 Ω. Roff/R
It is effective if on=103 or more.
【００１６】図３はメモリ用トランジスタＭＴＲのメモ
リ特性を示す。すなわち、電圧Ｖｐがメモリ用トランジ
スタＭＴＲのゲート電極とソース／ドレイン間（ゲート
電極２６とノード２９間）に電圧Ｖｍｇとして印加され
れば、１００μｓでもしきい値電圧Ｖｔｈは書込み側の
プラス側にも、消去側のマイナス側にもシフトする。一
方、電圧ＶＩＮＨ 以下がメモリ用トランジスタＭＴＲ
のゲート電極とソース／ドレイン間（ゲート電極２６と
ノード２９間）に電圧Ｖｍｇとして印加される場合には
、１ｓｅｃ（１００μｓを１００００回に等しい）以上
でもしきい値電圧Ｖｔｈは書込み側のプラス側にも、消
去側のマイナス側にもシフトしない。この関係は、メモ
リ用トランジスタＭＴＲのゲート絶縁膜の膜質あるいは
膜厚によって制御できる。FIG. 3 shows the memory characteristics of memory transistor MTR. That is, if the voltage Vp is applied as the voltage Vmg between the gate electrode and the source/drain of the memory transistor MTR (between the gate electrode 26 and the node 29), the threshold voltage Vth will also be on the write side plus side even for 100 μs. , it also shifts to the minus side on the erasure side. On the other hand, below the voltage VINH is the memory transistor MTR.
When the voltage Vmg is applied between the gate electrode and the source/drain (between the gate electrode 26 and the node 29), the threshold voltage Vth remains on the plus side of the write side even for 1 sec (100 μs equals 10,000 times) or more. It also does not shift to the minus side of the elimination side. This relationship can be controlled by the quality or thickness of the gate insulating film of the memory transistor MTR.
【００１７】以上のように、メモリ用トランジスタＭＴ
Ｒのしきい値電圧Ｖｔｈは電圧Ｖｍｇと印加時間の両方
によって影響を受ける。そして、上記のように電圧Ｖｍ
ｇはゲート容量Ｃｍｇとチャネル抵抗Ｒｏｎ／Ｒｏｆｆ
の時定数で決まるから、図４において、ゲート電極２
６とドレイン電極３１間に電圧Ｖｐを１００μｓ印加し
たとき、選択時のメモリセルの選択用トランジスタＳＴ
Ｒのチャネル抵抗Ｒｏｎは小さいため、メモリ用トラン
ジスタＭＴＲのゲート電極とソース／ドレイン間の電圧
Ｖｍｇとして、略Ｖｐがおよそ１００μｓ印加され、し
きい値電圧Ｖｔｈは書込み側のプラス側にも、消去側の
マイナス側にもシフトする。一方、図４において、ゲー
ト電極２６とドレイン電極３１間に電圧Ｖｐを１００μ
ｓ印加したとき、非選択時のメモリセルの選択用トラン
ジスタＳＴＲのチャネル抵抗Ｒｏｆｆ は大きいため、
メモリ用トランジスタＭＴＲのゲート電極とソース／ド
レイン間の電圧Ｖｍｇとして、Ｖｍｇ≦ＶＩＮＨ であ
るようにすれば、しきい値電圧Ｖｔｈは書込み側のプラ
ス側にも、消去側のマイナス側にもシフトしない。As described above, the memory transistor MT
The threshold voltage Vth of R is influenced by both the voltage Vmg and the application time. Then, as mentioned above, the voltage Vm
g is gate capacitance Cmg and channel resistance Ron/Roff
Since it is determined by the time constant of gate electrode 2 in FIG.
6 and the drain electrode 31 for 100 μs, the selection transistor ST of the memory cell at the time of selection
Since the channel resistance Ron of R is small, approximately Vp is applied for approximately 100 μs as the voltage Vmg between the gate electrode and source/drain of the memory transistor MTR, and the threshold voltage Vth is applied to both the positive side of the write side and the erase side. also shifts to the negative side. On the other hand, in FIG. 4, a voltage Vp of 100μ is applied between the gate electrode 26 and the drain electrode 31.
When s is applied, the channel resistance Roff of the selection transistor STR of the memory cell when not selected is large, so
If the voltage Vmg between the gate electrode and source/drain of the memory transistor MTR is set so that Vmg≦VINH, the threshold voltage Vth will not shift to the plus side on the write side or the minus side on the erase side. .
【００１８】図５は本発明メモリセルをアレイにしたと
きの消去時の回路図を示し、図６は同じく書込み時の回
路図を示す。両図において電圧Ｖｐに印加時間を１００
μｓ程度とし、Ｒｏｎ／Ｒｏｆｆ を１０４程度とする
。図５において、メモリ用トランジスタＭＴＲ１はゲー
ト電極が０Ｖ、ソース／ドレインラインが電圧Ｖｐ（＝
５Ｖ）であり、かつ選択用トランジスタＳＴＲ１１，Ｓ
ＴＲ１２はゲート電極ＶＯＮが印加されて選択されてい
るから、メモリ用トランジスタＭＴＲ１のソース／ドレ
インに電圧Ｖｐが印加されるため、メモリ用トランジス
タＭＴＲ１のゲート絶縁膜に正孔がトラップされ、しき
い値電圧Ｖｔｈはマイナス側にシフトし消去状態となる
。メモリ用トランジスタＭＴＲ２は選択用トランジスタ
ＳＴＲ２１，ＳＴＲ２２が選択状態であるが、メモリ用
トランジスタＭＴＲ２のゲート電極とソース／ドレイン
が同電圧０Ｖになるため、メモリ用トランジスタＭＴＲ
２の内容は変わらない。メモリ用トランジスタＭＴＲ３
，ＭＴＲ４は選択用トランジスタＳＴＲ３１，ＳＴＲ３
２、ＳＴＲ４１，ＳＴＲ４２が非選択となるためメモリ
内容は変わらない。また、図６において、メモリ用トラ
ンジスタＭＴＲ１はゲート電極が電圧Ｖｐ（＝５Ｖ）、
ソース／ドレインラインが電圧０Ｖであり、選択用トラ
ンジスタＳＴＲ１１，ＳＴＲ１２はゲート電極ＶＯＮが
印加されて選択状態であるから、メモリ用トランジスタ
ＭＴＲ１のソース／ドレインが０Ｖになるため、メモリ
用トランジスタＭＴＲ１のゲート絶縁膜に電子がトラッ
プされ、しきい値電圧Ｖｔｈはプラス側にシフトし書込
み状態となる。メモリ用トランジスタＭＴＲ２は選択用
トランジスタＳＴＲ２１，ＳＴＲ２２が選択されるが、
メモリ用トランジスタＭＴＲ２のゲート電極とソース／
ドレインが同電圧Ｖｐになるため、メモリ用トランジス
タＭＴＲ２の内容は変わらない。メモリ用トランジスタ
ＭＴＲ３，ＭＴＲ４は選択用トランジスタＳＴＲ３１，
ＳＴＲ３２、ＳＴＲ４１，ＳＴＲ４２が非選択となるた
めメモリ内容は変わらない。FIG. 5 shows a circuit diagram during erasing when the memory cells of the present invention are arranged in an array, and FIG. 6 similarly shows a circuit diagram during writing. In both figures, the application time to voltage Vp is 100
It is assumed to be about μs, and Ron/Roff is about 104. In FIG. 5, the memory transistor MTR1 has a gate electrode of 0V and a source/drain line of voltage Vp (=
5V), and the selection transistor STR11,S
Since TR12 is selected by applying the gate electrode VON, the voltage Vp is applied to the source/drain of the memory transistor MTR1, so holes are trapped in the gate insulating film of the memory transistor MTR1, and the threshold value The voltage Vth shifts to the negative side and enters the erased state. In the memory transistor MTR2, the selection transistors STR21 and STR22 are in the selected state, but since the gate electrode and the source/drain of the memory transistor MTR2 have the same voltage of 0V, the memory transistor MTR2
The contents of 2 remain unchanged. Memory transistor MTR3
, MTR4 are selection transistors STR31, STR3
2. Since STR41 and STR42 are not selected, the memory contents do not change. In addition, in FIG. 6, the gate electrode of the memory transistor MTR1 has a voltage Vp (=5V),
Since the source/drain line has a voltage of 0V and the selection transistors STR11 and STR12 are in the selected state with the gate electrode VON applied, the source/drain of the memory transistor MTR1 becomes 0V, so the gate of the memory transistor MTR1 Electrons are trapped in the insulating film, and the threshold voltage Vth shifts to the plus side, resulting in a write state. As the memory transistor MTR2, the selection transistors STR21 and STR22 are selected,
Gate electrode and source of memory transistor MTR2/
Since the drain becomes the same voltage Vp, the contents of the memory transistor MTR2 remain unchanged. Memory transistors MTR3, MTR4 are selection transistors STR31,
Since STR32, STR41, and STR42 are not selected, the memory contents remain unchanged.
【００１９】図５、図６から、書込み／消去メモリセル
の非選択は、データライン方向に直列につながったメモ
リセルの数だけ行われるが、Ｖｍｇ≦ＶＩＮＨ なら１
ｓｅｃでもメモリ内容が変わらない条件の場合、１００
μｓの印加時間では、メモリセルを縦方向に１００００
個集積してもメモリセルの中を自在に書き分けられるこ
とを示している。今、メモリ用トランジスタが消去状態
を選択され、その後、何回も書込み非選択が行われた場
合について説明する。From FIGS. 5 and 6, programming/erasing memory cells are deselected by the number of memory cells connected in series in the data line direction, but if Vmg≦VINH, 1
100 if the memory contents do not change even after sec.
With an application time of μs, the memory cell is
This shows that even if the memory cells are individually integrated, it is possible to freely write to different parts of the memory cells. Now, a case will be described in which a memory transistor is selected to be in an erased state, and then written to and deselected many times.
【００２０】図７は上述した図５および図６に示された
メモリセルの駆動方法すなわちメモリセルのリフレッシ
ュが行われない動作波形を示す。即ち、メモリ用トラン
ジスタのメモリゲートＭＧに０Ｖ、データラインＤＬに
電圧Ｖｐが印加されてメモリゲート−データライン間電
圧ＶＭＧ−ＤＬ として電圧−Ｖｐが印加され、選択用
トランジスタＳＴＲのゲートＣＧに電圧Ｖｏｎが印加さ
れることにより、即座（ｔｏｎ＝Ｒｏｎ×Ｃｍｇ）にメ
モリ用トランジスタＭＴＲのゲート電極とソース／ドレ
イン間の電圧Ｖｍｇは電圧−Ｖｐとなる。これにより、
メモリ用トランジスタＭＴＲのゲート絶縁膜に正孔が注
入され消去状態になる。その後、メモリ用トランジスタ
のメモリゲートＭＧに電圧Ｖｐが印加され、データライ
ンＤＬが０Ｖにされてメモリゲート−データライン間電
圧ＶＭＧ−ＤＬ として電圧Ｖｐが印加され、書込み可
能状態になるが、当該メモリセルの選択用トランジスタ
ＳＴＲのゲートはＶｏｆｆ であるため、当該メモリセ
ルは非選択状態となり、メモリ用トランジスタＭＴＲに
は書き込まれない。しかし、書込みパルス幅ＰＶＰの期
間、選択用トランジスタＳＴＲのチャネル抵抗Ｒｏｆｆ
を介してメモリ用トランジスタのメモリゲート−ソー
ス／ドレイン間に電荷が蓄積される。この場合、Ｒｏｆ
ｆ はＲｏｎに対して極めて大きいので、このメモリゲ
ート−ソース／ドレイン間に蓄積される電荷は極少であ
るが、この電荷の蓄積により−ＶｐであったＶｍｇは電
荷が蓄積された分だけプラス側に移行する。書込み非選
択が数百回、数千回と繰返されると、Ｖｍｇはプラス側
に移行してしまい消去状態が失われる。すなわち、共通
電極を用いず、選択用トランジスタの選択時と非選択時
のチャネル抵抗比Ｒｏｎ／Ｒｏｆｆ を利用する駆動方
法では、選択用トランジスタのゲート成膜等に制約があ
る。又、この条件を満たさない場合は勿論、満たした場
合でさえも、メモリ用トランジスタには非選択時に僅か
ながらも電荷の蓄積が生じ、非選択の繰返しによってメ
モリ内容の消失という問題が生じる。そこで、メモリセ
ルのリフレッシュが必要になる。FIG. 7 shows a method for driving the memory cells shown in FIGS. 5 and 6, ie, operation waveforms in which the memory cells are not refreshed. That is, 0V is applied to the memory gate MG of the memory transistor, voltage Vp is applied to the data line DL, voltage -Vp is applied as the memory gate-data line voltage VMG-DL, and voltage Von is applied to the gate CG of the selection transistor STR. is applied, the voltage Vmg between the gate electrode and the source/drain of the memory transistor MTR becomes the voltage -Vp immediately (ton=Ron×Cmg). This results in
Holes are injected into the gate insulating film of the memory transistor MTR, resulting in an erased state. After that, a voltage Vp is applied to the memory gate MG of the memory transistor, the data line DL is set to 0V, and the voltage Vp is applied as the memory gate-data line voltage VMG-DL, which brings the memory into a writable state. Since the gate of the cell selection transistor STR is at Voff, the memory cell is in a non-selected state and no data is written to the memory transistor MTR. However, during the period of the write pulse width PVP, the channel resistance Roff of the selection transistor STR
Charge is accumulated between the memory gate and the source/drain of the memory transistor via the memory transistor. In this case, Rof
Since f is extremely large with respect to Ron, the charge accumulated between the memory gate and the source/drain is extremely small, but due to the accumulation of charge, Vmg, which was -Vp, changes to the positive side by the amount of charge accumulated. to move to. When write non-selection is repeated hundreds or thousands of times, Vmg shifts to the positive side and the erased state is lost. That is, in a driving method that does not use a common electrode and uses the channel resistance ratio Ron/Roff of the selection transistor when it is selected and when it is not selected, there are restrictions on the gate film formation of the selection transistor, etc. Furthermore, if this condition is not met, or even if it is met, a small amount of charge will accumulate in the memory transistor when it is not selected, and repeated deselections will cause the problem of memory contents being erased. Therefore, it is necessary to refresh the memory cells.
【００２１】図８は本発明に係るメモリセルのリフレッ
シュが行われる動作波形を示す。すなわち、メモリ用ト
ランジスタＭＴＲのメモリゲートＭＧに０Ｖ、データラ
インＤＬに電圧Ｖｐが印加されてメモリゲート−データ
ライン間電圧ＶＭＧ−ＤＬ として電圧−Ｖｐが印加さ
れ、選択用トランジスタＳＴＲのゲートＣＧに電圧Ｖｏ
ｎが印加されることにより、即座（ｔｏｎ＝Ｒｏｎ×Ｃ
ｍｇ）にメモリ用トランジスタＭＴＲのゲート電極とソ
ース／ドレイン間の電圧Ｖｍｇは電圧−Ｖｐとなる。こ
れにより、メモリ用トランジスタＭＴＲのゲート絶縁膜
に正孔が注入され消去状態になる。その後、すべてのメ
モリセルに対してソースラインＳＬとドレインラインＤ
Ｌを０Ｖにすると共にメモリゲートラインを０Ｖにして
同電位するか、メモリゲートラインとソースラインＳＬ
，ドレインラインＤＬを電圧Ｖｐにして同電位とし、か
つ選択用トランジスタＳＴＲのゲートＣＧに電圧Ｖｏｎ
を印加して、非選択時にメモリゲート−ソース／ドレイ
ン間に蓄積された電荷を放電してメモリセルのリフレッ
シュをする。
その後、メモリ用トランジスタのメモリゲートＭＧに電
圧Ｖｐが印加され、データラインＤＬが０Ｖにされてメ
モリゲート−データライン間電圧ＶＭＧ−ＤＬ として
電圧Ｖｐが印加され、書込み可能状態になるが、当該メ
モリセルの選択用トランジスタＳＴＲのゲートはＶｏｆ
ｆ であるため、当該メモリセルは非選択状態となり、
メモリ用トランジスタＭＴＲには書き込まれない。しか
し、この場合、書込みパルス幅ＰＶＰの期間、選択用ト
ランジスタＳＴＲのチャネル抵抗Ｒｏｆｆ を介してメ
モリ用トランジスタのメモリゲート−ソース／ドレイン
間に電荷が蓄積される。そこで、すべてのメモリセルに
対してソースラインＳＬとドレインラインＤＬを０Ｖに
すると共にメモリゲートラインを０Ｖにして同電位する
か、メモリゲートラインとソースラインＳＬ，ドレイン
ラインＤＬを電圧Ｖｐにして同電位とし、かつ選択用ト
ランジスタＳＴＲのゲートＣＧに電圧Ｖｏｎを印加して
、非選択時にメモリゲート−ソース／ドレイン間に蓄積
された電荷を放電してメモリセルのリフレッシュをする
。以後、書込み非選択の都度メモリセルのリフレッシュ
をする。FIG. 8 shows operational waveforms for refreshing memory cells according to the present invention. That is, 0V is applied to the memory gate MG of the memory transistor MTR, a voltage Vp is applied to the data line DL, a voltage -Vp is applied as the memory gate-data line voltage VMG-DL, and a voltage is applied to the gate CG of the selection transistor STR. Vo
By applying n, immediately (ton=Ron×C
mg), the voltage Vmg between the gate electrode and the source/drain of the memory transistor MTR becomes the voltage -Vp. As a result, holes are injected into the gate insulating film of the memory transistor MTR, resulting in an erased state. After that, source line SL and drain line D are connected to all memory cells.
Either set L to 0V and set the memory gate line to 0V to have the same potential, or set the memory gate line and source line SL to 0V.
, the drain line DL is set to the voltage Vp to have the same potential, and the gate CG of the selection transistor STR is set to the voltage Von.
is applied to refresh the memory cell by discharging the charge accumulated between the memory gate and the source/drain when not selected. After that, a voltage Vp is applied to the memory gate MG of the memory transistor, the data line DL is set to 0V, and the voltage Vp is applied as the memory gate-data line voltage VMG-DL, which brings the memory into a writable state. The gate of the cell selection transistor STR is Vof
f, so the memory cell is in a non-selected state,
No data is written to memory transistor MTR. However, in this case, during the period of the write pulse width PVP, charges are accumulated between the memory gate and the source/drain of the memory transistor via the channel resistance Roff of the selection transistor STR. Therefore, for all memory cells, either set the source line SL and drain line DL to 0V and set the memory gate line to 0V to have the same potential, or set the memory gate line, source line SL, and drain line DL to voltage Vp to have the same potential. By applying the voltage Von to the gate CG of the selection transistor STR, the charge accumulated between the memory gate and the source/drain when not selected is discharged, thereby refreshing the memory cell. Thereafter, the memory cells are refreshed every time writing is not selected.
【００２２】このように、アドレスライン リフレッ
シュにより、メモリゲート−ソース／ドレイン間の電位
が非選択の繰返しにより上がっていくのを防いでいる。
但し、書込み／消去時のアドレスラインは１本のみ選択
されるのに対し、リフレッシュ時は全アドレスラインが
選択される。In this manner, the address line refresh prevents the potential between the memory gate and the source/drain from rising due to repeated non-selection. However, while only one address line is selected during write/erase, all address lines are selected during refresh.
【００２３】尚、リフレッシュは書込み又は消去の都度
行う必要はなく、所要の回数毎に行うようにしてもよい
。この場合、装置全体を複数のブロックに分割し、リフ
レッシュをブロック毎に行なうようにすることもできる
。大容量のメモリ装置では、書込み、消去のブロック分
けと同一にすることが望ましい。Note that refreshing does not need to be performed every time writing or erasing is performed, but may be performed every required number of times. In this case, the entire device can be divided into a plurality of blocks and refresh can be performed for each block. In a large-capacity memory device, it is desirable to use the same block division for writing and erasing.
【００２４】以上のように、リフレッシュ採用により、
アドレスラインを増やしたり、短いサイクル（デューテ
ィー比）で、書込み／消去を行なってもデータの中身が
書き換わらないという利点があり、ＴＦＴ大容量メモリ
に利用できる。[0024] As mentioned above, by adopting refresh,
It has the advantage that the data content will not be rewritten even if the number of address lines is increased or writing/erasing is performed with a short cycle (duty ratio), so it can be used for TFT large-capacity memories.
【００２５】[0025]
【発明の効果】以上述べたように本発明によれば、選択
されたラインに接続されたメモリ用トランジスタのメモ
リゲートとソースまたはドレイン間電圧として書込み電
圧もしくは消去電圧を印加した後、すべてのメモリセル
に対して、メモリゲートとソースまたはドレイン間を同
電位とし、かつ選択用トランジスタのゲートとソースま
たはドレイン間電圧として選択用トランジスタがオンす
る電圧を印加して非選択時のメモリゲートとソースまた
はドレイン間に蓄積された電荷を放電することにより、
非選択時にメモリゲートとソースまたはドレイン間に蓄
積された電荷がチャージアップするのを防止することが
できる。As described above, according to the present invention, after applying a write voltage or an erase voltage as a voltage between the memory gate and source or drain of a memory transistor connected to a selected line, all memory For the cell, the same potential is applied between the memory gate and the source or drain, and a voltage that turns on the selection transistor is applied as the voltage between the gate and source or drain of the selection transistor, and the memory gate and source or drain are set to the same potential when the cell is not selected. By discharging the charge accumulated between the drain,
It is possible to prevent charges accumulated between the memory gate and the source or drain from being charged up when the memory gate is not selected.
【図１】本発明の一実施例を示す断面図である。FIG. 1 is a sectional view showing an embodiment of the present invention.
【図２】図１の結線状態を示す回路図である。FIG. 2 is a circuit diagram showing the wiring state of FIG. 1;
【図３】本発明に係るメモリ用トランジスタのメモリ特
性を示す特性図である。FIG. 3 is a characteristic diagram showing the memory characteristics of the memory transistor according to the present invention.
【図４】図２の等価回路を示す回路図である。FIG. 4 is a circuit diagram showing an equivalent circuit of FIG. 2;
【図５】本発明メモリセルをアレイにしたときの消去時
の回路を示す回路図である。FIG. 5 is a circuit diagram showing a circuit during erasing when memory cells of the present invention are arranged in an array.
【図６】本発明メモリセルをアレイにしたときの書込み
時の回路を示す回路図である。FIG. 6 is a circuit diagram showing a write circuit when memory cells of the present invention are arranged in an array.
【図７】図５および図６に示されたメモリセルのリフレ
ッシュが行われない動作波形を示す波形図である。FIG. 7 is a waveform diagram showing operation waveforms of the memory cells shown in FIGS. 5 and 6 in which refreshing is not performed;
【図８】本発明に係るメモリセルのリフレッシュが行わ
れる動作波形を示す波形図である。FIG. 8 is a waveform diagram showing operational waveforms when refreshing a memory cell according to the present invention.
【図９】従来のメモリセルを示す断面図である。FIG. 9 is a cross-sectional view showing a conventional memory cell.
【図１０】従来のＥＥＰＲＯＭの動作状態を示す回路図
である。FIG. 10 is a circuit diagram showing the operating state of a conventional EEPROM.
２１…絶縁基板、２２…半導体層、２３１〜２３４…ｎ
＋ 高濃度領域、２４１〜２４４…ｎ− 低濃度領域、
２５…第２の絶縁層、２６…メモリ用トランジスタＭＴ
Ｒのゲート電極、２７…第１の絶縁層、２８１，２８２
…選択用トランジスタＳＴＲのゲート電極、３０…ソー
ス電極、３１…ドレイン電極。21...Insulating substrate, 22...Semiconductor layer, 231-234...n
+ High concentration area, 241 to 244...n- Low concentration area,
25... Second insulating layer, 26... Memory transistor MT
R gate electrode, 27...first insulating layer, 281, 282
...Gate electrode of selection transistor STR, 30...Source electrode, 31...Drain electrode.
Claims (3)
ジスタとからなるメモリセルがマトリクス状に配列され
たメモリセルの駆動方法において、選択されたラインに
接続されたメモリ用トランジスタのメモリゲートとソー
スまたはドレイン間電圧として書込み電圧もしくは消去
電圧を印加した後、少なくとも残りの一部のメモリセル
に対して、メモリゲートとソースまたはドレイン間を同
電位とし、かつ選択用トランジスタのゲートとソースま
たはドレイン間電圧として選択用トランジスタがオンす
る電圧を印加して非選択時のメモリゲートとソースまた
はドレイン間に蓄積された電荷を放電することを特徴と
するメモリセルの駆動方法。Claim 1: In a method for driving a memory cell in which memory cells each including a memory transistor and a selection transistor are arranged in a matrix, the memory cell is connected between the memory gate and the source or drain of the memory transistor connected to a selected line. After applying a write voltage or an erase voltage as a voltage, set the memory gate and source or drain to the same potential for at least some of the remaining memory cells, and select the voltage between the gate and source or drain of the selection transistor. A method for driving a memory cell, the method comprising applying a voltage that turns on a transistor for discharging charges accumulated between a memory gate and a source or drain when not selected.
ソース電極及びドレイン電極にそれぞれ選択用トランジ
スタが直列に接続されていることを特徴とするメモリセ
ルの駆動方法。2. The memory cell according to claim 1,
A method for driving a memory cell, characterized in that selection transistors are connected in series to each of a source electrode and a drain electrode.
ジスタとからなるメモリセルがマトリクス状に配列され
たメモリセルの駆動方法において、選択されたラインに
接続されたメモリ用トランジスタのメモリゲートとソー
スまたはドレイン間電圧として書込み電圧もしくは消去
電圧を複数回印加した後、少なくとも１回すべてのメモ
リセルに対して、メモリゲートとソースまたはドレイン
間を同電位とし、かつ選択用トランジスタのゲートとソ
ースまたはドレイン間電圧として選択用トランジスタが
オンする電圧として非選択時のメモリゲートとソースま
たはドレイン間に蓄積された電荷を放電することを特徴
とする請求項１記載のメモリセルの駆動方法。3. In a method for driving a memory cell in which memory cells each consisting of a memory transistor and a selection transistor are arranged in a matrix, the connection between the memory gate and the source or drain of the memory transistor connected to a selected line is provided. After applying the write voltage or erase voltage as a voltage multiple times, set the memory gate and source or drain to the same potential at least once for all memory cells, and set the voltage between the gate and source or drain of the selection transistor to the same potential. 2. The method of driving a memory cell according to claim 1, wherein the voltage at which the selection transistor is turned on is used to discharge electric charges accumulated between the memory gate and the source or drain when the selection transistor is not selected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056994A JPH04291963A (en) | 1991-03-20 | 1991-03-20 | Driving method for memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056994A JPH04291963A (en) | 1991-03-20 | 1991-03-20 | Driving method for memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291963A true JPH04291963A (en) | 1992-10-16 |
Family
ID=13043045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056994A Pending JPH04291963A (en) | 1991-03-20 | 1991-03-20 | Driving method for memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291963A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190940A (en) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | Charge trap insulator memory |
-
1991
- 1991-03-20 JP JP3056994A patent/JPH04291963A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190940A (en) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | Charge trap insulator memory |
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