JPH04286235A - タイミング同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明はディジタル移動通信用復
調器のタイミング同期回路に関する。

【０００３】

【従来の技術】近年、ディジタル移動通信が実用化を迎
えようとしている。一般にディジタル通信における復調
装置にはディジタル信号の伝送タイミングを検出し、再
生クロックを発生するタイミング同期回路が備えられて
いる。

【０００４】一方、移動通信で用いられる伝送路にはマ
ルチパスが有り、受信信号は大きく歪んでいる。

【０００５】特にディジタル伝送を行なおうとする時に
は、このマルチパスの影響が大であり、これに対する何
らかの対策が必須である。

【０００６】特にマルチパスの遅延波と直接波の到来時
間差が伝送速度の逆数に比して大なる時はこの影響が極
めて大であり、そのままでは、復調ならびにタイミング
の検出を行なう事は従来の回路においては困難であった
。

【０００７】特にタイミング検出はマルチパスの遅延波
・直接波到来時間差が、１シンボル以下でも極めて劣化
が大である。その例を図２８、図２９に示す。

【０００８】図２８は従来のタイミング位相誤差検出系
を示す図であり、図２９は同検出系における検出誤差分
布をマルチパス到来時間差をパラメータとして示した図
である。

【０００９】マルチパス到来時間差が無い■に比べ、マ
ルチパス到来時間差０．０１では大きな検出誤差を発生
する場合が増加し、マルチパス到来時間差０．４シンボ
ルでは、ほとんど検出不可能となっている。このように
マルチパス状態では、従来、タイミングを精度良く検出
できなかった。

【００１０】さらに、マルチパス到来時間差が、１シン
ボルを超えると、サイクルスリップを頻発し、同期を保
持する事は極めて困難であった。

【００１１】ちなみに５０〜１００ｋｂｐｓで無線伝送
距離１０ｋｍとすれば、数シンボルに到るマルチパスを
発する。

【００１２】さらに前述したサイクルスクップはＴＤＭ
Ａ方式等を無線部に適用している場合、極めて大きな問
題となる。即ち、サイクルスクップが生ずると、フレー
ムの同期を保持する事ができず、完全に通信不能におち
いってしまう。

【００１３】以上のように、従来、マルチパス到来時間
差が大きい場合にはタイミング同期を確立する事は困難
であった。

【００１４】

【発明が解決しようとする課題】即ち、本発明はディジ
タル移動通信、特にＴＤＭＡ方式を用いたディジタル移
動通信のためのマルチパスに強いタイミング位相同期方
式が無かった事に鑑みてなされたものであり、ＴＤＭＡ
ディジタル移動通信用のマルチパス条件下で正常に動作
するタイミング位相同期回路を提供することを目的とす
る。

【００１５】［発明の構成］

【００１６】

【課題を解決するための手段】上述した目的を達成する
ために第１の発明は、入力信号に含まれる既知パタンを
用い、入力信号のクロック成分と再生クロックの位相差
Ｘを検出する位相誤差検出回路であって、その検出特性
が、Ｘの絶対値＞定数ａの間、連続又は非連続的にゼロ
になる点が一か所である第１の位相誤差検出回路と、こ
の第１の位相誤差検出回路の出力を入力するループフィ
ルタと、このループフィルタの出力でクロックタイミン
グの位相を調整する再生クロック発生・制御装置とを具
備し、定数ａの値は、マルチパス歪をうけた入力受信信
号の、予想されるマルチパスの直接波と遅延波の到来時
間差τと伝送速度（シンボルレート）の逆数Ｔとを用い
て、１８０＋τ／Ｔ＊１８０＝ａで表わされることを特
徴とするタイミング同期回路であり、第２の発明は、入
力信号と再生クロックの位相誤差を検出する第１の位相
誤差検出回路と、前記入力信号と前記再生クロックの位
相誤差を検出する第１の位相誤差検出回路とは検出特性
の異なった第２の位相誤差検出回路と、前記第１の位相
誤差検出回路の出力と前記第２の位相誤差検出回路の出
力とから再生クロックの位相を制御する再生クロック発
生・制御回路とを具備するタイミング同期回路であり、
第３の発明は、第２の発明において、前記第２の位相誤
差検出回路は、この第２の位相誤差検出回路で検出可能
である場合には、前記入力信号のシンボル毎に位相誤差
を検出し、前記第１の位相誤差検出回路は入力信号に既
知パタンのある時のみ位相誤差を検出することを特徴と
するタイング同期回路であり、第４の発明は、第１の発
明において、前記第１の位相誤差検出回路は少なくとも
入力信号に含まれる既知パターンにマッチしたマッチド
フィルタを有し、このマッチドフィルタの出力最大値が
得られる時間位置を検出することを特徴とするタイミン
グ同期回路であり、第５の発明は、第２の発明において
、前記第２の位相誤差検出回路の位相誤差検出特性は、
少なくとも位相誤差ゼロ近傍において、線形又は近似的
に線形な特性を実現したものであり、前記第１の位相誤
差検出回路の誤差検出特性は、少なくとも位相誤差が±
δ以内においてゼロであり、δの絶対値＜１８０である
ことを特徴とするタイミング同期回路である。

【００１７】

【作用】異なる２つの位相誤差検出回路によって入力信
号と再生クロックの位相誤差を検出して、これらの検出
結果に基づいて再生クロックの位相を制御する。このた
めマルチパス存在下においても良好なクロックタイミン
グを得ることができる。

【００１８】

【実施例】本発明の実施例を図面を用いて説明する。

【００１９】図３０に示すような位相誤差検出特性を用
いた場合、入力信号に遅延波が重畳されている場合には
位相誤差を正確に検出できない事は、前項において、図
２９を用いて説明したとうりであるが、ここで、本発明
と対比しつつ再度説明する。　　例えば、現在の入力信
号が、位相誤差Ｘ１の信号Ｓ１と、それに比べΔｔ遅延
した、位相誤差Ｘ２の信号Ｓ２が重畳されたものである
とする。その時の位相誤差検出装置の出力は同検出特性
をｆ（Ｘ）で表わすと同検出装置が線形であるとの仮定
のもとに（実際は非線形であるが、この場合、マルチパ
スによる劣化線形近似で把握できるものに比べ、特に従
来例において相当劣化する事は容易に類推される。）そ
の出力はｆ（Ｘ１）＋ｆ（Ｘ２）で表わされる。

【００２０】ところで、ｆ（Ｘ）が図３０のような特性
を示す場合、ΔｔがＴ／２よりも充分に小なる場合はさ
ほど問題はないがＴ／２近傍になると、位相誤差が検出
不能になる。特にＤ／Ｕ＝０ｄＢで、Δｔ＝Ｔ／２の時
は、 ｆ（Ｘ１）＋ｆ（Ｘ２）＝０ となってしまう。従って従来例では位相誤差検出が不能
である。それに対し、図１のような、本発明の位相誤差
検出特性を用いた場合、ΔｔがＴ／２を超えてもそのよ
うな心配はない。特に、位相誤差検出装置の出力をルー
プフィルタに入力して平滑化する事で、平均的に最適な
値をもって、再生クロック発生・制御装置を制御できる
。

【００２１】さらに、マルチパスの到来時間差の最大予
測値Δｔに対し、１８０＋１８０＊Δｔ／Ｔ＝ａとし、
Ｘの絶対値≧ａの間に、連続して０をとるような所が、
Ｘ＝０近傍のみであるようにすれば、マルチパスの影響
による誤動作を回避できる。ここで、マルチパスの到来
時間差の最大予測値は、移動通信システムのサービスゾ
ーンのゾーン半径■に対して■／Ｃ程度になる。（Ｃは
光速）従って、Δｔをａ＊■／Ｃとして設計を行なえば
よい。図１の特性では、±１０８０゜までの間でゼロを
とる値が１ケ所のみなので、±２．５シンボルまでのマ
ルチパスに対応できる。

【００２２】ところで、マルチパスのない所においても
、図１のような位相誤差検出特性のもののみを用いた場
合、マルチパスが無い場合には、かえって同期特性を悪
化させてしまう。即ち、図１の特性では位相が同期した
場合におちつく安定点が図３０の特性に比べて少なく、
位相引込みに要する平均時間が極めて長くなってしまう
。（基地局近傍で通信する場合マルチパスは少ない。）
従って以上のような長短所を持つ、図４、図５のような
異なった特性を持つ、２つの位相誤差検出回路の出力を
組み合わせて用いることで、双方の長所をひき出し、マ
ルチパス伝送路においても良好に動作するタイミング同
期回路を構成できる。

【００２３】例えば、位相引込み時の初期一定時間は図
４のような特性のみを用いて同期確立を試み、その後、
同期位置がシフトしないようにしながら、図５のような
特性に切換える事により、上述の欠点双方を補いつつ、
良好な特性を得る事ができる。　　これを実現するのが
図３に示したものである。

【００２４】さらに、第１の位相誤差検出特性を実現す
る一手法として、図６に挙げた回路を用いる事ができる
。図６の回路はディジタル信号処理等を用いて実現した
場合を示したもので、入力信号をボーレートより高速の
クロックでサンプリングし、そのサンプル値を相関器に
入力し、最大値を検出するものである。入力信号には既
知パタンが挿入されており、その既知パタンが相関器に
入力すると最適タイミングで最大値を発生する。これと
再生クロックを分周して得られる信号のゼロクロス点と
の時間差をもって、第１の位相誤差検出回路出力とする
。ここではサンプリングした値をもとにこれを算出して
いるため、その位相誤差検出特性は図７のようになる。 この場合、Ｘ＝０近傍ではｆ（Ｘ）＝０となり、Ｘ＝０
近傍での高精度な制御ができない。この方式のみを用い
た場合、特にマルチパス歪がなかった場合においても＋
δ、−δ′より細かい制御ができないため位相誤差を除
去する事ができない。

【００２５】そこで、図６に示した回路と、図４に示す
ような位相誤差検出特性を持つ第２の位相誤差検出回路
を併せ持ち、それらを組み合わせて用いるとマルチパス
の有無にかかわらず、良好にクロック位相誤差を除去し
うるタイミング同期回路を提供しうる。この場合、第１
及び第２の位相誤差検出回路出力を線形加算する事で、
例えば図８のようにＸ＝０近傍で線形な特性を得る事が
できる。

【００２６】上述した実施例の他に、多くの実施例が有
る。図９に、第１の位相誤差検出回路の一実施例を示す
。再生クロックを分周し、少なくとも１スロット中に１
つのトレーニングシーケンスを等間隔で含むようなスロ
ット周期のクロックを得、そのクロックの立上がり又は
立下がりと相関器出力ピークとの時間のづれをもって第
１の位相誤差検出回路出力とするものである。

【００２７】図２にこのような位相誤差検出回路を用い
てループを組んだ時の構成例を示す。　　図９ａに、図
５に示すような位相比較特性を得るための第１の位相誤
差検出回路の一実施例を示す。図９ａの回路への入力信
号は、図９ｂに示すように周期的にトレーニングシーケ
ンスを含むものであり、相関器はトレーニングシーケン
スに最大の相関を持つように構成されている。相関器の
出力のピーク値と、再生クロックを分周して得られるフ
レームクロックの立上がり又は立下がり等との時間差を
カウントする事で、図５の特性が得られる。なお、この
方式では、トレーニングシーケンスが入力される毎に、
１つの位相誤差信号が出力される。

【００２８】図１０に、第１の位相誤差検出回路の一例
を示し、その検出特性を図１１に示す。この回路では入
力信号を２式の相関器並びに電力算出器、さらにそれら
の差をとる引き算器と、遅延器により構成されている。 入力信号は遅延して相関器に入るパスと直接相関器に入
るパスの２つに分れ、双方の相関器の出力電力の差を再
生ボーレートクロックを分周して得られるフレームクロ
ックに従ってリサンプルして得られる。図１１のＡは遅
延器の遅延量を大にすると大となる。従って所望のＡは
適切な値の遅延量を挿入するまで実現できる。また、本
回路の位相誤差検出特性は、図１０の入力端に適当なフ
ィルタを挿入して調整可能である。図１１の特性は、送
受信フィルタの総合特性がガウス型になるようなフィル
タを入力端に用いた場合のものである。

【００２９】図１２に本発明の他の実施例を示す。再生
クロック発生・制御装置では、元振クロックを適宜分周
し、サンプリングクロック、ボーレートクロック、フレ
ームクロックを得ている。サンプリングクロックに従っ
てサンプリングされた入力信号が、第１及び第２の位相
誤差検出回路に入力する。

【００３０】第１ならびに第２の位相誤差検出回路出力
は各々独立にループフィルタに入力し、異なったループ
ゲインがかけられた後合成され、これにより、サンプリ
ングクロックを得るための分周比を制御する。

【００３１】ここで、ループフィルタ、ループゲイン掛
け算用定数乗算器合成器の順序は各々異なっていても良
い。

【００３２】また、ループゲインα１　とα２　を適宜
変更するまで所望の特性を得る事ができる。ここで第１
のループフィルタとして図１３に示すようなランダムウ
ォークフィルタを用いても良い。この出力によりサンプ
リングクロック発生用分周器の分周比１／ａを１／（ａ
＋１）又は１／（ａ−１）にするまでサンプリングクロ
ック位相を含め、ボーレートクロック、フレームクロッ
クの位相全てを最適化制御する事ができる。

【００３３】図１４に３スロット多重ＴＤＭＡ方式に用
いる場合に関する実施例を示す。ここでは３つのスロッ
トのうち、第１スロットを受信する場合について記して
いる。ループフィルタ出力による位相制御は、同図に示
すように、送信も受信もしていないアイドル期間にのみ
行なうまで、送受信期間中の諸々のクロックのデューテ
ィー比が変化するのを防止する事が可能である。

【００３４】図１５に本発明の他の実施例として、本発
明のタイミング同期回路を含む受信機が等化器をも含ん
でいる場合について示す。

【００３５】入力信号は第１の位相誤差検出回路に入力
して、受信スロットに挿入されたトレーニングシーケン
スから、タイミング位相づれが検出される。このタイミ
ング位相づれが検出されるまで、入力信号は一旦、ＦＩ
ＦＯ等のバッファに入力される。検出されたタイミング
位相づれから、受信スロットの最適タイミングを求め、
それを用いてＦＩＦＯ出力をリサンプルし、等化器へ入
力する。タイミングの同期がとれていない場合、等化器
はフラクショナリースペース等化器である事を要求され
るが、本実施例を用いた場合、シンボルスペース等化器
を適用できる。ちなみに、フラクショナリースペース等
化器は、シンボルスペース等化器に比べ■タップ数が多
く回路規模が大、■等化追従特性が悪い、等の欠点を持
つため、低消費電力、小型化が必須で、極めて速い等化
追従特性の要求される移動通信用受信機には不適切であ
る。

【００３６】図１６に本発明の他の実施例を示す。この
例では、再生クロック発生・制御回路にＶＣＯ（ＶＣＸ
Ｏ）を用いている。

【００３７】図１７に他の実施例を示す。

【００３８】同図において第１の位相誤差検出回路への
入力は、検波後の信号を入力したものでも、又検波前の
信号でも良い。検波に遅延検波を用いた場合には、第１
の位相誤差検出回路の相関器のタップ係数して、伝送時
のトレーニングシーケンスを差動復号したものの共役複
素数を用いる。又、直接入力信号を第１の位相誤差検出
回路に入力する時は、伝送時のトレーニングシーケンス
の共役複素数をタップ係数に用いる。

【００３９】図１８に本発明の他の実施例を示す。即ち
、本実施例では、タイミング位相の初期同期時にフレー
ムクロック、ボーレートクロック等のキックオフを行な
い、その後にループフィルタを介したタイミング同期保
持動作を行なうようにＳＷ１、ＳＷ２を制御する。

【００４０】図１９に本発明の第２の位相誤差検出回路
の１実施例を示す。入力信号をサンプリングした後、自
乗誤算を行ない、狭帯域フィルタを通過後、ボーレート
クロックでリサンプルして位相誤差とする。

【００４１】ここで、サンプリングクロックがボーレー
トの８倍の時は図２０のようなディジタルフィルタを用
いることができる。さらに図２０のフィルタの場合、２
つの出力が直交するので、図２１のような回路で線形の
位相誤差を出力できる。

【００４２】以上の各々の実施例においては、サンプリ
ングクロックをボーレートクロックの整数倍にとる事は
、信号処理手順の簡略化からみて有意義である。

【００４３】図２２に他の実施例の説明のための図を示
す。

【００４４】既にフレーム同期がとれた後の場合を仮定
する。この時、既知パターンであるトレーニングシーケ
ンスの挿入位置は既にわかっているので、第１の位相誤
差検出回路は、このトレーニングシーケンスならびにそ
の前後の信号のみを入力すれば良い。特に消費電力を低
減する事が必須の移動通信端までは、不必要な時は、回
路を停止し、低消費電力化をはかる事が重要であり、こ
こに示すように、間けつ入力することで大幅な低消費電
力化がはかれよう。図２２に示したのはその間けつ入力
のためのウィンドウであり、各スロット毎にｔ１　時間
のみ入力する。ｔ１　はトレーニングシーケンス長ｔと
マルチパス到来時間差予測最大値Δｔを用いると、ｔ１
　は、ほぼｔ＋２Δｔであることから、おおよそ表わさ
れる値であれば良い。

【００４５】図２３に本発明の他の実施例を示す。同図
は検波前受信信号を入力する事を仮定している。検波前
受信信号には、周波数オフセットが含まれており、それ
が大であると相関器からピークパワー検出ができる、従
って、±ｎΔｆ、ｎ＝１、２、３・・・の周波数オフセ
ットをかけた後に相関器に入力する回路ユニットを複数
設け、全てのユニット出力の最大値を検出するものであ
っても良い。ここでΔｆは、 Δｆ＜１／ＮＴ となるようにおく。ここでＮは相関器タップ数、１／Ｔ
は伝送速度（ボーレート）である。

【００４６】図２４に他の実施例を示す。本実施例にお
いては、遅延量の大きなマルチパスのない所では、第１
の位相誤差検出回路の動作を停止させ、低消費電力化を
はかるものである。

【００４７】遅延量の大なるマルチパスの有無を調べる
ために、ここでは、遅延検波結果の誤り率を測定してい
る。即ち、大きな遅延を判なうマルチパスの有る所では
、遅延検波は良好な誤り率を示さない事を利用し、逆に
、誤り率の有無によって、大きな遅延を持つマルチパス
の有無を調べるものである。

【００４８】遅延量大なるマルチパスの無い場合には、
第２の位相誤差検出回路がなくでも正常な動作がなされ
る事は前述したとうりであり、本実施例の有効性が理解
されよう。

【００４９】ところで、遅延検波の誤り率は既知信号で
あるトレーニングシーケンスを用いれば容易に測定可能
である。さらに、本実施例に組み合わせて、遅延検波出
力誤り率（大なる遅延を含むマルチパスの有無）に従っ
て、等化器をＯＮ／ＯＦＦする事も低消費電力化のため
に極めて有効である。

【００５０】以上、様々な実施例において遅延検波を例
に挙げて来たが、これらは全て、周波数検波であっても
良い。いかなる検波方式を用いるかは変調方式に従って
最適なものが選ばれるべきである。

【００５１】本発明を適用できる変調方式の例として。

【００５２】ＭＰＳＫ、ＤＰＳＫ、ＯＱＰＳＫ、π／４
シフトＱＰＳＫ、π／４シフトＤＱＰＳＫ、ＦＳＫ、Ｃ
ＰＭ、ＧＭＳＫ、ＴＦＭ、ＣＣＰＳＫ、ＱＡＭ、ＤＱＡ
Ｍ、ＴＣＭ等を挙げる事ができる。

【００５３】図２５に本発明で用いる相関器を示す。こ
の図は、サンプリングクロック＝ボーレートクロック＊
４の場合を示している。タップは１シンボル当り１回の
割合で、備えられている。

【００５４】図２６に本発明をより効果的にする例を示
す。即ち、この実施例ではＡＧＣをかけられた後の信号
を入力とするまで、その性能の大幅な向上をはかる事が
できる。これによりフィージング等による入力パワー変
動の影響を極力小さくした状態でより精度良い制御を行
なう事が可能である。

【００５５】図２７に本発明の他の実施例を示す。これ
は図１５の実施例に準ずるものであるが、ＦＩＦＯや、
相関器のメモリーにＲＡＭを用い、又、相関誤算をＭＡ
Ｃ回路で行なう等の実際に実現する上での構成例を示し
たものである。

【００５６】他の実施例として、第１及び第２の位相誤
差検出回路出力の信頼性が充分でないと思われる時は、
その回路の出力を停止するようにするまで、系全体の信
頼性をより向上せしめる事が可能である。

【００５７】

【発明の効果】本発明のタイミング同期回路によれば異
なる２つの位相誤差検出回路によって入力信号と再生ク
ロックの位相誤差を検出して、これらの検出結果に基づ
いて再生クロックの位相を制御するのでマルチパス存在
下においても良好なクロックタイミングを得ることがで
きる。

【図面の簡単な説明】

【図１】第１の位相比較装置の特性を示す図である。

【図２】位相比較検出回路を用いてループを組んだ時の
構成を示す図である。

【図３】位相引込み時の初期一定時間は図４のような特
性のみを用いて同期確立を試み、その後、同期位置がシ
フトしないようにしながら、図５のような特性に切換え
て、良好な特性を得るようにした場合の構成を示す図で
ある。

【図４】第２のタイミング位相誤差検出回路の特性を示
す図である。

【図５】第１のタイミング位相誤差検出回路の特性を示
す図である。

【図６】図７の検出特性を得るための第１のタイミング
位相誤差検出回路の構成を示す図である。

【図７】第１のタイミング位相誤差検出回路の特性を示
す図である。

【図８】第１及び第２の位相誤差検出回路出力を線形加
算する事でＸ＝０近傍で線形な特性を得る事ができるよ
うにした事を示す図である。

【図９】（ａ）は図５に示すような位相比較特性を得る
ための第１の位相誤差検出回路の一実施例を示す図であ
り、（ｂ）は図９ａの回路への周期的にトレーニングシ
ーケンスを含む入力信号を示す図である。

【図１０】図１１の検出特性を得るための第１のタイミ
ング位相誤差検出回路の構成を示す図である。

【図１１】第１のタイミング位相誤差検出回路の特性を
示す図である。

【図１２】本発明の他の実施例の構成を示す図である。

【図１３】本発明の実施例に用いるループフィルタとし
てのランダムウォークフィルタの構成を示す図である。

【図１４】本発明の他の実施例であり、３スロット多重
ＴＤＭＡ方式に用いる場合を示した図である。

【図１５】本発明の他の実施例であり、タイミング同期
回路を含む受信機が等化器をも含んでいる場合について
示す図である。

【図１６】本発明の他の実施例であり、再生クロック発
生・制御回路にＶＣＯ（ＶＣＸＯ）を用いた場合を示す
図である。

【図１７】本発明の他の実施例を示す図である。

【図１８】本発明の他の実施例を示す図であり、タイミ
ング位相の初期同期時にフレームクロック、ボーレート
クロック等のキックオフを行ない、その後にループフィ
ルタを介したタイミング同期保持動作を行なう場合を示
す図である。

【図１９】第２の位相誤差検出回路の構成を示す図であ
る。

【図２０】本発明の実施例に用いるディジタルフィルタ
の構成を示す図である。

【図２１】線形の位相誤差を出力するための構成を示す
図である。

【図２２】本発明の他の実施例のトレーニングシーケン
スと第１の位相誤差検出回路入力ウィンドウを示す図で
ある。

【図２３】本発明の他の実施例であり、前受信信号を入
力する事を仮定した場合の構成を示す図である。

【図２４】遅延量の大きなマルチパスのない所では、第
１の位相誤差検出回路の動作を停止させ、低消費電力化
をはかった実施例を示す図である。

【図２５】本発明の実施例で用いる相関器の構成を示す
図である。

【図２６】本発明の実施例をより効果的にした例を示す
図である。

【図２７】本発明の他の実施例を示す図である。

【図２８】従来のタイミング位相誤差検出系を示す図で
ある。

【図２９】図２８に示すタイミング位相誤差検出系の検
出誤差分布をマルチパス到来時間差をパラメータとして
示した図である。

【図３０】従来の位相比較装置の特性を示す図である。

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力信号に含まれる既知パタンを用い、入
   力信号のクロック成分と再生クロックの位相差Ｘを検出
   する位相誤差検出回路であって、その検出特性が、Ｘの
   絶対値＞定数ａの間、連続又は非連続的にゼロになる点
   が一か所である第１の位相誤差検出回路と、この第１の
   位相誤差検出回路の出力を入力するループフィルタと、
   このループフィルタの出力でクロックタイミングの位相
   を調整する再生クロック発生・制御装置とを具備し、定
   数ａの値は、マルチパス歪をうけた入力受信信号の、予
   想されるマルチパスの直接波と遅延波の到来時間差τと
   伝送速度（シンボルレート）の逆数Ｔとを用いて、１８
   ０＋τ／Ｔ＊１８０＝ａで表わされることを特徴とする
   タイミング同期回路。
2. 【請求項２】入力信号と再生クロックの位相誤差を検出
   する第１の位相誤差検出回路と、前記入力信号と前記再
   生クロックの位相誤差を検出する第１の位相誤差検出回
   路とは検出特性の異なった第２の位相誤差検出回路と、
   前記第１の位相誤差検出回路の出力と前記第２の位相誤
   差検出回路の出力とから再生クロックの位相を制御する
   再生クロック発生・制御回路とを具備することを特徴と
   するタイミング同期回路。
3. 【請求項３】前記第２の位相誤差検出回路は、この第２
   の位相誤差検出回路で検出可能である場合には、前記入
   力信号のシンボル毎に位相誤差を検出し、前記第１の位
   相誤差検出回路は入力信号に既知パタンのある時のみ位
   相誤差を検出することを特徴とする請求項２記載のタイ
   シング同期回路。
4. 【請求項４】前記第１の位相誤差検出回路は少なくとも
   入力信号に含まれる既知パターンにマッチしたマッチド
   フィルタを有し、このマッチドフィルタの出力最大値が
   得られる時間位置を検出することを特徴とする請求項１
   記載のタイミング同期回路。
5. 【請求項５】前記第２の位相誤差検出回路の位相誤差検
   出特性は、少なくとも位相誤差ゼロ近傍において、線形
   又は近似的に線形な特性を実現したものであり、前記第
   １の位相誤差検出回路の誤差検出特性は、少なくとも位
   相誤差が±δ以内においてゼロであり、δの絶対値＜１
   ８０であることを特徴とする請求項２記載のタイミング
   同期回路。