JPH04282778A - Image processor - Google Patents

Abstract

PURPOSE:To sharply improve a processing speed. CONSTITUTION:Plural RAMs 102a to 102d corresponding to respective colors are simultaneously accessed, the data of the RAMs 102a to 102d can be read out/written only by one data and each of the RAMs 102a to 102d is provided with a pattern setting register (a register 200 is prepared for the RAM 102a). For instance, AND operation between data to be written in the RAM 102a and data from the register 200 is executed by an AND circuit 202, data already written in the RAM 102 are selected when data to be written in the RAM 102a is '0', or the result of the AND circuit 202 is selected when the data to be written in the RAM 102a is '1' and development to the RAM corresponding to a specified color is executed without executing arithmetic processing by a CPU.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、各色毎に出力情報のメ
モリを備えて、多色の画像出力を行う画像処理装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus that is equipped with a memory for output information for each color and outputs a multicolor image.

【０００２】0002

【従来の技術】従来、ホストコンピユータ等から送られ
てくるカラーコードを含む文字情報を内部メモリにビツ
トイメージとして展開し、然る後、このビツトイメージ
を読み出して出力する多色画像処理装置、例えば、カラ
ープリンタにおいては、３色又は４色の各色に対応した
メモリを有しており、各色の組合わせによつて多色の表
示を可能にしている。2. Description of the Related Art Conventionally, multicolor image processing devices, for example, develop character information including color codes sent from a host computer or the like into an internal memory as a bit image, and then read out and output this bit image. Color printers have memories corresponding to three or four colors, and can display multiple colors by combining the colors.

【０００３】0003

【発明が解決しようとしている課題】従つて、上述のよ
うな従来例において、装置内のＣＰＵ（中央処理装置）
は表示又は記録すべき各色のドツトに対して、処理を繰
り返し実行するので、処理速度が低下するという欠点を
有していた。本発明は、上述した従来例の欠点に鑑みて
なされたものであり、その目的とするところは、処理速
度の大幅な向上を得ることができる画像処理装置を提供
する点にある。[Problems to be Solved by the Invention] Therefore, in the conventional example described above, the CPU (central processing unit) in the device
Since the process is repeatedly executed for each color dot to be displayed or recorded, it has the disadvantage that the processing speed decreases. The present invention has been made in view of the above-mentioned drawbacks of the conventional example, and an object of the present invention is to provide an image processing apparatus that can significantly improve processing speed.

【０００４】0004

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明に係る画像処理装置は、複
数色のデータを記憶する記憶手段と、前記記憶手段に対
する書き込み及び読み出しのデータアクセスを色毎に同
時に行う同時アクセス手段と、前記同時アクセス手段で
同時に読み出し同時に書き込むときに、色毎のデータを
色毎に更新する更新手段とを備えることを特徴とする。[Means for solving the problem] Solving the above problems,
In order to achieve the object, an image processing apparatus according to the present invention includes a storage means for storing data of a plurality of colors, a simultaneous access means for simultaneously writing and reading data access to the storage means for each color, and a simultaneous access means for simultaneously accessing data for each color. The present invention is characterized by comprising an updating means for updating data for each color for each color when the means simultaneously reads and writes simultaneously.

【０００５】[0005]

【作用】かかる構成によれば、記憶手段は複数色のデー
タを記憶し、同時アクセス手段は記憶手段に対する書き
込み及び読み出しのデータアクセスを色毎に同時に行い
、更新手段は、同時アクセス手段で同時に読み出し同時
に書き込むときに、色毎のデータを色毎に更新する。[Operation] According to such a configuration, the storage means stores data of a plurality of colors, the simultaneous access means performs data write and read access to the storage means simultaneously for each color, and the update means simultaneously reads data with the simultaneous access means. When writing simultaneously, data for each color is updated for each color.

【０００６】[0006]

【実施例】以下に、添付図面を参照して本発明の好適な
実施例を詳細に説明する。図２は本発明に係る画像処理
装置の一実施例の概略構成を示すブロツク図である。図
２において、１００はＣＰＵ（中央演算処理装置）で、
本装置全体の制御を行う。１０３はＲＯＭ（リードオン
リメモリ）で、ＣＰＵ１００の制御プログラムが内蔵さ
れている。１０２はＲＡＭ（ランダムアクセスメモリ）
で、各色毎の出力情報を記憶する。１０１はメモリリー
ド／ライト回路で、ＲＡＭ１０２のリード／ライト制御
を実行する。１０４はデータ入力部で、文字情報などの
データを入力する。１０５はデータ出力部で、データ入
力部１０４から入力されたデータの出力を行なう。この
データ出力部１０５には、カラープリンタが該当する。 図１は図２のメモリリード／ライト回路１０１の構成を
示す回路図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will now be described in detail with reference to the accompanying drawings. FIG. 2 is a block diagram showing a schematic configuration of an embodiment of an image processing apparatus according to the present invention. In FIG. 2, 100 is a CPU (central processing unit),
Controls the entire device. Reference numeral 103 denotes a ROM (read only memory) in which a control program for the CPU 100 is built-in. 102 is RAM (random access memory)
and stores output information for each color. A memory read/write circuit 101 executes read/write control of the RAM 102 . A data input unit 104 inputs data such as character information. A data output section 105 outputs data input from the data input section 104. This data output unit 105 corresponds to a color printer. FIG. 1 is a circuit diagram showing the configuration of the memory read/write circuit 101 of FIG. 2. As shown in FIG.

【０００７】図１において、矢印は信号又は情報を示し
、矢印の途中に斜線と共に記された数字は、その信号又
は情報が何ビツトで構成されているかを示している。 １はタイミング発生回路で、図２のＣＰＵ１００からの
起動信号２及びリード／ライト（Ｒ／Ｗ）信号３により
起動され、メモリリード／ライトのタイミング制御を行
なう。１０２ａ，１０２ｂ，１０２ｃ，１０２ｄはそれ
ぞれイエロー（Ｙ），マゼンタ（Ｍ），シアン（Ｃ），
ブラツク（Ｋ）の各色の出力情報を記憶するＲＡＭであ
り、例えばビツトイメージ等が展開され、又それぞれア
ドレスの下位２ビツトでＡ０，Ａ１が００，１０，０１
，１１の時に対応する。８はタイミング発生回路１から
供給されるＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０
２ｄのメモリリード／ライト信号であり、Ｈ（Ｈｉｇｈ
）レベルでデータの読み出し、又、Ｌ（Ｌｏｗ）レベル
でデータの書き込みが行なわれる。４はセレクタで、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄを読み出し、アドレスの下
位２ビツトＡ０，Ａ１により選択される。５はビツト処
理ユニツトで、ＲＡＭ１０２ａ，１０２ｂ，１０２ｃ，
１０２ｄの出力データ９ａ，９ｂ，９ｃ，９ｄとＣＰＵ
１００のデータバス７のデータとの間でビツト処理を行
ない、その結果出力として、出力データ１０ａ，１０ｂ
，１０ｃ，１０ｄがＲＡＭ１０２ａ，１０２ｂ，１０２
ｃ，１０２ｄに入力される。このビツト処理ユニツト５
によつて各色毎のデータの更新が行われる。６はＣＰＵ
１００よりセレクタ４及びＲＡＭ１０２に出力される制
御信号を示している。In FIG. 1, arrows indicate signals or information, and numbers written with diagonal lines in the middle of the arrows indicate how many bits the signal or information consists of. Reference numeral 1 denotes a timing generation circuit, which is activated by an activation signal 2 and a read/write (R/W) signal 3 from the CPU 100 in FIG. 2, and performs memory read/write timing control. 102a, 102b, 102c, and 102d are yellow (Y), magenta (M), cyan (C), respectively.
This is a RAM that stores output information for each color of black (K). For example, a bit image is expanded, and the lower two bits of each address are A0, A1, 00, 10, 01.
, 11. 8 are RAMs 102a, 102b, 102c, and 10 supplied from the timing generation circuit 1.
2d memory read/write signal, H (High
) level is used to read data, and data is written at L (Low) level. 4 is a selector, R
Output data 9a, 9b, 9c, and 9d of AM102a, 102b, 102c, and 102d are read and selected by the lower two bits A0 and A1 of the address. 5 is a bit processing unit, which includes RAMs 102a, 102b, 102c,
Output data 9a, 9b, 9c, 9d of 102d and CPU
100 data on the data bus 7, and as a result output data 10a, 10b.
, 10c, 10d are RAM 102a, 102b, 102
c, 102d. This bit processing unit 5
The data for each color is updated by . 6 is CPU
100 shows a control signal output to the selector 4 and RAM 102.

【０００８】図３は図１のビツト処理ユニツト５の内部
の詳細な構成を示す回路図である。図３にＲＡＭ１２ａ
に対応した例を示し、他のＲＡＭ１２ｂ，１２ｃ，１２
ｄも同様の構成をとるため、図示及び説明を省略する。 図３において、２００はレジスタで、ＣＰＵ１００によ
つてセツトされる。２０２はＡＮＤ回路で、レジスタ２
００の出力２０５とＣＰＵ１００のデータバス７との論
理積をとる。２０１はインバータ回路で、ＣＰＵ１００
のデータバス７のデータを反転する。２０３はＡＮＤ回
路で、インバータ回路２０１の出力２０６とＲＡＭ１２
ａから読み出されたデータ９ａと論理積をとる。２０４
はＯＲ回路で、ＡＮＤ回路２０２の出力２０７と、ＡＮ
Ｄ回路２０３の出力２０８との論理和をとる。FIG. 3 is a circuit diagram showing the detailed internal structure of the bit processing unit 5 of FIG. 1. RAM12a in Figure 3
An example corresponding to the other RAM 12b, 12c, 12 is shown.
Since d also has a similar configuration, illustration and description thereof will be omitted. In FIG. 3, 200 is a register which is set by the CPU 100. 202 is an AND circuit, register 2
The output 205 of 00 and the data bus 7 of the CPU 100 are ANDed. 201 is an inverter circuit, and CPU100
The data on the data bus 7 is inverted. 203 is an AND circuit that connects the output 206 of the inverter circuit 201 and the RAM 12.
A logical AND is performed with the data 9a read from a. 204
is an OR circuit, and the output 207 of the AND circuit 202 and the AN
The logical OR with the output 208 of the D circuit 203 is taken.

【０００９】続いて、ビツト処理ユニツト５の動作を図
１，図３，図４をもとに説明する。図４は本実施例のビ
ツト処理の一例を示す図であり、図５は本実施例の動作
を説明するフローチヤートである。なお、図５はＣＰＵ
１００の動作に各部の動作も含めた説明である。ＣＰＵ
１００はまず、レジスタ２００にデイザパターン等のパ
ターンをデータバス７を通して設定する（図４の（ａ）
：ステツプＳ１）。次にＣＰＵ１００はＲＡＭ１０２上
に展開すべき文字パターンをデータバス７に出力する（
図４の（ｂ）：ステツプＳ２）。又、この時、ＣＰＵ１
００はタイミング発生回路１に対し、起動信号２を出力
する（ステツプＳ３）。タイミング発生回路１はメモリ
リード／ライト信号８をリード指定のＨレベルにし、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄに対して
データの同時リード動作を開始する（ステツプＳ４）。 一定のメモリアクセス時間経過後（ステツプＳ５）、Ｒ
ＡＭ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの出力デ
ータ９ａ，９ｂ，９ｃ，９ｄには、確定したデータが出
力される（図４の（ｄ）：ステツプＳ６）。ＲＡＭ１０
２ａのＹ色処理を代表して説明すると、ＡＮＤ回路２０
３では、前記ＣＰＵ１００からのデータの反転されたデ
ータ２０６（図４の（ｅ））と、ＲＡＭ１０２ａからの
出力データ９ａとの論理積がとられ、図４の（ｆ）とな
つて出力される。また、ＡＮＤ回路２０２では、前記レ
ジスタ２００と、ＣＰＵ１００からのデータ７との間で
論理積がとられ、図４の（ｃ）となつて出力される。Ｏ
Ｒ回路２０４において、ＡＮＤ回路２０２，２０３の出
力間で論理和がとられ、図４の（ｇ）となつてＲＡＭ１
０２ａの入力データ１０ａとして出力される（ステツプ
Ｓ７）。Next, the operation of the bit processing unit 5 will be explained based on FIGS. 1, 3, and 4. FIG. 4 is a diagram showing an example of bit processing in this embodiment, and FIG. 5 is a flowchart explaining the operation of this embodiment. Note that Figure 5 shows the CPU
This is an explanation that includes the operation of 100 and the operation of each part. CPU
100 first sets a pattern such as a dither pattern in the register 200 through the data bus 7 ((a) in FIG. 4).
:Step S1). Next, the CPU 100 outputs the character pattern to be developed on the RAM 102 to the data bus 7 (
FIG. 4(b): Step S2). Also, at this time, CPU1
00 outputs the activation signal 2 to the timing generation circuit 1 (step S3). The timing generation circuit 1 sets the memory read/write signal 8 to H level for read designation, and
Simultaneous data read operations are started for AMs 102a, 102b, 102c, and 102d (step S4). After a certain memory access time has passed (step S5), R
The determined data is output to the output data 9a, 9b, 9c, and 9d of the AMs 102a, 102b, 102c, and 102d ((d) in FIG. 4: step S6). RAM10
The Y color processing of 2a will be explained as a representative example of the AND circuit 20.
3, the inverted data 206 ((e) in FIG. 4) of the data from the CPU 100 is ANDed with the output data 9a from the RAM 102a, and the result is output as (f) in FIG. . Further, the AND circuit 202 performs a logical product between the register 200 and the data 7 from the CPU 100, and outputs the result as shown in FIG. 4(c). O
In the R circuit 204, a logical sum is taken between the outputs of the AND circuits 202 and 203, and the result is (g) in FIG.
02a is output as input data 10a (step S7).

【００１０】タイミング発生回路１は、メモリリード／
ライト信号８をライト信号、即ち、Ｌレベルにして、Ｒ
ＡＭ１０２ａ，ｂ，ｃ，ｄにデータを同時に書き込み、
書き込み終了と同時にＣＰＵ１００に対して終了信号１
１を出力する（ステツプＳ８）。ＣＰＵ１００はこの終
了信号１００を受けて、ＲＡＭ１０２ａ〜１０２ｄへの
アクセスを終了する（ステツプＳ９）。[0010] The timing generation circuit 1 has memory read/
The write signal 8 is set to a write signal, that is, L level, and R
Write data to AM102a, b, c, d at the same time,
An end signal 1 is sent to the CPU 100 at the same time as writing ends.
1 is output (step S8). Upon receiving this termination signal 100, the CPU 100 terminates access to the RAMs 102a to 102d (step S9).

【００１１】尚、上述の本実施例においては、デイザパ
ターン等を設定するための手段として、レジスタを用い
て説明したが、ＦｉＦｏ（フアーストイン・フアースト
アウト）メモリ等のサイクリツクに読み出し可能なメモ
リを設けることにより、８×８ドツトのデイザパターン
等のマトリツクスパターンを設定することも可能となる
。In the above-described embodiment, a register is used as a means for setting a dither pattern, etc. However, a memory that can be read cyclically such as a FiFo (first-in/first-out) memory may also be used. By providing this, it is also possible to set a matrix pattern such as an 8×8 dot dither pattern.

【００１２】本発明は、複数の機器から構成されるシス
テムに適用しても良いし、１つの機器からなる装置に適
用しても良いし、システム或は装置にプログラムを供給
することによつて達成される場合にも適用できることは
言うまでもない。The present invention may be applied to a system consisting of a plurality of devices, or to a device consisting of one device, or by supplying a program to the system or device. Needless to say, it can also be applied to cases where the goal is achieved.

【００１３】[0013]

【発明の効果】以上説明したように、本発明によれば、
各色に対してデイザパターン等のパターンを設定できる
手段を備え、又、メモリに対してこれから展開する文字
パターンのパターンを形成する部分にだけ前記の設定し
たパターンを埋め込み、パターンを形成する以外の部分
に関しては、既にメモリに欠かれているデータを残す一
連のビツト処理を自動的に行なうため、ＣＰＵの速度向
上に著しい効果がある。[Effects of the Invention] As explained above, according to the present invention,
It is equipped with a means for setting a pattern such as a dither pattern for each color, and embeds the set pattern only in the part of the memory that will form the pattern of the character pattern that will be developed from now on. Regarding the part, since a series of bit processing that leaves data that is already missing in memory is automatically performed, it has a significant effect on improving the speed of the CPU.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】図２のメモリリード／ライト回路１０１の構成
を示す回路図である。FIG. 1 is a circuit diagram showing the configuration of a memory read/write circuit 101 in FIG. 2. FIG.

【図２】本発明に係る画像処理装置の一実施例の概略構
成を示すブロツク図である。FIG. 2 is a block diagram showing a schematic configuration of an embodiment of an image processing apparatus according to the present invention.

【図３】図１のビツト処理ユニツト５の内部の詳細な構
成を示す回路図である。3 is a circuit diagram showing a detailed internal configuration of the bit processing unit 5 of FIG. 1. FIG.

【図４】本実施例のビツト処理の一例を示す図である。FIG. 4 is a diagram showing an example of bit processing in this embodiment.

【図５】本実施例の動作を説明するフローチヤートであ
る。FIG. 5 is a flowchart explaining the operation of this embodiment.

【符号の説明】[Explanation of symbols]

１　　タイミング発生回路 ２　　起動信号 ５　　ビツト処理ユニツト １００　　ＣＰＵ １０１　　メモリリード／ライト回路 １０２ａ，１０２ｂ，１０２ｃ，１０２ｄ　　ＲＡＭ１
０３　　ＲＯＭ １０４　　データ入力部 １０５　　データ出力部1 Timing generation circuit 2 Start signal 5 Bit processing unit 100 CPU 101 Memory read/write circuit 102a, 102b, 102c, 102d RAM1
03 ROM 104 Data input section 105 Data output section

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数色のデータを記憶する記憶手段と、前
記記憶手段に対する書き込み及び読み出しのデータアク
セスを色毎に同時に行う同時アクセス手段と、前記同時
アクセス手段で同時に読み出し同時に書き込むときに、
色毎のデータを色毎に更新する更新手段とを備えること
を特徴とする画像処理装置。1. A storage means for storing data of a plurality of colors; a simultaneous access means for simultaneously writing and reading data to and from the storage means for each color; and when reading and writing at the same time with the simultaneous access means,
An image processing device comprising: an updating unit that updates data for each color for each color.