JPH04278716A - Output buffer circuit - Google Patents
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- JPH04278716A JPH04278716A JP3041477A JP4147791A JPH04278716A JP H04278716 A JPH04278716 A JP H04278716A JP 3041477 A JP3041477 A JP 3041477A JP 4147791 A JP4147791 A JP 4147791A JP H04278716 A JPH04278716 A JP H04278716A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体集積回路における
出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit in a semiconductor integrated circuit.
【０００２】0002
【従来の技術】従来、この種の出力バッファ回路は、図
３に示すように入力端子Ｔ１に入る信号Ｓ１によって駆
動され、且つメインバッファ回路３の入力容量Ｃを高速
に充放電できる程度の駆動能力を有するＰチャネルＭＯ
ＳトランジスタＱ２とＮチャネルＭＯＳトランジスタＱ
１の相補対接続によるプリバッファ回路１と、これによ
って駆動され、且つ出力端子Ｔ２に接続された負荷を駆
動する比較的大きいＰチャネルＭＯＳトランジスタＱ７
とＮチャネルＭＯＳトランジスタＱ８の相補対接続によ
るメインバッファ回路３とにより構成されている。2. Description of the Related Art Conventionally, this type of output buffer circuit is driven by a signal S1 inputted to an input terminal T1 as shown in FIG. P-channel MO with the ability
S transistor Q2 and N channel MOS transistor Q
1 and a relatively large P-channel MOS transistor Q7 which is driven by the pre-buffer circuit 1 and drives a load connected to the output terminal T2.
and a main buffer circuit 3 formed by connecting a complementary pair of N-channel MOS transistors Q8.
【０００３】0003
【発明が解決しようとする課題】一般に半導体集積回路
装置では、装置の外部とインターフェースするために入
力バッファ回路や出力バッファ回路を多数設けることが
多い。しかし、駆動能力が大きい従来の出力バッファ回
路が多数、同時に動作すると電源ラインを通じて瞬間的
に大電流が流れ、雑音が発生して集積回路装置周辺及び
集積回路装置自体の誤動作を引き起こすという問題点が
あった。Generally, semiconductor integrated circuit devices are often provided with a large number of input buffer circuits and output buffer circuits for interfacing with the outside of the device. However, when a large number of conventional output buffer circuits with large drive capacities operate simultaneously, a large current momentarily flows through the power supply line, generating noise and causing malfunctions around the integrated circuit device and the integrated circuit device itself. there were.
【０００４】本発明の目的は、駆動能力が大きい出力バ
ッファ回路が多数、同時に動作したときに雑音が少ない
出力バッファ回路を提供することにある。An object of the present invention is to provide an output buffer circuit that generates less noise when a large number of output buffer circuits with large driving capabilities operate simultaneously.
【０００５】[0005]
【課題を解決するための手段】本発明の出力バッファ回
路は、共通ゲートの入力端子に入力信号を受けるＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タの相補対接続によるプリバッファ回路と、該プリバッ
ファ回路に駆動されるＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタの相補対接続によるメイ
ンバッファ回路と、該メインバッファ回路と一対のゲー
ト端および出力端子を共有しそれぞれ複数のＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが
縦列に相補対接続された並列バッファ回路と、かつ前記
並列バッファ回路のＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの他のゲート端が前記入力
信号と同期したオフパルス信号を発生するオフパルス発
生回路に接続されて構成されている。[Means for Solving the Problems] The output buffer circuit of the present invention includes a pre-buffer circuit formed by a complementary pair connection of a P-channel MOS transistor and an N-channel MOS transistor that receive an input signal at an input terminal of a common gate, and the pre-buffer circuit. a main buffer circuit formed by a complementary pair connection of a P-channel MOS transistor and an N-channel MOS transistor driven by the main buffer circuit; and a plurality of P-channel MOS transistors and N-channel MOS transistors each sharing a pair of gate terminals and an output terminal with the main buffer circuit. a parallel buffer circuit in which are connected in a complementary pair in series, and a P channel MOS transistor of the parallel buffer circuit and N
The other gate end of the channel MOS transistor is connected to an off-pulse generation circuit that generates an off-pulse signal synchronized with the input signal.
【０００６】[0006]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【０００７】図１は本発明の第１の実施例の回路図であ
る。出力バッファ回路は図３の従来の出力バッファ回路
のメインバッファ回路３と並列に並列バッファ回路４を
設け、入力信号Ｓ１に同期したオフパルス信号ＳＥを発
生するオフパルス発生回路２を付加している。FIG. 1 is a circuit diagram of a first embodiment of the present invention. The output buffer circuit includes a parallel buffer circuit 4 provided in parallel with the main buffer circuit 3 of the conventional output buffer circuit shown in FIG. 3, and an off-pulse generation circuit 2 that generates an off-pulse signal SE synchronized with the input signal S1.
【０００８】内部回路からの入力信号Ｓ１はＰチャネル
ＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジス
タＱ２のゲート端、即ちプリバッファ回路１の入力端子
Ｔ１に入力されている。また、入力信号Ｓ１は排他的Ｎ
ＯＲ回路Ｇ２の第一入力及び出力端子が排他的ＮＯＲ回
路Ｇ２の第二入力に接続する遅延用回路Ｇ１に入力され
ている。An input signal S1 from the internal circuit is input to the gate terminals of the P-channel MOS transistor Q1 and the N-channel MOS transistor Q2, that is, to the input terminal T1 of the pre-buffer circuit 1. Moreover, the input signal S1 is exclusive N
The first input and output terminals of the OR circuit G2 are input to a delay circuit G1 connected to a second input of the exclusive NOR circuit G2.
【０００９】ＰチャネルＭＯＳトランジスタＱ１とＮチ
ャネルＭＯＳトランジスタＱ２のドレイン端、即ちプリ
バッファ回路１の出力端子Ｄ１は、ＰチャネルＭＯＳト
ランジスタＱ７とＮチャネルＭＯＳトランジスタＱ８の
ゲート端、即ちメインバッファ回路３の入力端子ＴＧお
よびＰチャネルＭＯＳトランジスタＱ４とＮチャネルＭ
ＯＳトランジスタＱ５のゲート端、即ち並列バッファ回
路４の入力端子に共通に接続され、ＰチャネルＭＯＳト
ランジスタＱ７とＮチャネルＭＯＳトランジスタＱ８の
ドレイン端、即ちメインバッファ回路３の出力端子はそ
のままメインバッファ回路３の出力端子Ｔ２と接続され
ている。The drain terminals of P-channel MOS transistor Q1 and N-channel MOS transistor Q2, ie, the output terminal D1 of pre-buffer circuit 1, are connected to the gate terminals of P-channel MOS transistor Q7 and N-channel MOS transistor Q8, ie, the main buffer circuit 3. Input terminal TG and P channel MOS transistor Q4 and N channel M
The gate end of the OS transistor Q5, that is, the input terminal of the parallel buffer circuit 4, is commonly connected, and the drain end of the P-channel MOS transistor Q7 and the N-channel MOS transistor Q8, that is, the output terminal of the main buffer circuit 3, is connected to the main buffer circuit 3 as it is. It is connected to output terminal T2 of.
【００１０】またオフパルス発生回路２の排他的ＮＯＲ
回路Ｇ２の出力端ＥはＮチャネルＭＯＳトランジスタＱ
６のゲート端に接続され、排他ＮＯＲ回路Ｇ２の出力端
Ｅに入力端を接続するインバータ回路Ｇ３の出力端はＰ
チャネルＭＯＳトランジスタＱ３のゲート端に接続され
ている。[0010] Also, the exclusive NOR of the off-pulse generating circuit 2
The output terminal E of the circuit G2 is an N-channel MOS transistor Q.
The output terminal of the inverter circuit G3 is connected to the gate terminal of 6 and the input terminal is connected to the output terminal E of the exclusive NOR circuit G2.
It is connected to the gate end of channel MOS transistor Q3.
【００１１】メインバッファ回路３のＰチャネルＭＯＳ
トランジスタＱ７とＮチャネルＭＯＳトランジスタＱ８
に比べ、比較的大きいＰチャネルＭＯＳトランジスタＱ
３，Ｑ４とＮチャネルＭＯＳトランジスタＱ５，Ｑ６は
相補対接続され、並列バッファ回路４を構成している。P-channel MOS of main buffer circuit 3
Transistor Q7 and N-channel MOS transistor Q8
P-channel MOS transistor Q, which is relatively large compared to
3 and Q4 and N-channel MOS transistors Q5 and Q6 are connected in a complementary pair to form a parallel buffer circuit 4.
【００１２】次にこの出力バッファ回路の動作について
、説明する。入力信号Ｓ１が高電位状態（以後、Ｈレベ
ルと略す。）から低電位状態（以後、Ｌレベルと略す。
）へ遷移すると、プリバッファ回路１のＰチャネルＭＯ
ＳトランジスタＱ１は不活性状態（以後、ＯＦＦと略す
。）から活性状態（以後、ＯＮと略す。）へ、またＮチ
ャネルＭＯＳトランジスタＱ２はＯＮからＯＦＦへと切
りかわり、プリバッファ回路１の出力電位はＬレベルか
らＨレベルとなって、ＰチャネルＭＯＳトランジスタＱ
４，Ｑ７をＯＦＦに、ＮチャネルＭＯＳトランジスタＱ
５，Ｑ８をＯＮにしようとする。Next, the operation of this output buffer circuit will be explained. When the input signal S1 transitions from a high potential state (hereinafter abbreviated as H level) to a low potential state (hereinafter abbreviated as L level), the P channel MO of the pre-buffer circuit 1
The S transistor Q1 switches from an inactive state (hereinafter abbreviated as OFF) to an active state (hereinafter abbreviated as ON), and the N-channel MOS transistor Q2 switches from ON to OFF, and the output potential of the pre-buffer circuit 1 changes. changes from L level to H level, and P channel MOS transistor Q
4. Turn off Q7, N-channel MOS transistor Q
5. Try to turn on Q8.
【００１３】ＰチャネルＭＯＳトランジスタＱ３とＮチ
ャネルＭＯＳトランジスタＱ６はそれぞれ、排他的ＮＯ
Ｒ回路Ｇ２，オフパルス信号ＳＥに制御されており、パ
ルス発生以前はともに通常ＯＮしている。故に出力バッ
ファ回路の出力端子Ｔ２にかかる負荷をＮチャネルＭＯ
ＳトランジスタＱ５，Ｑ８で駆動しようとする。しかし
ながら、ふたつのトランジスタでバッファ回路で同時に
駆動してしまうと急激に出力が変化し、大電流が流れて
雑音を発生してしまうので、オフパルス発生回路２がそ
れを抑える働きをする。即ち、入力信号Ｓ１がＨからＬ
へ遷移すると排他的ＮＯＲ回路Ｇ２の第一入力電位はす
ぐにＨからＬへ遷移するが、もう一方の第二入力電位は
遅延用回路Ｇ１の遅延時間分だけ遅れて、ＬからＨへ遷
移するため、排他的ＮＯＲ回路Ｇ２は遅延用回路Ｇ１の
遅延時間分だけＨ−Ｌ−Ｈのオフパルス信号を発生する
。P-channel MOS transistor Q3 and N-channel MOS transistor Q6 each have an exclusive NO
It is controlled by the R circuit G2 and the off-pulse signal SE, and both are normally ON before the pulse is generated. Therefore, the load on the output terminal T2 of the output buffer circuit is
It is attempted to be driven by S transistors Q5 and Q8. However, if two transistors are driven at the same time in a buffer circuit, the output will change rapidly, a large current will flow, and noise will be generated, so the off-pulse generating circuit 2 works to suppress this. That is, the input signal S1 changes from H to L.
, the first input potential of the exclusive NOR circuit G2 immediately transitions from H to L, but the other second input potential transitions from L to H with a delay of the delay time of the delay circuit G1. Therefore, the exclusive NOR circuit G2 generates an H-L-H off-pulse signal for the delay time of the delay circuit G1.
【００１４】このオフパルスはＰチャネルＭＯＳトラン
ジスタＱ３とＮチャネルＭＯＳトランジウタＱ６を遅延
用回路Ｇ１の遅延時間分だけＯＦＦにさせ、結果として
並列バッファ回路４の動作を立上時に一時的に停止させ
、ひいては出力メインバッファ回路５の出力端子Ｔ２に
かかる負荷を比較的小さいＰチャネルＭＯＳトランジス
タＱ７だけで駆動させるようにすることができ、出力バ
ッファ回路の出力端子Ｔ２の電位のＨからＬへ遷移を緩
やかにし、雑音を少なくすることができる。入力端子Ｔ
１の電位がＬからＨへ遷移する場合も、上述と同様に並
列バッファ回路４の動作を停止させ、メインバッファ回
路３の出力端子Ｔ２にかかる負荷を比較的小さいＮＰチ
ャネルＭＯＳトランジスタＱ８だけで駆動させるように
することができ、出力バッファ回路の出力端子Ｔ２の電
位のＬからＨへ遷移を緩やかにし、雑音を少なくするこ
とができる。This off-pulse turns off the P-channel MOS transistor Q3 and the N-channel MOS transistor Q6 for the delay time of the delay circuit G1, and as a result, the operation of the parallel buffer circuit 4 is temporarily stopped at startup. The load applied to the output terminal T2 of the output main buffer circuit 5 can be driven only by the relatively small P-channel MOS transistor Q7, and the transition of the potential of the output terminal T2 of the output buffer circuit from H to L can be made gradual. , noise can be reduced. Input terminal T
1 transitions from L to H, the operation of the parallel buffer circuit 4 is stopped in the same way as described above, and the load on the output terminal T2 of the main buffer circuit 3 is driven only by the relatively small NP channel MOS transistor Q8. This allows the transition of the potential of the output terminal T2 of the output buffer circuit from L to H to be gradual, thereby reducing noise.
【００１５】図２は本発明の第２の実施例の回路図であ
る。この回路では第１の実施例に比べ、異なる点が１つ
ある。それはオフパルス発生回路２の代りに、それぞれ
ＡＮＤ回路，ＯＲ回路で発生させた相反するオフパルス
ＳＥ，ＳＥＲをそれぞれ出力するオフパルス発生回路２
Ｐ，２Ｎを設けたことである。この例でも前述の説明と
同様に、出力バッファ回路の出力端子Ｔ２の電位レベル
の遷移を緩やかにし、雑音を少なくすることができる。FIG. 2 is a circuit diagram of a second embodiment of the present invention. This circuit has one difference compared to the first embodiment. Instead of the off-pulse generation circuit 2, the off-pulse generation circuit 2 outputs contradictory off-pulses SE and SER generated by an AND circuit and an OR circuit, respectively.
This is because P and 2N are provided. In this example as well, as in the above description, the transition in the potential level of the output terminal T2 of the output buffer circuit can be made gradual, and noise can be reduced.
【００１６】なお、本発明は上述の各実施例に限定され
るものではない。上述の実施例では２つの単位バッファ
回路を並列に接続したが、更に多数の単位バッファ回路
を並列に接続して、遷移する出力バッファ回路の数に応
じて順次動作可能な単位バッファ回路の数を低減させる
といった、更に細やかな制御を行うようにしても良い。It should be noted that the present invention is not limited to the above-mentioned embodiments. In the above embodiment, two unit buffer circuits are connected in parallel, but by connecting a larger number of unit buffer circuits in parallel, the number of unit buffer circuits that can be operated sequentially can be increased according to the number of transitioning output buffer circuits. You may perform more detailed control such as reducing the amount.
【００１７】また、上述の実施例では排他的ＮＯＲ回路
，ＡＮＤ回路，ＯＲ回路などで制御に必要なオフパルス
を発生させていたが、その他排他的ＯＲ回路，ＮＡＮＤ
回路，ＮＯＲ回路などの論理回路を用いてもよい。In addition, in the above-described embodiment, off pulses necessary for control are generated using exclusive NOR circuits, AND circuits, OR circuits, etc., but other exclusive OR circuits, NAND circuits, etc.
A logic circuit such as a circuit or a NOR circuit may also be used.
【００１８】[0018]
【発明の効果】以上、説明したように本発明は出力バッ
ファ回路の出力が遷移する際に、複数の並列出力バッフ
ァ回路の出力端子にかかる負荷を駆動するトランジスタ
の中の一部のトランジスタを一時的にＯＦＦする事がで
きるので、このことにより出力端子にかかる負荷への充
放電時間遅くし、出力バッファ回路の急激な遷移が緩和
され、雑音の発生を少なくする効果がある。Effects of the Invention As described above, when the output of the output buffer circuit changes, some of the transistors that drive the load applied to the output terminals of the plurality of parallel output buffer circuits can be temporarily activated. This has the effect of slowing down the charging and discharging time for the load applied to the output terminal, alleviating sudden transitions in the output buffer circuit, and reducing noise generation.
【図１】本発明の第１の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the invention.
【図３】従来の出力バッファ回路の一例の回路図である
。FIG. 3 is a circuit diagram of an example of a conventional output buffer circuit.
１ プリバッファ回路
２，２Ｎ，２Ｐ オフパルス発生回路３
メインバッファ回路
４ 並列バッファ回路
Ｇ１ 遅延用回路
Ｇ２ 排他的ＮＯＲ回路
Ｑ１，Ｑ３，Ｑ４，Ｑ７ ＰチャネルＭＯＳトラ
ンジスタ
Ｑ２，Ｑ４，Ｑ５，Ｑ８ ＮチャネルＭＯＳトラ
ンジスタ
Ｓ１ 入力信号
ＳＥ，ＳＥＲ オフパルス信号
Ｓ２ 出力信号
Ｔ１ 入力端子
Ｔ２ 出力端子
ＴＧ ゲート端子1 Pre-buffer circuit 2, 2N, 2P Off-pulse generation circuit 3
Main buffer circuit 4 Parallel buffer circuit G1 Delay circuit G2 Exclusive NOR circuit Q1, Q3, Q4, Q7 P channel MOS transistor Q2, Q4, Q5, Q8 N channel MOS transistor S1 Input signal SE, SER Off pulse signal S2 Output signal T1 Input terminal T2 Output terminal TG Gate terminal
Claims (1)
けるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタの相補対接続によるプリバッファ回路と、
該プリバッファ回路に駆動されるＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタの相補対接続
によるメインバッファ回路と、該メインバッファ回路と
一対のゲート端および出力端子を共有しそれぞれ複数の
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタが縦列に相補対接続された並列バッファ回路と
、かつ前記並列バッファ回路のＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタの他のゲート端
が前記入力信号と同期したオフパルス信号を発生するオ
フパルス発生回路に接続されていることを特徴とする出
力バッファ回路。[Claim 1] A P-channel MOS transistor and an N-channel MOS transistor that receive an input signal at an input terminal of a common gate.
A pre-buffer circuit using complementary pair connections of transistors,
A main buffer circuit has a complementary pair connection of a P-channel MOS transistor and an N-channel MOS transistor driven by the pre-buffer circuit, and a plurality of P-channel MOS transistors each sharing a pair of gate ends and an output terminal with the main buffer circuit. a parallel buffer circuit in which N-channel MOS transistors are connected in a complementary pair in series; and an off-pulse in which the other gate ends of the P-channel MOS transistor and the N-channel MOS transistor of the parallel buffer circuit generate an off-pulse signal synchronized with the input signal. An output buffer circuit connected to a generating circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041477A JPH04278716A (en) | 1991-03-07 | 1991-03-07 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041477A JPH04278716A (en) | 1991-03-07 | 1991-03-07 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278716A true JPH04278716A (en) | 1992-10-05 |
Family
ID=12609435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041477A Pending JPH04278716A (en) | 1991-03-07 | 1991-03-07 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278716A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373366B1 (en) * | 1996-06-29 | 2003-05-12 | 주식회사 하이닉스반도체 | Output buffer of semiconductor device |
-
1991
- 1991-03-07 JP JP3041477A patent/JPH04278716A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373366B1 (en) * | 1996-06-29 | 2003-05-12 | 주식회사 하이닉스반도체 | Output buffer of semiconductor device |
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