JPH04278570A - Ｉｃ用リードフレーム - Google Patents
Ｉｃ用リードフレームInfo
- Publication number
- JPH04278570A JPH04278570A JP4044091A JP4044091A JPH04278570A JP H04278570 A JPH04278570 A JP H04278570A JP 4044091 A JP4044091 A JP 4044091A JP 4044091 A JP4044091 A JP 4044091A JP H04278570 A JPH04278570 A JP H04278570A
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- JP
- Japan
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- leads
- lead
- line use
- lead frame
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- Pending
Links
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- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ用リードフレームに
関し、特に高周波ＩＣ用リードフレームに関する。
関し、特に高周波ＩＣ用リードフレームに関する。
【０００２】
【従来の技術】従来、高周波ＩＣに使用されるリードフ
レームは、図３に示すように通常チップ裏面をグランド
電位とするためにチップマウント面５をグランドライン
用リード３により外部に引出し、且つそのリード３はパ
ッケージの四隅のうちのいずれかに設置されていた。
レームは、図３に示すように通常チップ裏面をグランド
電位とするためにチップマウント面５をグランドライン
用リード３により外部に引出し、且つそのリード３はパ
ッケージの四隅のうちのいずれかに設置されていた。
【０００３】その理由はパッケージが実装される回路基
板のグランド電極は大きなパターンを用い、高周波に於
いてもインピーダンスが十分低くなる様設計されていて
、グランドライン用リード３がパッケージの四隅以外に
設置されると実効基板の設計が比較的困難になる為であ
った。
板のグランド電極は大きなパターンを用い、高周波に於
いてもインピーダンスが十分低くなる様設計されていて
、グランドライン用リード３がパッケージの四隅以外に
設置されると実効基板の設計が比較的困難になる為であ
った。
【０００４】
【発明が解決しようとする課題】この従来のリードフレ
ームは、回路基板への実装の便宜さはあるものの、パッ
ケージの四隅に設置されたグランドライン用リードは高
周波信号リード間，或いは高周波信号リードと電源リー
ド間の電磁結合に対する遮へい効果が極めて少なく、高
周波用ＩＣチップを装着した場合に安定動作が難しく、
発振を起こすことがあった。
ームは、回路基板への実装の便宜さはあるものの、パッ
ケージの四隅に設置されたグランドライン用リードは高
周波信号リード間，或いは高周波信号リードと電源リー
ド間の電磁結合に対する遮へい効果が極めて少なく、高
周波用ＩＣチップを装着した場合に安定動作が難しく、
発振を起こすことがあった。
【０００５】
【課題を解決するための手段】本発明のＩＣ用リードフ
レームは、チップマウント面に接続した少なくとも２個
以上のグランドライン用リードをパッケージの四隅以外
に設定し、且つグランドライン用リードは信号ライン用
リードと電源ライン用リードの間に設定している。
レームは、チップマウント面に接続した少なくとも２個
以上のグランドライン用リードをパッケージの四隅以外
に設定し、且つグランドライン用リードは信号ライン用
リードと電源ライン用リードの間に設定している。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）は本発明の第１の実施例の部品図、図１（
ｂ）は６ピンパッケージに使用した場合のリードフレー
ムの実装図である。リードフレームのチップマウント面
５に接続された２個のグランドライン用リード３が信号
ライン用リード２と電源ライン用リード４の間に設定さ
れており、信号ライン用リード２と電源ライン用リード
４の電磁結合を減少させる作用がある。
。図１（ａ）は本発明の第１の実施例の部品図、図１（
ｂ）は６ピンパッケージに使用した場合のリードフレー
ムの実装図である。リードフレームのチップマウント面
５に接続された２個のグランドライン用リード３が信号
ライン用リード２と電源ライン用リード４の間に設定さ
れており、信号ライン用リード２と電源ライン用リード
４の電磁結合を減少させる作用がある。
【０００７】図２（ａ）は本発明の第２の実施例の部品
図、図２（ｂ）は８ピンパッケージに使用した場合のリ
ードフレームの実装図である。本実施例のリードフレー
ムは第１の実施例と同様にチップマウント面５ａに接続
された２個のグランドライン用リード３が信号ライン用
リード２と電源ライン用リード４の間に設定されており
、信号ライン用リード２と電源ライン用リード４の電磁
結合を減少させる作用がある。
図、図２（ｂ）は８ピンパッケージに使用した場合のリ
ードフレームの実装図である。本実施例のリードフレー
ムは第１の実施例と同様にチップマウント面５ａに接続
された２個のグランドライン用リード３が信号ライン用
リード２と電源ライン用リード４の間に設定されており
、信号ライン用リード２と電源ライン用リード４の電磁
結合を減少させる作用がある。
【０００８】第１，第２の実施例で、５００ＭＨｚ帯利
得３５ｄＢの広帯域増幅器に於いて発振によるＩＣ特性
の歩留りが７５％から１００％に改善された。
得３５ｄＢの広帯域増幅器に於いて発振によるＩＣ特性
の歩留りが７５％から１００％に改善された。
【０００９】
【発明の効果】以上説明したように本発明は、チップマ
ウント面に接続した少なくとも２個以上のグランドライ
ン用リードをパッケージの四隅以外に設定し且つグラン
ドライン用リードを信号ライン用リードと電源ライン用
リードの間に設定しているので、高周波信号リード間或
いは高周波信号リードと電源ライン用リード間の電磁結
合に対する遮へい効果が大きい５００ＭＨｚ帯利得３５
ｄＢの広帯域増幅器に於いて発振によるＩＣ特性の歩留
りが７５％から１００％に改善された。パッケージを実
装する基板上のグランド電極の寸法に制約があるので高
周波に於けるインピーダンスは十分低減できないものの
、総合的に見てＩＣの高周波特性の歩留り向上を可能に
した。
ウント面に接続した少なくとも２個以上のグランドライ
ン用リードをパッケージの四隅以外に設定し且つグラン
ドライン用リードを信号ライン用リードと電源ライン用
リードの間に設定しているので、高周波信号リード間或
いは高周波信号リードと電源ライン用リード間の電磁結
合に対する遮へい効果が大きい５００ＭＨｚ帯利得３５
ｄＢの広帯域増幅器に於いて発振によるＩＣ特性の歩留
りが７５％から１００％に改善された。パッケージを実
装する基板上のグランド電極の寸法に制約があるので高
周波に於けるインピーダンスは十分低減できないものの
、総合的に見てＩＣの高周波特性の歩留り向上を可能に
した。
【図１】（ａ），（ｂ）はそれぞれ本発明の第１の実施
例の部品図および６ピンパッケージに使用した場合の実
装図である。
例の部品図および６ピンパッケージに使用した場合の実
装図である。
【図２】（ａ），（ｂ）はそれぞれ本発明の第２の実施
例の部品図および８ピンパッケージに使用した場合の実
装図である。
例の部品図および８ピンパッケージに使用した場合の実
装図である。
【図３】従来のＩＣ用リードフレームの一例の部品図で
ある。
ある。
１ フレーム
２ 信号ライン用リード
３ グランドライン用リード
４ 電源ライン用リード
５ チップマウント面
６ パッケージ本体
７ ボンディングワイヤ
８ 半導体集積回路チップ
Claims (1)
- 【請求項１】 ＩＣチップを実装するチップマウント
面に一端がそれぞれ接続されている少なくとも２個以上
のグランドライン用リードがパッケージの四角を除くフ
レームの位置に対応して結合され、信号ライン用リード
と電源ライン用リードが前記グランドライン用リードを
挟んで前記フレームで結合されることを特徴とするＩＣ
用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044091A JPH04278570A (ja) | 1991-03-07 | 1991-03-07 | Ｉｃ用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044091A JPH04278570A (ja) | 1991-03-07 | 1991-03-07 | Ｉｃ用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278570A true JPH04278570A (ja) | 1992-10-05 |
Family
ID=12580705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044091A Pending JPH04278570A (ja) | 1991-03-07 | 1991-03-07 | Ｉｃ用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6319525B1 (ja) * | 2017-05-26 | 2018-05-09 | 三菱電機株式会社 | 半導体装置 |
-
1991
- 1991-03-07 JP JP4044091A patent/JPH04278570A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6319525B1 (ja) * | 2017-05-26 | 2018-05-09 | 三菱電機株式会社 | 半導体装置 |
| WO2018216219A1 (ja) * | 2017-05-26 | 2018-11-29 | 三菱電機株式会社 | 半導体装置 |
| US10923444B1 (en) | 2017-05-26 | 2021-02-16 | Mitsubishi Electric Corporation | Semiconductor device |
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