JPH04277989A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH04277989A JPH04277989A JP3039917A JP3991791A JPH04277989A JP H04277989 A JPH04277989 A JP H04277989A JP 3039917 A JP3039917 A JP 3039917A JP 3991791 A JP3991791 A JP 3991791A JP H04277989 A JPH04277989 A JP H04277989A
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- 230000015654 memory Effects 0.000 title claims abstract description 198
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 21
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号データをシャ
フリング、またはデシャフリングするメモリ制御装置に
関する。
フリング、またはデシャフリングするメモリ制御装置に
関する。
【０００２】
【従来の技術】一般に、映像信号を磁気テープなどを用
いて記録再生する際、再生時にテープの傷，外乱などに
よりドロップアウトが発生する。ドロップアウトが発生
すると映像信号を再現できない。特に、バースト状の大
きなドロップアウトが発生した場合、ドロップアウトの
周辺の映像信号データからドロップアウト区間の映像信
号データを予測することは不可能である。このような課
題を解決するために、入力映像信号を複数ブロックに分
割し、その順序を変更して記録し、再生時に元に戻すシ
ャフリング記録が知られている。
いて記録再生する際、再生時にテープの傷，外乱などに
よりドロップアウトが発生する。ドロップアウトが発生
すると映像信号を再現できない。特に、バースト状の大
きなドロップアウトが発生した場合、ドロップアウトの
周辺の映像信号データからドロップアウト区間の映像信
号データを予測することは不可能である。このような課
題を解決するために、入力映像信号を複数ブロックに分
割し、その順序を変更して記録し、再生時に元に戻すシ
ャフリング記録が知られている。
【０００３】図８に外部からのアドレス制御を必要とす
るメモリ（以下、外部アドレスメモリと略す。）を用い
たシャフリングを行うメモリ制御装置のブロック図を示
す。１１は映像信号データ入力端子、１２は外部アドレ
スメモリ、１３は外部アドレスメモリの出力データに同
期信号などを付加する信号変換器、１４は外部アドレス
メモリの書き込みを制御する書き込み制御信号発生器、
１５は外部アドレスメモリの読み出しを制御する読み出
し制御信号発生器、１６は映像信号データ出力端子であ
る。ここで、外部アドレスメモリ１２は書き込み制御信
号としてライトアドレス，ライトイネーブル，ライトク
ロックを、読み出し制御信号としてリードアドレス，リ
ードイネーブル，リードクロックを必要とする。その動
作は、ライトイネーブルが「１」のとき、ライトクロッ
クに同期して、そのライトクロックの示すライトアドレ
スに映像信号データを書き込む。また、リードイネーブ
ルが「１」の時、リードクロックに同期して、そのリー
ドクロックが示すリードアドレスに記憶されている映像
信号データを読み出す。
るメモリ（以下、外部アドレスメモリと略す。）を用い
たシャフリングを行うメモリ制御装置のブロック図を示
す。１１は映像信号データ入力端子、１２は外部アドレ
スメモリ、１３は外部アドレスメモリの出力データに同
期信号などを付加する信号変換器、１４は外部アドレス
メモリの書き込みを制御する書き込み制御信号発生器、
１５は外部アドレスメモリの読み出しを制御する読み出
し制御信号発生器、１６は映像信号データ出力端子であ
る。ここで、外部アドレスメモリ１２は書き込み制御信
号としてライトアドレス，ライトイネーブル，ライトク
ロックを、読み出し制御信号としてリードアドレス，リ
ードイネーブル，リードクロックを必要とする。その動
作は、ライトイネーブルが「１」のとき、ライトクロッ
クに同期して、そのライトクロックの示すライトアドレ
スに映像信号データを書き込む。また、リードイネーブ
ルが「１」の時、リードクロックに同期して、そのリー
ドクロックが示すリードアドレスに記憶されている映像
信号データを読み出す。
【０００４】以下、図９〜図１１を参照しながら１ライ
ンごとにシャフリングを行うラインシャフリングのメモ
リ制御装置について説明する。
ンごとにシャフリングを行うラインシャフリングのメモ
リ制御装置について説明する。
【０００５】図９はメモリの書き込み動作を示すタイミ
ング図であり、外部アドレスメモリを３個用いてシャフ
リングを行う。３個のメモリをメモリ１，メモリ２，メ
モリ３とする。図９で示すＷＥ１はメモリ１のライトイ
ネーブル信号、ＷＥ２はメモリ２のライトイネーブル信
号、ＷＥ３はメモリ３のライトイネーブル信号、ＷＡＤ
Ｓはメモリ１，メモリ２，メモリ３の共通のライトアド
レスであり、そのライトアドレスを２７分割し、各々を
Ａ１（Ｋ），Ａ２（Ｋ），…，Ａ２７（Ｋ）で表す。ま
た、入力映像信号データを１ラインごとに（３×２７）
個に分割し、図９に示すように１分割ごとにＹ（１，１
）〜Ｙ（１，２７），Ｙ（２，１）〜Ｙ（２，２７），
Ｙ（３，１）〜Ｙ（３，２７）とする。これらの分割さ
れた映像信号データを図９に示すＷＥ１，ＷＥ２，ＷＥ
３，ＷＡＤＳに従って３個のメモリに書き込んでいく。
ング図であり、外部アドレスメモリを３個用いてシャフ
リングを行う。３個のメモリをメモリ１，メモリ２，メ
モリ３とする。図９で示すＷＥ１はメモリ１のライトイ
ネーブル信号、ＷＥ２はメモリ２のライトイネーブル信
号、ＷＥ３はメモリ３のライトイネーブル信号、ＷＡＤ
Ｓはメモリ１，メモリ２，メモリ３の共通のライトアド
レスであり、そのライトアドレスを２７分割し、各々を
Ａ１（Ｋ），Ａ２（Ｋ），…，Ａ２７（Ｋ）で表す。ま
た、入力映像信号データを１ラインごとに（３×２７）
個に分割し、図９に示すように１分割ごとにＹ（１，１
）〜Ｙ（１，２７），Ｙ（２，１）〜Ｙ（２，２７），
Ｙ（３，１）〜Ｙ（３，２７）とする。これらの分割さ
れた映像信号データを図９に示すＷＥ１，ＷＥ２，ＷＥ
３，ＷＡＤＳに従って３個のメモリに書き込んでいく。
【０００６】映像信号が書き込まれたメモリの状態図を
図１０に示す。図１０に示すように、メモリ１のアドレ
スＡ１（Ｋ）には映像信号データＹ（１，１）、メモリ
１のアドレスＡ２（Ｋ）には映像信号データＹ（１，２
）、メモリ２のアドレスＡ１（Ｋ）には映像信号データ
Ｙ（２，１）、メモリ３のアドレスＡ１（Ｋ）には映像
信号データＹ（３，１）（以下、略す。）が書き込まれ
ている。
図１０に示す。図１０に示すように、メモリ１のアドレ
スＡ１（Ｋ）には映像信号データＹ（１，１）、メモリ
１のアドレスＡ２（Ｋ）には映像信号データＹ（１，２
）、メモリ２のアドレスＡ１（Ｋ）には映像信号データ
Ｙ（２，１）、メモリ３のアドレスＡ１（Ｋ）には映像
信号データＹ（３，１）（以下、略す。）が書き込まれ
ている。
【０００７】図１１はメモリの読み出し動作を示すタイ
ミング図である。ＲＥ１はメモリ１のリードイネーブル
、ＲＥ２はメモリ２のリードイネーブル、ＲＥ３はメモ
リ３のリードイネーブル、ＲＡＤＳはメモリ１，メモリ
２，メモリ３共通のリードアドレスであり、ライトアド
レス同様２７個に分割し、それらをＡ１（Ｋ），Ａ２（
Ｋ），…，Ａ２７（Ｋ）と表す。読み出しはメモリ１，
メモリ２，メモリ３と順に読み出し図１１に示す出力映
像信号を得る。
ミング図である。ＲＥ１はメモリ１のリードイネーブル
、ＲＥ２はメモリ２のリードイネーブル、ＲＥ３はメモ
リ３のリードイネーブル、ＲＡＤＳはメモリ１，メモリ
２，メモリ３共通のリードアドレスであり、ライトアド
レス同様２７個に分割し、それらをＡ１（Ｋ），Ａ２（
Ｋ），…，Ａ２７（Ｋ）と表す。読み出しはメモリ１，
メモリ２，メモリ３と順に読み出し図１１に示す出力映
像信号を得る。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、外部アドレスメモリを用いているため、
メモリの制御にライトアドレス，リードアドレスを必要
とし、メモリ制御が複雑で、メモリ制御信号数が多く、
実装面積も大きくなるという問題点があった。
うな構成では、外部アドレスメモリを用いているため、
メモリの制御にライトアドレス，リードアドレスを必要
とし、メモリ制御が複雑で、メモリ制御信号数が多く、
実装面積も大きくなるという問題点があった。
【０００９】また、内部にアドレスカウント機能を有す
るメモリ（以下、内部アドレスメモリと略す。）を用い
た場合には、メモリへの書き込み禁止区間、メモリから
の読み出し禁止区間を制限されているので、シャフリン
グ，デシャフリングを行う場合、前記の書き込み禁止区
間，読み出し禁止区間のため、その範囲が制限されると
いう問題点があった。
るメモリ（以下、内部アドレスメモリと略す。）を用い
た場合には、メモリへの書き込み禁止区間、メモリから
の読み出し禁止区間を制限されているので、シャフリン
グ，デシャフリングを行う場合、前記の書き込み禁止区
間，読み出し禁止区間のため、その範囲が制限されると
いう問題点があった。
【００１０】本発明はこのような問題点を解消し、制御
が容易で、実装面積も小さく、内部アドレスメモリを用
いて広範囲なシャフリング，デシャフリングを行うメモ
リ制御装置を提供することを目的とする。
が容易で、実装面積も小さく、内部アドレスメモリを用
いて広範囲なシャフリング，デシャフリングを行うメモ
リ制御装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
本発明のメモリ制御装置は、（Ｎ１×Ｎ２）ブロックの
有効信号データと（Ｎ１×Ｎ３）ブロックの無効信号デ
ータを書き込むＮ１個の内部アドレスメモリと、前記Ｎ
１個の内部アドレスメモリの書き込みを制御する書き込
み制御信号発生器と、前記Ｎ１個の内部アドレスメモリ
の読み出しを制御する読み出し制御信号発生器と、前記
Ｎ１個のメモリの出力の無効信号データを別信号に変換
する信号変換器とを有し、その制御法として前記映像信
号の垂直ブランク区間のデータを無効信号データとして
有効信号データとともに振り分けてＮ１個のメモリに書
き込む場合、読み出しは１個のメモリから有効信号デー
タを読み出した後は、前記メモリ以外の（Ｎ１−１）個
のメモリのうち、少なくとも１個のメモリから無効信号
データが出力の映像信号の水平ブランク区間に読み出さ
れる。
本発明のメモリ制御装置は、（Ｎ１×Ｎ２）ブロックの
有効信号データと（Ｎ１×Ｎ３）ブロックの無効信号デ
ータを書き込むＮ１個の内部アドレスメモリと、前記Ｎ
１個の内部アドレスメモリの書き込みを制御する書き込
み制御信号発生器と、前記Ｎ１個の内部アドレスメモリ
の読み出しを制御する読み出し制御信号発生器と、前記
Ｎ１個のメモリの出力の無効信号データを別信号に変換
する信号変換器とを有し、その制御法として前記映像信
号の垂直ブランク区間のデータを無効信号データとして
有効信号データとともに振り分けてＮ１個のメモリに書
き込む場合、読み出しは１個のメモリから有効信号デー
タを読み出した後は、前記メモリ以外の（Ｎ１−１）個
のメモリのうち、少なくとも１個のメモリから無効信号
データが出力の映像信号の水平ブランク区間に読み出さ
れる。
【００１２】また、映像信号の水平ブランク区間のデー
タを無効信号データとしてＮ１個のメモリに書き込む場
合、１個のメモリに有効信号データが書き込まれた後は
、前記メモリ以外の（Ｎ１−１）個のメモリのうち、少
なくとも１個のメモリに無効信号データが書き込まれ、
Ｎ１個のメモリから出力映像信号の有効ラインには有効
信号データが、出力映像信号の垂直ブランク区間には無
効信号データが振り分けて読み出される。
タを無効信号データとしてＮ１個のメモリに書き込む場
合、１個のメモリに有効信号データが書き込まれた後は
、前記メモリ以外の（Ｎ１−１）個のメモリのうち、少
なくとも１個のメモリに無効信号データが書き込まれ、
Ｎ１個のメモリから出力映像信号の有効ラインには有効
信号データが、出力映像信号の垂直ブランク区間には無
効信号データが振り分けて読み出される。
【００１３】
【作用】上記の構成により、映像信号の垂直ブランク区
間のデータを無効信号データとして、有効ラインのデー
タは有効信号データとして一定の規則で振り分けてＮ１
個の内部アドレスメモリに書き込み、その読み出しは、
１個の内部アドレスメモリから有効信号データが読み出
された後、別の内部アドレスメモリから無効信号データ
を出力映像信号の水平ブランク区間に読み出して内部ア
ドレスメモリの読み出し禁止区間を短く設定している。
間のデータを無効信号データとして、有効ラインのデー
タは有効信号データとして一定の規則で振り分けてＮ１
個の内部アドレスメモリに書き込み、その読み出しは、
１個の内部アドレスメモリから有効信号データが読み出
された後、別の内部アドレスメモリから無効信号データ
を出力映像信号の水平ブランク区間に読み出して内部ア
ドレスメモリの読み出し禁止区間を短く設定している。
【００１４】また、映像信号の有効信号データを１個の
内部アドレスメモリに書き込んだ後、映像信号の水平ブ
ランク区間の無効信号データを別の内部アドレスメモリ
に書き込み、その読み出しは、Ｎ１個の内部アドレスメ
モリに書き込まれた無効信号データを出力映像信号の垂
直ブランク区間に、有効信号データは出力映像信号の有
効ラインに振り分けて読み出して内部アドレスメモリの
書き込み禁止区間を短く設定している。
内部アドレスメモリに書き込んだ後、映像信号の水平ブ
ランク区間の無効信号データを別の内部アドレスメモリ
に書き込み、その読み出しは、Ｎ１個の内部アドレスメ
モリに書き込まれた無効信号データを出力映像信号の垂
直ブランク区間に、有効信号データは出力映像信号の有
効ラインに振り分けて読み出して内部アドレスメモリの
書き込み禁止区間を短く設定している。
【００１５】
【実施例】以下、図面に基づいて本発明のさらに詳しい
説明をする。
説明をする。
【００１６】図１に本発明の実施例におけるメモリ制御
装置全体のブロック図を示す。１は映像信号データ入力
端子、２はシャフリング，デシャフリングを行うための
内部アドレスメモリ、３は内部アドレスメモリの出力映
像信号データの水平ブランク区間、または垂直ブランク
区間にブランク信号，同期信号などを付加する信号変換
器、４は内部アドレスメモリ２の書き込みを制御する書
き込み制御信号発生器であり、リセットライト信号，ラ
イトイネーブル信号，ライトクロックを発生する。５は
内部アドレスメモリの読み出しを制御する読み出し制御
信号発生器であり、リセットリード信号，リードイネー
ブル信号，リードクロック信号を発生する。６は映像信
号データ出力端子である。ここで、内部アドレスメモリ
２の動作について説明する。リセットライト信号により
内部の書き込みアドレスがイニシャライズされ、ライト
イネーブル信号が「１」の時のみライトクロックに同期
して内部の書き込みアドレスが１番地ずつ増加すると同
時に、その内部の書き込みアドレスに映像信号データが
書き込まれる。また、リセットリード信号により内部の
読み出しアドレスがイニシャライズされ、リードイネー
ブル信号が「１」の時のみリードクロックに同期して内
部の読み出しアドレスが１番地ずつ増加すると同時に、
その内部読み出しアドレスと一致した内部書き込みアド
レスに書き込まれている映像信号データが読み出される
。
装置全体のブロック図を示す。１は映像信号データ入力
端子、２はシャフリング，デシャフリングを行うための
内部アドレスメモリ、３は内部アドレスメモリの出力映
像信号データの水平ブランク区間、または垂直ブランク
区間にブランク信号，同期信号などを付加する信号変換
器、４は内部アドレスメモリ２の書き込みを制御する書
き込み制御信号発生器であり、リセットライト信号，ラ
イトイネーブル信号，ライトクロックを発生する。５は
内部アドレスメモリの読み出しを制御する読み出し制御
信号発生器であり、リセットリード信号，リードイネー
ブル信号，リードクロック信号を発生する。６は映像信
号データ出力端子である。ここで、内部アドレスメモリ
２の動作について説明する。リセットライト信号により
内部の書き込みアドレスがイニシャライズされ、ライト
イネーブル信号が「１」の時のみライトクロックに同期
して内部の書き込みアドレスが１番地ずつ増加すると同
時に、その内部の書き込みアドレスに映像信号データが
書き込まれる。また、リセットリード信号により内部の
読み出しアドレスがイニシャライズされ、リードイネー
ブル信号が「１」の時のみリードクロックに同期して内
部の読み出しアドレスが１番地ずつ増加すると同時に、
その内部読み出しアドレスと一致した内部書き込みアド
レスに書き込まれている映像信号データが読み出される
。
【００１７】以上のように構成されたメモリ制御装置の
第１の実施例について、以下その動作について説明する
。
第１の実施例について、以下その動作について説明する
。
【００１８】入力端子１に入力された映像信号データは
、まず書き込み制御信号発生器４から出力されるリセッ
トライト信号，ライトイネーブル信号，ライトクロック
に従い、有効信号データ、垂直ブランク部の無効信号デ
ータが内部アドレスメモリ２に書き込まれる。内部アド
レスメモリ２に書き込まれた映像信号データは、読み出
し制御信号発生器５から出力されるリセットリード信号
，リードイネーブル信号，リードクロックに従い、有効
信号データは出力映像信号の有効信号部に、無効信号デ
ータは出力映像信号の水平ブランク部に出力される。 内部アドレスメモリ２の出力する映像信号データは信号
変換器３において、ブランク部が同期信号などに置換さ
れ、出力端子６より出力される。
、まず書き込み制御信号発生器４から出力されるリセッ
トライト信号，ライトイネーブル信号，ライトクロック
に従い、有効信号データ、垂直ブランク部の無効信号デ
ータが内部アドレスメモリ２に書き込まれる。内部アド
レスメモリ２に書き込まれた映像信号データは、読み出
し制御信号発生器５から出力されるリセットリード信号
，リードイネーブル信号，リードクロックに従い、有効
信号データは出力映像信号の有効信号部に、無効信号デ
ータは出力映像信号の水平ブランク部に出力される。 内部アドレスメモリ２の出力する映像信号データは信号
変換器３において、ブランク部が同期信号などに置換さ
れ、出力端子６より出力される。
【００１９】図２〜図４は図１の構成を持つメモリ制御
装置のタイミング図であり、入力映像信号をフィールド
ごとに１ラインを１ブロックとしてラインシャフリング
し、その方法は有効ラインを３の剰余系に従い３つの群
に分類し、それらを時系列で出力している。例えば、有
効ラインが１フィールドに９ラインあったとし、「１，
２，３，４，５，６，７，８，９」と入力されるとすれ
ば、その出力は「１，４，７，２，５，８，３，６，９
」と出力される。本実施例は１フィールドに有効ライン
が（３×２７）ラインあり、それらを３の剰余系に従い
シャフリングしている。
装置のタイミング図であり、入力映像信号をフィールド
ごとに１ラインを１ブロックとしてラインシャフリング
し、その方法は有効ラインを３の剰余系に従い３つの群
に分類し、それらを時系列で出力している。例えば、有
効ラインが１フィールドに９ラインあったとし、「１，
２，３，４，５，６，７，８，９」と入力されるとすれ
ば、その出力は「１，４，７，２，５，８，３，６，９
」と出力される。本実施例は１フィールドに有効ライン
が（３×２７）ラインあり、それらを３の剰余系に従い
シャフリングしている。
【００２０】図２は第１の実施例の書き込み動作を示す
タイミング図である。本実施例では、メモリを３個使用
し、それらをメモリ１，メモリ２、メモリ３とする。図
２のＷＥ１はメモリ１のライトイネーブル信号、ＷＥ２
はメモリ２のライトイネーブル信号、ＷＥ３はメモリ３
のライトイネーブル信号、ＲＳＴＷ１はメモリ１のリセ
ットライト信号、ＲＳＴＷ２はメモリ２のリセットライ
ト信号、ＲＳＴＷ３はメモリ３のリセットライト信号で
ある。また、入力映像信号を１フィールドごとに有効信
号データを１水平ラインの有効信号部を１ブロックとし
、（３×２７）ブロックに分割し、無効信号データは垂
直ブランク部を（３×５４）ブロックに分割している。 分割された有効映像信号データＹ（１，１）〜Ｙ（１，
２７），Ｙ（２，１）〜Ｙ（２，２７），Ｙ（３，１）
〜Ｙ（３，２７）と無効信号データＭ（１，１）〜Ｍ（
１，５４），Ｍ（２，１）〜Ｍ（２，５４），Ｍ（３，
１）〜Ｍ（３，５４）のうち、Ｙ（１，１），Ｙ（１，
２），…，Ｙ（１，２７），Ｍ（１，１），Ｍ（１，２
），…，Ｍ（１，５４）はＷＥ１とＲＳＴＷ１で示すタ
イミングに従いメモリ１に書き込まれる。Ｙ（２，１）
，Ｙ（２，２），…，Ｙ（２，２７），Ｍ（２，１），
Ｍ（２，２），…，Ｍ（２，５４）はＷＥ２とＲＳＹＷ
２に従いメモリ２に書き込まれる。Ｙ（３，１），Ｙ（
３，２），…，Ｙ（３，２７），Ｍ（３，１），Ｍ（３
，２），…，Ｍ（３，５４）はＷＥ３とＲＳＴＷ３に従
いメモリ３に書き込まれる。
タイミング図である。本実施例では、メモリを３個使用
し、それらをメモリ１，メモリ２、メモリ３とする。図
２のＷＥ１はメモリ１のライトイネーブル信号、ＷＥ２
はメモリ２のライトイネーブル信号、ＷＥ３はメモリ３
のライトイネーブル信号、ＲＳＴＷ１はメモリ１のリセ
ットライト信号、ＲＳＴＷ２はメモリ２のリセットライ
ト信号、ＲＳＴＷ３はメモリ３のリセットライト信号で
ある。また、入力映像信号を１フィールドごとに有効信
号データを１水平ラインの有効信号部を１ブロックとし
、（３×２７）ブロックに分割し、無効信号データは垂
直ブランク部を（３×５４）ブロックに分割している。 分割された有効映像信号データＹ（１，１）〜Ｙ（１，
２７），Ｙ（２，１）〜Ｙ（２，２７），Ｙ（３，１）
〜Ｙ（３，２７）と無効信号データＭ（１，１）〜Ｍ（
１，５４），Ｍ（２，１）〜Ｍ（２，５４），Ｍ（３，
１）〜Ｍ（３，５４）のうち、Ｙ（１，１），Ｙ（１，
２），…，Ｙ（１，２７），Ｍ（１，１），Ｍ（１，２
），…，Ｍ（１，５４）はＷＥ１とＲＳＴＷ１で示すタ
イミングに従いメモリ１に書き込まれる。Ｙ（２，１）
，Ｙ（２，２），…，Ｙ（２，２７），Ｍ（２，１），
Ｍ（２，２），…，Ｍ（２，５４）はＷＥ２とＲＳＹＷ
２に従いメモリ２に書き込まれる。Ｙ（３，１），Ｙ（
３，２），…，Ｙ（３，２７），Ｍ（３，１），Ｍ（３
，２），…，Ｍ（３，５４）はＷＥ３とＲＳＴＷ３に従
いメモリ３に書き込まれる。
【００２１】図３に映像信号データが書き込まれたメモ
リの状態図を示す。図３に示すように、メモリの内部書
き込みアドレスの前半には有効信号データが、後半には
無効信号データが書き込まれている。
リの状態図を示す。図３に示すように、メモリの内部書
き込みアドレスの前半には有効信号データが、後半には
無効信号データが書き込まれている。
【００２２】図４は第１の実施例の読み出し動作を示す
タイミング図である。ＲＥ１はメモリ１のリードイネー
ブル信号、ＲＥ２はメモリ２のリードイネーブル信号、
ＲＥ３はメモリ３のリードイネーブル信号、ＲＳＴＲ１
はメモリ１のリセットリード信号、ＲＳＴＲ２はメモリ
２のリセットリード信号、ＲＳＴＲ３はメモリ３のリセ
ットリード信号である。図４に示すように、１個のメモ
リから有効信号データ１ブロックが読み出された後には
、必ず他の２個のメモリから出力映像信号の水平ブラン
クに無効信号データが読み出されている。例えば、メモ
リ１からＹ（１，１）が読み出された後にはメモリ２か
らＭ（２，２８）が、メモリ３からＭ（３，１）が読み
出される。このように、有効信号データを読み出さない
区間では無効信号データを読み出すことで、メモリの読
み出し動作の禁止区間を短く設定している。
タイミング図である。ＲＥ１はメモリ１のリードイネー
ブル信号、ＲＥ２はメモリ２のリードイネーブル信号、
ＲＥ３はメモリ３のリードイネーブル信号、ＲＳＴＲ１
はメモリ１のリセットリード信号、ＲＳＴＲ２はメモリ
２のリセットリード信号、ＲＳＴＲ３はメモリ３のリセ
ットリード信号である。図４に示すように、１個のメモ
リから有効信号データ１ブロックが読み出された後には
、必ず他の２個のメモリから出力映像信号の水平ブラン
クに無効信号データが読み出されている。例えば、メモ
リ１からＹ（１，１）が読み出された後にはメモリ２か
らＭ（２，２８）が、メモリ３からＭ（３，１）が読み
出される。このように、有効信号データを読み出さない
区間では無効信号データを読み出すことで、メモリの読
み出し動作の禁止区間を短く設定している。
【００２３】図５〜図７は図１のように構成された本発
明の第２の実施例のタイミング図であり、３個の内部ア
ドレスメモリを用いて、第１の実施例によりシャフリン
グされた映像信号を元に戻すデシャフリングをしている
。
明の第２の実施例のタイミング図であり、３個の内部ア
ドレスメモリを用いて、第１の実施例によりシャフリン
グされた映像信号を元に戻すデシャフリングをしている
。
【００２４】図５は第２の実施例の書き込み動作を示す
タイミング図であり、ＷＥ１はメモリ１のライトイネー
ブル信号、ＷＥ２はメモリ２のライトイネーブル信号、
ＷＥ３はメモリ３のライトイネーブル信号、ＲＳＴＷ１
はメモリ１のリセットライト信号、ＲＳＴＷ２はメモリ
２のリセットライト信号、ＲＳＴＷ３はメモリ３のリセ
ットライト信号である。
タイミング図であり、ＷＥ１はメモリ１のライトイネー
ブル信号、ＷＥ２はメモリ２のライトイネーブル信号、
ＷＥ３はメモリ３のライトイネーブル信号、ＲＳＴＷ１
はメモリ１のリセットライト信号、ＲＳＴＷ２はメモリ
２のリセットライト信号、ＲＳＴＷ３はメモリ３のリセ
ットライト信号である。
【００２５】図５に示すように、１個の内部アドレスメ
モリに１水平ラインの有効信号部が書き込まれると、他
の２個のメモリに入力映像信号の水平ブランク部が無効
信号部として書き込まれる。このようにして書き込まれ
たメモリの内部状態図を図６に示す。
モリに１水平ラインの有効信号部が書き込まれると、他
の２個のメモリに入力映像信号の水平ブランク部が無効
信号部として書き込まれる。このようにして書き込まれ
たメモリの内部状態図を図６に示す。
【００２６】図７は第２の実施例の読み出しのタイミン
グ図であり、ＲＥ１はメモリ１のリードイネーブル信号
、ＲＥ２はメモリ２のリードイネーブル信号，ＲＥ３は
メモリ３のリードイネーブル信号、ＲＳＴＲ１はメモリ
１のリセットリード信号、ＲＳＴＲ２はメモリ２のリセ
ットリード信号、ＲＳＴＲ３はメモリ３のリセットリー
ド信号である。図７に示すように、有効信号部は出力映
像信号の有効ラインに、無効信号部は出力映像信号の垂
直ブランク区間に振り分けて読み出される。このように
、有効信号データを書き込まない区間では無効信号デー
タを書き込むことでメモリの書き込み動作の禁止区間を
短く設定している。
グ図であり、ＲＥ１はメモリ１のリードイネーブル信号
、ＲＥ２はメモリ２のリードイネーブル信号，ＲＥ３は
メモリ３のリードイネーブル信号、ＲＳＴＲ１はメモリ
１のリセットリード信号、ＲＳＴＲ２はメモリ２のリセ
ットリード信号、ＲＳＴＲ３はメモリ３のリセットリー
ド信号である。図７に示すように、有効信号部は出力映
像信号の有効ラインに、無効信号部は出力映像信号の垂
直ブランク区間に振り分けて読み出される。このように
、有効信号データを書き込まない区間では無効信号デー
タを書き込むことでメモリの書き込み動作の禁止区間を
短く設定している。
【００２７】以上のように本実施例では広範囲にわたる
シャフリング、またはデシャフリングに用いるメモリ制
御装置を、内部アドレスメモリを用いることで小型化す
ることが可能である。
シャフリング、またはデシャフリングに用いるメモリ制
御装置を、内部アドレスメモリを用いることで小型化す
ることが可能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、映
像信号の有効信号データと映像信号の垂直ブランク区間
の無効信号データを振り分けて複数個のメモリに書き込
み、それぞれのメモリから有効信号データ，無効信号デ
ータを順に読み出し、無効信号データは出力映像信号の
水平ブランク区間に読み出すので、メモリの読み出し動
作の禁止区間を短く設定できる。また、映像信号の有効
信号データを１個の内部アドレスメモリに書き込んだ後
は、映像信号の水平ブランク部を無効信号データとして
別のメモリに書き込み、それぞれのメモリから有効信号
データは出力映像信号の有効ラインに、無効信号データ
は出力映像信号の垂直ブランク区間に振り分けて読み出
すので、メモリの書き込み動作の禁止区間を短く設定で
きる。よって、シャフリングメモリとして内部アドレス
メモリの使用が可能であり、制御信号が少なく、実装面
積も小さい合理化されたメモリ制御装置が可能である。
像信号の有効信号データと映像信号の垂直ブランク区間
の無効信号データを振り分けて複数個のメモリに書き込
み、それぞれのメモリから有効信号データ，無効信号デ
ータを順に読み出し、無効信号データは出力映像信号の
水平ブランク区間に読み出すので、メモリの読み出し動
作の禁止区間を短く設定できる。また、映像信号の有効
信号データを１個の内部アドレスメモリに書き込んだ後
は、映像信号の水平ブランク部を無効信号データとして
別のメモリに書き込み、それぞれのメモリから有効信号
データは出力映像信号の有効ラインに、無効信号データ
は出力映像信号の垂直ブランク区間に振り分けて読み出
すので、メモリの書き込み動作の禁止区間を短く設定で
きる。よって、シャフリングメモリとして内部アドレス
メモリの使用が可能であり、制御信号が少なく、実装面
積も小さい合理化されたメモリ制御装置が可能である。
【図１】本発明における第１，第２の実施例のメモリ制
御装置の構成を示すブロック図
御装置の構成を示すブロック図
【図２】第１の実施例におけるメモリ制御装置の書き込
み動作を説明するためのタイミング図
み動作を説明するためのタイミング図
【図３】第１の実施例におけるメモリの書き込み状態を
示す状態図
示す状態図
【図４】第１の実施例におけるメモリ制御装置の読み出
し動作を説明するためのタイミング図
し動作を説明するためのタイミング図
【図５】本発明の第２の実施例におけるメモリ制御装置
の書き込み動作を説明するためのタイミング図
の書き込み動作を説明するためのタイミング図
【図６】
第２の実施例におけるメモリの書き込み状態を示す状態
図
第２の実施例におけるメモリの書き込み状態を示す状態
図
【図７】第２の実施例におけるメモリ制御装置の読み出
し動作を説明するためのタイミング図
し動作を説明するためのタイミング図
【図８】従来のメモリ制御装置の構成を示すブロック図
【図９】従来のメモリ制御装置の書き込み動作を説明す
るためのタイミング図
るためのタイミング図
【図１０】従来例におけるメモリの書き込み状態を示す
状態図
状態図
【図１１】従来のメモリ制御装置の読み出し動作を説明
するためのタイミング図
するためのタイミング図
１ 映像信号入力端子
２ 内部アドレスメモリ
３ 信号変換器
４ 書き込み制御信号発生器
５ 読み出し制御信号発生器
６ 映像信号出力端子
Claims (7)
- 【請求項１】入力映像信号データを（Ｎ１×Ｎ２）（Ｎ
１，Ｎ２は自然数）ブロックの有効信号領域と（Ｎ１×
Ｎ３）（Ｎ３は自然数）ブロックの無効信号領域に区分
し、（Ｎ１×Ｎ２）ブロックに区分された有効映像信号
領域Ｙ（Ｋ，Ｌ）（１≦Ｋ≦Ｎ１，１≦Ｌ≦Ｎ２，Ｋ，
Ｌは自然数），（Ｎ１×Ｎ３）ブロックに区分された無
効映像信号領域Ｍ（Ｋ，Ｊ）（１≦Ｊ≦Ｎ３）において
、Ｎ２ブロックの有効信号領域Ｙ（Ａ，Ｌ）（Ａは定数
）とＮ３ブロックの無効信号領域Ｍ（Ａ，Ｊ）（Ａは定
数）を書き込むＮ１個のメモリと、前記Ｎ１個のメモリ
各々へ書き込む映像信号領域に応じたメモリ書き込み制
御信号を発生する書き込み制御信号発生器と、前記Ｎ１
個のメモリの読み出しを制御するメモリ読み出し制御信
号を発生する読み出し制御信号発生器と、前記Ｎ１個の
メモリ出力の映像信号データの無効信号部を変換する信
号変換器とを有するメモリ制御装置。 - 【請求項２】（Ｎ１×Ｎ３）ブロックの無効信号データ
領域は入力映像信号の垂直ブランク区間とし、その垂直
ブランク区間のデータをＮ１ブロックに分割しＮ１個の
メモリに書き込み、前記垂直ブランク区間の無効信号デ
ータを水平ブランク区間に読み出す請求項１記載のメモ
リ制御装置 - 【請求項３】（Ｎ１×Ｎ３）ブロックの無効信号データ
領域は入力映像信号の水平ブランク区間とし、その水平
ブランク区間のデータをＮ１ブロックに分割しＮ１個の
メモリに書き込み、前記水平ブランク区間の無効信号デ
ータを垂直ブランク区間に読み出す請求項１記載のメモ
リ制御装置。 - 【請求項４】Ｎ１個のメモリ各々の出力信号は時間軸上
で交わりがなく、且つ１個のメモリから１ブロックの有
効信号データを出力した後には必ず前記有効信号データ
を出力したメモリを除く（Ｎ１−１）個のメモリから少
なくとも１ブロックの無効信号データが出力される請求
項２記載のメモリ制御装置。 - 【請求項５】Ｎ１個のメモリ各々に書き込まれる映像信
号データは時間軸上で交わりがなく、且つ１個のメモリ
に１ブロックの有効信号データを書き込んだ後には前記
有効信号データを書き込んだメモリを除く（Ｎ１−１）
個のメモリに少なくとも１ブロックの無効信号データを
書き込む請求項３記載のメモリ制御装置。 - 【請求項６】内部にアドレスカウント機能を有するメモ
リを用い、１ブロックの有効信号データを１ライン、ま
たは複数ラインの有効信号データとし、有効信号データ
、無効信号データをＮ１個のメモリに振り分けて書き込
み、またＮ１個のメモリの読み出しアドレスのリセット
を各々のタイミングでＮ１個のメモリに与えて読み出し
てラインシャフリングをする請求項４記載のメモリ制御
装置。 - 【請求項７】内部にアドレスカウント機能を有するメモ
リを用い、１ブロックの有効信号データを１ライン、ま
たは複数ラインの有効信号データとし、有効信号データ
、無効信号データをＮ１個のメモリの書き込みアドレス
のリセットを各々のタイミングでＮ１個のメモリに与え
て書き込み、また書き込まれた信号データをＮ１個のメ
モリから振り分けて読み出してラインシャフリングをす
る請求項５記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039917A JP2558958B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039917A JP2558958B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277989A true JPH04277989A (ja) | 1992-10-02 |
| JP2558958B2 JP2558958B2 (ja) | 1996-11-27 |
Family
ID=12566294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039917A Expired - Lifetime JP2558958B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558958B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0617565A1 (en) * | 1993-03-22 | 1994-09-28 | Matsushita Electric Industrial Co., Ltd. | Video signal processing apparatus and its method |
| EP2554349A1 (en) | 2011-08-03 | 2013-02-06 | The Goodyear Tire & Rubber Company | Mold venting assembly |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631248A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Synchronizing system |
| JPS62264782A (ja) * | 1986-05-12 | 1987-11-17 | Hitachi Ltd | 磁気記録再生装置 |
| JPS6328182A (ja) * | 1986-07-22 | 1988-02-05 | Sony Corp | デイジタル画像信号の記録装置 |
-
1991
- 1991-03-06 JP JP3039917A patent/JP2558958B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631248A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Synchronizing system |
| JPS62264782A (ja) * | 1986-05-12 | 1987-11-17 | Hitachi Ltd | 磁気記録再生装置 |
| JPS6328182A (ja) * | 1986-07-22 | 1988-02-05 | Sony Corp | デイジタル画像信号の記録装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0617565A1 (en) * | 1993-03-22 | 1994-09-28 | Matsushita Electric Industrial Co., Ltd. | Video signal processing apparatus and its method |
| US5646695A (en) * | 1993-03-22 | 1997-07-08 | Matsushita Electric Industrial Co., Ltd. | Video signal processing method and apparatus for use with plural television systems |
| EP2554349A1 (en) | 2011-08-03 | 2013-02-06 | The Goodyear Tire & Rubber Company | Mold venting assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558958B2 (ja) | 1996-11-27 |
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