JPH04276845A - Bus arbitration circuit - Google Patents
Bus arbitration circuitInfo
- Publication number
- JPH04276845A JPH04276845A JP3698591A JP3698591A JPH04276845A JP H04276845 A JPH04276845 A JP H04276845A JP 3698591 A JP3698591 A JP 3698591A JP 3698591 A JP3698591 A JP 3698591A JP H04276845 A JPH04276845 A JP H04276845A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- signal
- control device
- dma control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000873 masking effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明はバス調停回路に関し、特
に1つのCPUと複数のDMA(ダイレクトメモリアク
セス)制御装置とCPUが持つ内部記憶装置とで構成さ
れたデータ処理装置とが共有するデータ伝送用のバスの
使用権を調停するバス調停回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus arbitration circuit, and in particular to a bus arbitration circuit, and in particular, data shared by a data processing device comprising one CPU, a plurality of DMA (direct memory access) control devices, and an internal storage device of the CPU. The present invention relates to a bus arbitration circuit that arbitrates the right to use a transmission bus.
【0002】0002
【従来の技術】バス調停回路は、CPU(中央処理装置
)と複数のDMA制御装置およびCPUが持つ内部記憶
装置などで構成されるデータ処理装置内に設けられてい
る。上述したCPU、複数のDMA制御装置および内部
記憶装置が共有するバスに対してこのバスを使用するC
PUと複数のDMA制御装置から同時にこのバスを使用
するための要求が生じた場合、すなわち、バスに対する
競合が生じた場合にこのようなバスに対する競合を避け
るために前述したデータ処理装置内にバス調停回路を設
け、このバス調停回路がCPUと複数のDMA制御装置
の内の同時に上述したバスを使用しようとする要求を調
整して、予め決められているバスの使用優先権に基づい
て上述したバスについての使用要求を出した競合するD
MA間またはDMAとCPUの中から一つを選択してこ
れにバスの使用権を与えるている。2. Description of the Related Art A bus arbitration circuit is provided in a data processing device comprising a CPU (central processing unit), a plurality of DMA control devices, an internal storage device of the CPU, and the like. A CPU that uses this bus for the bus shared by the CPU, multiple DMA control devices, and internal storage device described above.
If there is a request to use this bus simultaneously from the PU and multiple DMA control devices, that is, if contention for the bus occurs, the above-mentioned bus is installed in the data processing device to avoid contention for the bus. An arbitration circuit is provided, and the bus arbitration circuit adjusts the requests of the CPU and the plurality of DMA control devices to use the above-mentioned bus at the same time, based on predetermined bus usage priority. Competing D that has requested use of the bus
One of the MAs or the DMA and the CPU is selected and given the right to use the bus.
【0003】なお、上述したDMA制御装置はCPUが
持つ内部記憶装置に記憶されているデータを読み出し前
述したデータ処理装置外の外部記憶装置または前述のC
PUの上位装置へ書き込むとき、あるいは外部記憶装置
または前述のデータ処理装置外の上位装置に記憶されて
いるデータを読み出し上述した内部記憶装置に書き込む
ときのこれらデータの読み出しと書き込みの制御を前述
のCPUを介さずに制御する制御装置である。さらに、
一般に上述したデータ処理装置には複数個のDMA制御
装置が設けられておりさらにこれらDMA制御装置はそ
れぞれ特定の外部記憶装置または前述したデータ処理装
置の上位装置と前述したデータ処理装置内の内部記憶装
置との間のデータの転送を制御する。なお、これらのD
MA制御装置は前述したCPUからのデータの転送要求
を受けたときに上述したデータの転送を行うものである
。[0003] The above-mentioned DMA control device reads out data stored in the internal storage device of the CPU, and reads out the data stored in the internal storage device of the CPU.
When writing data to a host device of the PU, or when reading data stored in an external storage device or a host device other than the data processing device mentioned above and writing it to the internal storage device mentioned above, control of reading and writing of these data is performed as described above. This is a control device that performs control without using the CPU. moreover,
Generally, the above-mentioned data processing apparatus is provided with a plurality of DMA control apparatuses, and these DMA control apparatuses each have a specific external storage device or a host device of the above-mentioned data processing apparatus and an internal storage within the above-mentioned data processing apparatus. Controls the transfer of data to and from devices. Furthermore, these D
The MA control device performs the data transfer described above when receiving a data transfer request from the CPU described above.
【0004】0004
【発明が解決しようとする課題】上述した従来のバス調
停回路は、ある特定のDMA制御装置に対して前述した
バスの使用権を与えると、その使用権を与えられたDM
A制御装置がデータの転送を完了してしまうまでは、そ
のDMA制御装置がデータの転送制御を行っている間に
、前述したCPUあるいは、他のDMAからバス調停回
路に対して、バスの使用要求が出されても、この使用要
求は保留されてしまい、たとえば、CPUがバスを急い
で使用したい場合でも、上述したバスの使用権を持って
いるDMA制御装置の動作が終了するまでは、このCP
Uがバスを使用することはできず、また、上述したバス
の使用権を得たDMA制御装置が制御するデータの量が
非常に大で一連のデータの転送の制御が終るまでに長時
間を要する場合には、他のDMA制御装置または前述し
たCPUはバスの使用要求を出してから長時間待たなけ
ればならないという欠点があった。[Problems to be Solved by the Invention] The above-mentioned conventional bus arbitration circuit, when the right to use the above-mentioned bus is granted to a certain DMA control device, disables the DM that has been given the right to use the bus.
Until the A control device completes the data transfer, while the DMA control device is controlling the data transfer, the CPU or other DMA requests the bus arbitration circuit to use the bus. Even if a request is made, the use request is put on hold. For example, even if the CPU wants to use the bus in a hurry, it will not be able to use the bus until the operation of the DMA control device that has the right to use the bus is completed. This CP
U cannot use the bus, and the amount of data controlled by the DMA controller that has obtained the right to use the bus is so large that it takes a long time to control a series of data transfers. In some cases, other DMA control devices or the aforementioned CPU have to wait for a long time after issuing a request to use the bus.
【0005】本発明の目的は、前述したバスの使用権を
得たDMA制御装置によるデータ転送の動作時間が長い
場合には、予じめ決められた時間経過したとき他のDM
A制御装置またはCPUからバスの使用要求が送出され
た場合には一旦このバスの使用要求を出した他のDMA
またはCPUにバスの使用権を与え、特定の一つのDM
A制御装置のみに上記のバスの使用を長時間に亘り集中
させず他のDMA制御装置に対してもバスを使用する機
会を与え、またCPUが前述したバスの使用要求を出し
た場合にも従来より短時間でバスの使用権を得ることの
できるバス調停回路を提供することにある。[0005] An object of the present invention is to prevent the DMA control device that has obtained the right to use the bus from transferring data when a predetermined time elapses when the data transfer operation time by the DMA control device that has obtained the right to use the bus is long.
When a bus use request is sent from the A control unit or the CPU, the other DMA that issued the bus use request
Or, give the CPU the right to use the bus and use one specific DM.
Rather than concentrating the use of the above-mentioned bus only on the A control device for a long time, it also gives other DMA control devices an opportunity to use the bus, and also when the CPU issues the above-mentioned bus use request. An object of the present invention is to provide a bus arbitration circuit that can obtain the right to use a bus in a shorter time than conventional ones.
【0006】[0006]
【課題を解決するための手段】本発明のバス調停回路は
、マイクロプログラムに従って動作するCPUと前記C
PUがもつ内部記憶装置と前記内部記憶装置と外部記憶
装置あるいは前記CPUの上位装置の間のデータの入出
力を制御する複数のDMA制御装置とがバスを介して接
続され前記CPUおよび前記DMA制御装置が前記バス
を使用する際に予め決められた優先順位に基づいて同一
時刻において前記CPUと前記複数のDMA制御装置の
内の一つに前記バスの使用権を与えるバス調停回路にお
いて、前記複数のDMA制御装置にそれぞれ対応して設
けられフラグ設定信号が入力されている間はフラグが設
定され前記対応したDMA制御装置から出力される前記
バスの使用を要求するバス使用要求信号をマスクし前記
フラグが設定されていないときは対応するDMA制御装
置からのバス使用要求信号をそのまま通過させるマスク
手段を有し前記マスク手段を介して前記複数のDMA制
御装置および前記CPUの内の2以上から同時刻に前記
バス使用要求信号を受信すると予め定められた優先順位
に従って前記バス使用要求信号を送出した前記DMAお
よび前記CPUの内の一つに対して前記バスの使用権を
与えるバス使用許可信号を出力するバス調停部と、前記
バス使用許可信号が与えられて間のみ前記バスを使用す
る動作が可能であり前記バスを使用している間は前記使
用要求信号を連続して出力し前記バス調停部により前記
バスの使用が保留され前記バス使用要求信号の出力を開
始してから予め定められた時間経過すると割込信号を出
力する手段を有する前記複数のDMA制御装置と、前記
割込信号のすべてを入力とし前記割込信号の内少なくと
も一つを受信すると緊急割込信号を出力する割込制御回
路と、前記緊急割込信号を受信すると前記割込信号を出
力した前記DMA制御装置以外の前記DMA制御装置に
対応して設けられている前記フラグレジスタに対して前
記フラグ設定信号を予め定められた時間に亘り出力する
手段と前記CPUがバスを優先的に使用する必要が生じ
たとき前記すべてのフラグレジスタに対して予め定めら
れた時間に亘り前記フラグ設定信号を出力する手段とを
有する前記CPUとを備えて構成されている。[Means for Solving the Problems] A bus arbitration circuit according to the present invention has a CPU that operates according to a microprogram, and a bus arbitration circuit according to the present invention.
An internal storage device of the PU and a plurality of DMA control devices that control data input/output between the internal storage device and an external storage device or a host device of the CPU are connected via a bus, and the CPU and the DMA control device are connected via a bus. A bus arbitration circuit that grants the right to use the bus to the CPU and one of the plurality of DMA control devices at the same time based on a predetermined priority when a device uses the bus. A flag is set while a flag setting signal is input, and a bus use request signal requesting the use of the bus outputted from the corresponding DMA control device is masked. When the flag is not set, the masking means allows the bus use request signal from the corresponding DMA control device to pass through as is. When the bus use request signal is received at a predetermined priority, a bus use permission signal is sent that gives the right to use the bus to one of the DMA and the CPU that sent the bus use request signal. A bus arbitration unit that outputs an output, and an operation that uses the bus only while the bus use permission signal is given, and continuously outputs the use request signal while using the bus, and the bus arbitration unit said plurality of DMA control devices have means for outputting an interrupt signal when a predetermined time elapses after the use of said bus is suspended by said bus request signal and output of said bus use request signal is started; an interrupt control circuit that receives all of the interrupt signals and outputs an emergency interrupt signal when it receives at least one of the interrupt signals; and an interrupt control circuit other than the DMA control device that outputs the interrupt signal when it receives the emergency interrupt signal. means for outputting the flag setting signal for a predetermined period of time to the flag register provided corresponding to the DMA control device; and the CPU having means for outputting the flag setting signal to all flag registers for a predetermined period of time.
【0007】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【0008】図1は本発明のバス調停回路の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the bus arbitration circuit of the present invention.
【0009】本実施例のバス調停回路は、図1に示すよ
うに、内部に予め記憶されているマイクロプログラムに
従って動作するCPU10と第1のDMA制御装置20
および第nのDMA制御装置30とが内部記憶装置40
にバス50を介して接続されている。図においてはDM
A制御装置は第1のDMA制御装置20と第nのDMA
制御装置30の2台だけが示されているが、一般には任
意の複数個のDMA制御装置を接続することができる。As shown in FIG. 1, the bus arbitration circuit of this embodiment includes a CPU 10 and a first DMA control device 20 that operate according to a microprogram stored in advance.
and the n-th DMA control device 30 and the internal storage device 40.
via a bus 50. In the figure, DM
The A control device is the first DMA control device 20 and the nth DMA
Although only two controllers 30 are shown, in general any number of DMA controllers can be connected.
【0010】第1のDMA制御装置20および第nのD
MA制御装置30は何れも図示されていない上位装置の
もつ特定の記憶装置または特定の図示されていない外部
記憶装置と内部記憶装置40との間のデータの転送をバ
ス50を介して制御するDMA制御装置である。The first DMA control device 20 and the nth D
Each of the MA control devices 30 is a DMA controller that controls data transfer between a specific storage device of a host device (not shown) or a specific external storage device (not shown) and the internal storage device 40 via a bus 50. It is a control device.
【0011】第1のDMA制御装置20と第nのDMA
制御装置30は何れもCPU10からバス50を介して
たとえば、内部記憶装置40内に記憶されたデータの内
で最初に読み出すべきデータのアドレスと読み出すべき
データのデータ長およびこの読み出したデータが記憶さ
れるべき図示されていない外部記憶装置内の書き込むべ
き先頭のアドレスの指定がなされたとき、あるいは、上
述した外部記憶装置に記憶されているデータの内の読み
出すべき一連のデータの先頭アドレスと読み出すべき一
連のデータのデータ長とその読み出したデータが書き込
まれるべき内部記憶装置40内の先頭アドレスが指定さ
れ、また、たとえば、CPU10からのDMA起動信号
100および110がそれぞれ第1のDMA制御装置と
第nのDMA制御装置に加えられると、第1のDMA制
御装置20および第nのDMA制御装置30からそれぞ
れバス50の使用を要求するバス使用要求信号150お
よび160がバス調停部60に出力される。The first DMA control device 20 and the nth DMA
For example, the address of the data to be read first among the data stored in the internal storage device 40, the data length of the data to be read, and the read data are stored in each control device 30 from the CPU 10 via the bus 50. When the start address of a series of data to be read out of the data stored in the external storage device mentioned above is specified, or the start address of a series of data to be read out of the data stored in the above-mentioned external storage device is specified. The data length of a series of data and the start address in the internal storage device 40 to which the read data is to be written are specified, and, for example, DMA activation signals 100 and 110 from the CPU 10 are sent to the first DMA control device and the first DMA control device, respectively. When applied to the n-th DMA control device, bus use request signals 150 and 160 requesting the use of the bus 50 are output from the first DMA control device 20 and the n-th DMA control device 30 to the bus arbitration unit 60, respectively. .
【0012】バス調停部60には、これらCPU10と
第1のDMA制御装置20および第nのDMA制御装置
30から同時にバス50に対してのバス使用要求信号が
加えられたとき、どのような順序でバス50の使用権を
与えるかを予め決めておく。たとえば、CPU10に対
してバス50の使用権が最も高く、次に第1のDMA制
御装置20に対してのバス50の使用権が高く、第nの
DMA制御装置30に対するバス50の使用権が最下位
だとすると、上述したように第1のDMA制御装置20
と第nのDMA制御装置30から同時にバス使用要求信
号が出力されたときには、バス調停部60はバス50の
使用を許可するバス使用許可信号155を第1のDMA
制御装置20に対して出力し、第1のDMA制御装置2
0に対してバス50の使用許可を与える。When the bus arbitration unit 60 receives bus use request signals for the bus 50 simultaneously from the CPU 10, the first DMA control device 20, and the n-th DMA control device 30, in what order? It is decided in advance whether to grant the right to use the bus 50. For example, the CPU 10 has the highest right to use the bus 50, the first DMA control device 20 has the second highest right to use the bus 50, and the nth DMA control device 30 has the second highest right to use the bus 50. If it is the lowest, the first DMA control device 20 as described above
When a bus use request signal is simultaneously output from the n-th DMA control device 30, the bus arbitration unit 60 transmits the bus use permission signal 155, which permits use of the bus 50, to the first DMA control device 30.
output to the control device 20, and the first DMA control device 2
0 is granted permission to use the bus 50.
【0013】第1のDMA制御装置20はこのバス使用
許可信号155を受信すると、さきにCPU10によっ
て指定されている、たとえば、内部記憶装置40内のア
ドレスから始まりCPU10によって前もって指定され
たデータ長のデータの読み出しの制御をを行い、この読
み出したデータをバス50を介してこの第1のDMA制
御装置20に対応して予め決められている特定の図示さ
れていない外部記憶装置の予め指定されたアドレス以降
に書き込む制御をCPU10を介さないで行う。なお、
外部記憶装置への書き込み開始のアドレスは前述したよ
うにCPU10によって前もって第1のDMA制御装置
20に指定されている。When the first DMA control device 20 receives this bus use permission signal 155, it starts from the address previously specified by the CPU 10, for example, in the internal storage device 40 and has a data length specified in advance by the CPU 10. The read data is transferred via the bus 50 to a pre-specified external storage device (not shown) that is predetermined in correspondence with the first DMA control device 20. Control of writing after the address is performed without going through the CPU 10. In addition,
The address for starting writing to the external storage device is specified in advance to the first DMA control device 20 by the CPU 10, as described above.
【0014】このようにしてバス調停部60からのバス
使用許可信号155が出力されており第1のDMA制御
装置20が上述したデータの転送を行っている間は第n
のDMA制御装置30からのバス50に対する使用は調
停部60によって保留されているが、第nのDMA制御
装置30がバス使用要求信号160を送出してから予め
設定されている時間以上にこの保留時間が経過すると第
nのDMA制御装置30からは割込制御回路70に対し
て割込信号130を出力する。割込制御回路70は割込
信号130が入力されると、緊急割込信号170をCP
U10に出力する。In this way, while the bus use permission signal 155 is being outputted from the bus arbitration unit 60 and the first DMA control device 20 is transferring the above-mentioned data, the nth
The use of the bus 50 from the n-th DMA control device 30 is suspended by the arbitration unit 60, but this suspension continues for more than a preset time after the n-th DMA control device 30 sends out the bus use request signal 160. When the time has elapsed, the n-th DMA control device 30 outputs an interrupt signal 130 to the interrupt control circuit 70. When the interrupt signal 130 is input, the interrupt control circuit 70 outputs the emergency interrupt signal 170 to CP.
Output to U10.
【0015】なお、第1のDMA制御装置20も、第n
のDMA制御装置30と同様にバス使用要求信号を要求
してからバス調停部60によってバス50の使用を保留
された場合には、予め決められた一定時間経過すると、
割込信号120を出力するように設定しておく、また割
込制御回路70は割込信号120が加えられたときにも
、割込信号130が加えられたときと同様に緊急割込信
号170を出力する。Note that the first DMA control device 20 also
If the use of the bus 50 is suspended by the bus arbitration unit 60 after requesting a bus use request signal in the same way as the DMA control device 30 of
The interrupt control circuit 70 is set to output the interrupt signal 120. Also, when the interrupt signal 120 is applied, the interrupt control circuit 70 outputs the emergency interrupt signal 170 in the same way as when the interrupt signal 130 is applied. Output.
【0016】CPU10は第1のDMA制御装置20が
バス50を介して行っているデータ転送の状態を監視し
ており、上述の緊急割込信号170が入力されると、バ
ス調停部60が第1のDMA制御装置20および第nの
DMA制御装置30のそれぞれに対応して内部に持つフ
ラグレジスタ25および35の内のフラグレジスタ25
に対してバス50を介してのデータ転送に同期したフラ
グ設定信号を出力する。このフラグ設定信号の送出のタ
イミングは適切な時刻となるようにCPU10が設定す
るものとする。バス調停部60内のフラグレジスタ25
はフラグ設定信号が受信されている間はフラグが設定さ
れる。第1のDMA制御装置20からバス調停部60に
出力されるバス使用要求信号150はこのフラグレジス
タ25によって制御されフラグレジスタ25が設定され
ているときには、バス使用要求信号150をバス調停部
60の入力端でマスクし、バス調停部60の内部にバス
使用要求信号150が伝達されるのを遮断する。このよ
うな状態では第nのDMA制御装置30から出力されて
いるバス使用要求信号160のみがバス調停部60に入
力されているから、バス調停部60は今まで第1のDM
A制御装置20に出力していたバス使用許可信号155
の出力を中止し、第nのDMA制御装置30に対するバ
ス使用許可信号165を出力する。従って、第1のDM
A制御装置20はその動作を停止して、第nのDMA制
御装置30がバス50を使用してデータの転送制御を開
始する。しかしながら、CPU10がバス調停部60の
フラグレジスタ25に出力するフラグ設定信号はすでに
説明した一定時間が経過すると断となるので、フラグレ
ジスタ25のフラグの設定は解除され、第1のDMA制
御装置10から出力されているバス使用要求信号150
に対するマスク作用が解除されるので、バス調停部60
の内部にこのバス使用要求信号150が入力されるので
、再びバス調停部60はバス50の使用順位の高い第1
のDMA制御装置20に対して、バス使用許可信号15
5を出力すると同時に第nのDMA制御装置30に出力
していたバス使用許可信号165の出力を停止する。The CPU 10 monitors the state of data transfer being performed by the first DMA control device 20 via the bus 50, and when the above-mentioned emergency interrupt signal 170 is input, the bus arbitration section 60 Flag register 25 of flag registers 25 and 35 that are internally held corresponding to the No. 1 DMA control device 20 and the n-th DMA control device 30, respectively.
A flag setting signal synchronized with data transfer via the bus 50 is output to the bus 50. It is assumed that the CPU 10 sets the timing for transmitting this flag setting signal at an appropriate time. Flag register 25 in bus arbitration unit 60
The flag is set while the flag setting signal is received. The bus use request signal 150 output from the first DMA control device 20 to the bus arbitration unit 60 is controlled by this flag register 25, and when the flag register 25 is set, the bus use request signal 150 is output to the bus arbitration unit 60. It is masked at the input end to block transmission of the bus use request signal 150 to the inside of the bus arbitration unit 60. In such a state, only the bus use request signal 160 output from the n-th DMA control device 30 is input to the bus arbitration unit 60, so the bus arbitration unit 60 has until now been
Bus use permission signal 155 that was output to the A control device 20
and outputs a bus use permission signal 165 to the n-th DMA control device 30. Therefore, the first DM
The A control device 20 stops its operation, and the n-th DMA control device 30 starts data transfer control using the bus 50. However, since the flag setting signal that the CPU 10 outputs to the flag register 25 of the bus arbitration unit 60 is disconnected after the predetermined period of time described above has elapsed, the setting of the flag in the flag register 25 is canceled and the first DMA control device 10 Bus use request signal 150 output from
Since the masking effect on the bus arbitration unit 60 is canceled,
Since this bus use request signal 150 is input into the inside of the bus 50, the bus arbitration unit 60 again selects the first
A bus use permission signal 15 is sent to the DMA control device 20 of
5, and at the same time, the output of the bus use permission signal 165 that was being output to the n-th DMA control device 30 is stopped.
【0017】同様に、第nのDMA制御装置30のみが
最初にバス使用要求信号160を出力しバス調停部60
が第nのDMA制御装置30にバス使用許可信号165
を出力した状態にあるとき、第1のDMA制御装置20
がバス使用要求信号155をバス調停部60に出力しこ
のバス調停部60によってその要求が保留されて、予め
設定された時間が経過すると第1のDMA制御装置20
から割込信号120が出力される。この割込信号120
が出力されると、割込制御回路70は割込信号130が
入力されたときと同様な動作を行い、その結果CPU1
0からはフラグ設定信号がバス調停部60内のフラグレ
ジスタ35に出力される。フラグレジスタ35にCPU
10からフラグ設定信号が出力されると、フラグが設定
され第nのDMA制御装置30からバス調停部60に入
力されるバス使用要求信号160をその入力端でマスク
して、このバス使用要求信号160がバス調停部60の
内部に伝達されるのをマスクする。従って、このような
状態では、CPU10からフラグレジスタ35にフラグ
設定信号が出力されている間は、今まで説明したと同様
に、バス50の使用権は第nのDMA制御装置30から
第1のDMA制御装置20に移ることになる。Similarly, only the n-th DMA control device 30 first outputs the bus use request signal 160 and the bus arbitration unit 60
sends the bus use permission signal 165 to the n-th DMA control device 30.
When the first DMA control device 20 is in a state of outputting
outputs the bus use request signal 155 to the bus arbitration section 60, the request is put on hold by the bus arbitration section 60, and when a preset time has elapsed, the first DMA control device 20
An interrupt signal 120 is output from. This interrupt signal 120
When the interrupt signal 130 is output, the interrupt control circuit 70 performs the same operation as when the interrupt signal 130 is input, and as a result, the CPU 1
From 0 onwards, a flag setting signal is output to the flag register 35 in the bus arbitration section 60. CPU in flag register 35
When the flag setting signal is output from 10, the flag is set and the bus use request signal 160 inputted from the n-th DMA control device 30 to the bus arbitration unit 60 is masked at its input terminal, and this bus use request signal is 160 is masked from being transmitted to the inside of the bus arbitration unit 60. Therefore, in such a state, while the flag setting signal is being output from the CPU 10 to the flag register 35, the right to use the bus 50 is transferred from the n-th DMA control device 30 to the first The process will now move on to the DMA control device 20.
【0018】また、第1のDMA制御装置20と第nの
DMA制御装置30からバス使用要求信号150と16
0とがバス調停部60に出力され、前述したように、バ
ス50はこれら2台のDMA制御装置が交互に使用して
いる場合で、緊急にCPU10がバス50を使用する場
合には、CPU10からバス調停部60に対してバス使
用要求信号140を出力するとともにフラグレジスタ2
5と35とに対してフラグ設定信号を予め設定された時
間の間出力すれば、上述した二つのDMA制御装置から
出力されているバス使用要求信号150と160とは同
時にマスクされるので、直ちにCPU10がバス調停装
置60からバス50へバス使用許可信号が出力されバス
50の使用権を与えられることになるので、CPU10
がバス50の使用要求信号140を出力してから短時間
でバス50を使用することができる。Furthermore, bus use request signals 150 and 16 are sent from the first DMA control device 20 and the n-th DMA control device 30.
0 is output to the bus arbitration unit 60, and as described above, when the bus 50 is used alternately by these two DMA control devices, and when the CPU 10 urgently uses the bus 50, the CPU 10 outputs a bus use request signal 140 to the bus arbitration unit 60 from the flag register 2.
If a flag setting signal is outputted for a preset time to DMA controllers 5 and 35, the bus use request signals 150 and 160 outputted from the two DMA control devices mentioned above are simultaneously masked. Since the bus arbitration device 60 outputs a bus use permission signal to the bus 50 and the CPU 10 is given the right to use the bus 50, the CPU 10
The bus 50 can be used in a short time after the bus 50 is outputted the bus 50 use request signal 140.
【0019】[0019]
【発明の効果】以上説明したように、本発明のバス調停
回路は、特定のDMA制御装置が長時間バスを専有して
使用することを防止し、バスの優先使用順位の低いDM
A制御装置に対してもバスの使用を許可する機会を与え
ることができ、かつこれらのDMA制御装置がバスを使
用している場合にCPUが緊急にバスを使用したい場合
にも、フラグ設定信号をCPUから出力することによっ
て従来のこの種のバス調停回路よりも短時間の内にCP
Uがバスを使用することができるという効果を有してい
る。As explained above, the bus arbitration circuit of the present invention prevents a specific DMA control device from monopolizing the bus for a long time, and
The flag setting signal can also be used to give the A control device an opportunity to permit use of the bus, and if the CPU urgently wants to use the bus when these DMA control devices are using the bus. By outputting from the CPU, the CPU
This has the effect that U can use the bus.
【図1】本発明のバス調停回路の一実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of a bus arbitration circuit of the present invention.
10 CPU 20 第1のDMA制御装置 25 フラグレジスタ 30 第nのDMA制御装置 35 フラグレジスタ 40 内部記憶装置 50 バス 60 バス調停部 70 割込制御回路 10 CPU 20 First DMA control device 25 Flag register 30 n-th DMA control device 35 Flag register 40 Internal storage device 50 bus 60 Bus arbitration department 70 Interrupt control circuit
Claims (1)
CPUと前記CPUがもつ内部記憶装置と前記内部記憶
装置と外部記憶装置あるいは前記CPUの上位装置の間
のデータの入出力を制御する複数のDMA制御装置とが
バスを介して接続され前記CPUおよび前記DMA制御
装置が前記バスを使用する際に予め決められた優先順位
に基づいて同一時刻において前記CPUと前記複数のD
MA制御装置の内の一つに前記バスの使用権を与えるバ
ス調停回路において、前記複数のDMA制御装置にそれ
ぞれ対応して設けられフラグ設定信号が入力されている
間はフラグが設定され前記対応したDMA制御装置から
出力される前記バスの使用を要求するバス使用要求信号
をマスクし前記フラグが設定されていないときは対応す
るDMA制御装置からのバス使用要求信号をそのまま通
過させるマスク手段を有し前記マスク手段を介して前記
複数のDMA制御装置および前記CPUの内の2以上か
ら同時刻に前記バス使用要求信号を受信すると予め定め
られた優先順位に従って前記バス使用要求信号を送出し
た前記DMAおよび前記CPUの内の一つに対して前記
バスの使用権を与えるバス使用許可信号を出力するバス
調停部と、前記バス使用許可信号が与えられて間のみ前
記バスを使用する動作が可能であり前記バスを使用して
いる間は前記使用要求信号を連続して出力し前記バス調
停部により前記バスの使用が保留され前記バス使用要求
信号の出力を開始してから予め定められた時間経過する
と割込信号を出力する手段を有する前記複数のDMA制
御装置と、前記割込信号のすべてを入力とし前記割込信
号の内少なくとも一つを受信すると緊急割込信号を出力
する割込制御回路と、前記緊急割込信号を受信すると前
記割込信号を出力した前記DMA制御装置以外の前記D
MA制御装置に対応して設けられている前記フラグレジ
スタに対して前記フラグ設定信号を予め定められた時間
に亘り出力する手段と前記CPUがバスを優先的に使用
する必要が生じたとき前記すべてのフラグレジスタに対
して予め定められた時間に亘り前記フラグ設定信号を出
力する手段とを有する前記CPUとを備えたこと特徴と
するバス調停回路。1. A CPU that operates according to a microprogram, an internal storage device of the CPU, and a plurality of DMA control devices that control data input/output between the internal storage device and an external storage device or a host device of the CPU. are connected via a bus, and when the CPU and the DMA control device use the bus, the CPU and the plurality of
A bus arbitration circuit that grants the right to use the bus to one of the MA control devices is provided corresponding to each of the plurality of DMA control devices, and as long as a flag setting signal is input, a flag is set and the above-mentioned response is set. The bus use request signal output from the corresponding DMA control device that requests the use of the bus is masked, and when the flag is not set, the bus use request signal from the corresponding DMA control device is passed through as is. and upon receiving the bus use request signal from two or more of the plurality of DMA control devices and the CPU at the same time via the masking means, the DMA transmits the bus use request signal according to a predetermined priority order. and a bus arbitration unit that outputs a bus use permission signal that grants one of the CPUs the right to use the bus, and an operation that uses the bus only while the bus use permission signal is provided. Yes, while the bus is being used, the use request signal is continuously output, and the use of the bus is suspended by the bus arbitration unit, and a predetermined time has elapsed since output of the bus use request signal was started. Then, the plurality of DMA control devices have means for outputting an interrupt signal, and an interrupt control circuit receives all of the interrupt signals and outputs an emergency interrupt signal when at least one of the interrupt signals is received. and upon receiving the emergency interrupt signal, the D other than the DMA control device that outputs the interrupt signal.
Means for outputting the flag setting signal for a predetermined period of time to the flag register provided corresponding to the MA control device; and all of the above when it becomes necessary for the CPU to use the bus preferentially. and a means for outputting the flag setting signal to a flag register of the CPU for a predetermined period of time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3698591A JPH04276845A (en) | 1991-03-04 | 1991-03-04 | Bus arbitration circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3698591A JPH04276845A (en) | 1991-03-04 | 1991-03-04 | Bus arbitration circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04276845A true JPH04276845A (en) | 1992-10-01 |
Family
ID=12485047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3698591A Pending JPH04276845A (en) | 1991-03-04 | 1991-03-04 | Bus arbitration circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04276845A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
KR100451722B1 (en) * | 2000-02-25 | 2004-10-08 | 엘지전자 주식회사 | apparatus for controlling direct memory access |
-
1991
- 1991-03-04 JP JP3698591A patent/JPH04276845A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
KR100451722B1 (en) * | 2000-02-25 | 2004-10-08 | 엘지전자 주식회사 | apparatus for controlling direct memory access |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4602327A (en) | Bus master capable of relinquishing bus on request and retrying bus cycle | |
US4528626A (en) | Microcomputer system with bus control means for peripheral processing devices | |
JPH0554144B2 (en) | ||
JP2986176B2 (en) | Bus right control system and bus system | |
KR100708096B1 (en) | Bus system and execution scheduling method for access commands thereof | |
US5649209A (en) | Bus coupling information processing system for multiple access to system bus | |
US6959354B2 (en) | Effective bus utilization using multiple bus interface circuits and arbitration logic circuit | |
JP2007172112A (en) | Memory controller | |
JPH04276845A (en) | Bus arbitration circuit | |
JP2647035B2 (en) | Bus control circuit | |
JPH0343804A (en) | Sequence controller | |
JPS6352235A (en) | Picture display system | |
JPH0830549A (en) | Bus control device | |
US7117281B1 (en) | Circuit, system, and method for data transfer control for enhancing data bus utilization | |
JPS63286949A (en) | Bus control system | |
JPH06266657A (en) | Information processor | |
JPH09171496A (en) | Data transfer control system | |
JPH11232215A (en) | Bus controller, bus master device and method for controlling bus control system | |
JPH034349A (en) | Dma transfer system | |
JP4432268B2 (en) | Bus arbitration system and interrupt processing method for a device serving as a bus master in this system | |
JPH10301897A (en) | Method and device for arbitration | |
JPS6337418B2 (en) | ||
JPH09160868A (en) | Bus arbitration device and method therefor | |
JPH08297631A (en) | Bus control method | |
JPS626359A (en) | Bus control system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |