JPH04275454A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH04275454A JPH04275454A JP3037186A JP3718691A JPH04275454A JP H04275454 A JPH04275454 A JP H04275454A JP 3037186 A JP3037186 A JP 3037186A JP 3718691 A JP3718691 A JP 3718691A JP H04275454 A JPH04275454 A JP H04275454A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor electrode
- semiconductor device
- lower capacitor
- film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 89
- 239000007789 gas Substances 0.000 claims abstract description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 239000012495 reaction gas Substances 0.000 claims abstract description 10
- 229910007264 Si2H6 Inorganic materials 0.000 claims abstract description 5
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 239000010410 layer Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 14
- 229910052681 coesite Inorganic materials 0.000 description 13
- 229910052906 cristobalite Inorganic materials 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 229910052682 stishovite Inorganic materials 0.000 description 13
- 229910052905 tridymite Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、キャパシタセルの製造
工程を有する半導体装置の製造方法に適用することがで
き、特に、下部キャパシタ電極表面に凸凹を生じ難くし
て下部キャパシタ電極と上部キャパシタ電極間で電界集
中を生じ難くすることができる半導体装置の製造方法に
関する。[Industrial Field of Application] The present invention can be applied to a method of manufacturing a semiconductor device having a process of manufacturing a capacitor cell, and in particular, it is possible to reduce the occurrence of unevenness on the surface of a lower capacitor electrode so that the lower capacitor electrode and the upper capacitor electrode The present invention relates to a method of manufacturing a semiconductor device that can prevent electric field concentration from occurring between the semiconductor devices.
【０００２】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は１個のトランジ
スタと１個のキャパシタからなるメモリセルを集積した
構造をしている。近年、ＤＲＡＭの集積度が高くなるに
伴いセルが微細化してきているため、薄膜化も重要とな
っている。このため、膜の信頼性を向上させる必要があ
る。[0002] DRAM (Dynamic Random)
m Access Memory) has a structure in which memory cells each consisting of one transistor and one capacitor are integrated. In recent years, as the degree of integration of DRAMs has increased, cells have become smaller and thinner, and thinner films have also become important. Therefore, it is necessary to improve the reliability of the membrane.
【０００３】0003
【従来の技術】図３は従来の半導体装置の製造方法を説
明する図である。図３において、３１はＳｉ等からなる
基板、３２はＳｉＯ２ 等からなるフィールド酸化膜、
３３はＳｉＯ２ 等からなるゲート酸化膜、３４ａはポ
リＳｉ等からなるゲート電極、３４ｂはポリＳｉ等から
なる配線層、３５ａはソース拡散層、３５ｂはドレイン
拡散層、３６はドレイン拡散層３５ｂが露出されたコン
タクトホール３７を有するＳｉＯ２ 等からなる層間絶
縁膜、３８はポリＳｉからなる下部キャパシタ電極、３
９はＳｉＯ２ ／Ｓｉ３Ｎ４等からなるキャパシタ誘電
体膜、４０はポリＳｉからなる上部キャパシタ電極であ
る。2. Description of the Related Art FIG. 3 is a diagram illustrating a conventional method of manufacturing a semiconductor device. In FIG. 3, 31 is a substrate made of Si or the like, 32 is a field oxide film made of SiO2 or the like,
33 is a gate oxide film made of SiO2 etc., 34a is a gate electrode made of poly-Si etc., 34b is a wiring layer made of poly-Si etc., 35a is a source diffusion layer, 35b is a drain diffusion layer, 36 is the exposed drain diffusion layer 35b. 38 is a lower capacitor electrode made of poly-Si;
9 is a capacitor dielectric film made of SiO2/Si3N4 or the like, and 40 is an upper capacitor electrode made of poly-Si.
【０００４】次に、その製造方法について図３を用いて
説明する。まず、ＬＯＣＯＳによりＳｉ基板３１を選択
的に酸化して素子分離領域となるフィールド酸化膜３２
を形成するとともに素子領域を形成し、基板３１を熱酸
化してゲート酸化膜３３を形成し、ＣＶＤ法等によりゲ
ート酸化膜３３上にポリＳｉを堆積してポリシリコン膜
を形成した後、ＲＩＥ等によりポリシリコン膜を異方性
エッチングしてゲート電極３４ａ及び配線層３４ｂを形
成する。次いで、ゲート電極３４ａをマスクとして基板
３１にイオン注入しアニールすることによりソース拡散
層３５ａ及びドレイン拡散層３５ｂを形成し、ＣＶＤ法
等によりゲート電極３４ａ及び配線層３４ｂを覆うよう
にＳｉＯ２ を堆積してＳｉＯ２ 膜を形成した後、Ｒ
ＩＥ等によりＳｉＯ２ 膜をエッチバックしてドレイン
拡散層３５ｂが露出されたコンタクトホール３７を有す
る層間絶縁膜３６を形成する。次いで、反応ガスとして
ＳｉＨ４ ガスを用いた６２０ ℃程度の高温ＣＶＤ法
によりコンタクトホール３７を介しドレイン拡散層３５
ｂとコンタクトするようにポリＳｉを堆積してポリシリ
コン膜を形成し、ＲＩＥ等によりポリシリコン膜を異方
性エッチングして下部キャパシタ電極３８を形成した後
、下部キャパシタ電極３８上にＳｉＯ２（熱酸化により
形成）／Ｓｉ３ Ｎ４２層膜からなるキャパシタ誘電体
膜３９を形成する。そして、反応ガスとしてＳｉＨ４
ガスを用いた６２０ ℃程度の高温ＣＶＤ法によりキャ
パシタ誘電体膜３９上にポリＳｉを堆積してポリシリコ
ン膜を形成した後、ＲＩＥ等によりポリシリコン膜を異
方性エッチングして上部キャパシタ電極４０を形成する
ことにより、図３に示すような上部キャパシタ電極４０
、キャパシタ誘電体膜３９及び下部キャパシタ電極３８
からなるキャパシタセルとＭＯＳトランジスタを有する
半導体装置を得ることができる。Next, the manufacturing method will be explained using FIG. 3. First, the Si substrate 31 is selectively oxidized by LOCOS to create a field oxide film 32 that will become an element isolation region.
, an element region is formed, a gate oxide film 33 is formed by thermally oxidizing the substrate 31, and polysilicon is deposited on the gate oxide film 33 by CVD or the like to form a polysilicon film, followed by RIE. A gate electrode 34a and a wiring layer 34b are formed by anisotropically etching the polysilicon film by etching or the like. Next, using the gate electrode 34a as a mask, ions are implanted into the substrate 31 and annealed to form a source diffusion layer 35a and a drain diffusion layer 35b, and SiO2 is deposited by CVD or the like so as to cover the gate electrode 34a and the wiring layer 34b. After forming a SiO2 film using R
The SiO2 film is etched back by IE or the like to form an interlayer insulating film 36 having a contact hole 37 in which the drain diffusion layer 35b is exposed. Next, the drain diffusion layer 35 is formed through the contact hole 37 by high-temperature CVD at about 620° C. using SiH4 gas as a reaction gas.
A polysilicon film is formed by depositing poly-Si so as to be in contact with the lower capacitor electrode 38. After that, the polysilicon film is anisotropically etched by RIE or the like to form the lower capacitor electrode 38. A capacitor dielectric film 39 made of a Si3N42 layer (formed by oxidation) is formed. And SiH4 as a reaction gas
After depositing poly-Si on the capacitor dielectric film 39 to form a polysilicon film by high-temperature CVD at about 620° C. using gas, the polysilicon film is anisotropically etched by RIE or the like to form the upper capacitor electrode 40. By forming the upper capacitor electrode 40 as shown in FIG.
, capacitor dielectric film 39 and lower capacitor electrode 38
A semiconductor device having a capacitor cell and a MOS transistor can be obtained.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、下部キャパシタ電
極３８を形成する際、ＳｉＨ４ を反応ガスとして用い
たＣＶＤ法によりポリＳｉを堆積させており、堆積温度
が６２０ ℃程度と非常に高かったため、下部キャパシ
タ電極３８表面に凸凹が生じ易かった。このため、この
下部キャパシタ電極３８表面に凸凹が生じた状態でキャ
パシタ誘電体膜３９を形成すると、キャパシタ誘電体３
９に膜厚が薄くなるところが部分的に生じ、下部キャパ
シタ電極３８と上部キャパシタ電極４０間で電界集中を
起こし易く、下部キャパシタ電極３８と上部キャパシタ
電極４０間のキャパシタ誘電体膜３９の信頼性が低下す
るという問題があった。However, in the conventional semiconductor device manufacturing method described above, when forming the lower capacitor electrode 38, poly-Si is deposited by a CVD method using SiH4 as a reactive gas. Since the temperature was very high at about 620° C., unevenness was likely to occur on the surface of the lower capacitor electrode 38. Therefore, if the capacitor dielectric film 39 is formed with the surface of the lower capacitor electrode 38 having unevenness, the capacitor dielectric film 39
9, the film thickness is partially thinned, which tends to cause electric field concentration between the lower capacitor electrode 38 and the upper capacitor electrode 40, and reduces the reliability of the capacitor dielectric film 39 between the lower capacitor electrode 38 and the upper capacitor electrode 40. There was a problem with the decline.
【０００６】そこで本発明は、下部キャパシタ電極表面
に凸凹を生じ難くすることができ、下部キャパシタ電極
と上部キャパシタ電極間で電界集中を生じ難くすること
ができ、下部キャパシタ電極と上部キャパシタ電極間の
キャパシタ誘電体膜の信頼性を向上させることができる
半導体装置の製造方法を提供することを目的としている
。Accordingly, the present invention makes it possible to make the surface of the lower capacitor electrode less likely to be uneven, to make it less likely that electric field concentration occurs between the lower capacitor electrode and the upper capacitor electrode, and to prevent the occurrence of electric field concentration between the lower capacitor electrode and the upper capacitor electrode. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve the reliability of a capacitor dielectric film.
【０００７】[0007]
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、下部キャパシタ電極
、キャパシタ誘電体膜及び上部キャパシタ電極からなる
キャパシタセルを有する半導体装置の製造方法において
、該下部キャパシタ電極のみ、若しくは該下部キャパシ
タ電極及び該上部キャパシタ電極を、反応ガスとしてＳ
ｉ２ Ｈ６ ガスを用いた低温化学気相成長法により非
晶質シリコンを堆積させることにより形成する工程を含
むものである。Means for Solving the Problems In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a method for manufacturing a semiconductor device having a capacitor cell consisting of a lower capacitor electrode, a capacitor dielectric film, and an upper capacitor electrode. Only the lower capacitor electrode or the lower capacitor electrode and the upper capacitor electrode are treated with S as a reactive gas.
This includes a process of depositing amorphous silicon by low-temperature chemical vapor deposition using i2H6 gas.
【０００８】[0008]
【作用】本発明では、図１に示すように、従来のＳｉＨ
４ ガスを反応ガスとして用いる場合よりも堆積温度を
従来の６２０ ℃から４５０ ℃まで下げることができ
るＳｉ２ Ｈ６ ガスを反応ガスに用いて非晶質を堆積
させることにより下部キャパシタ電極８を形成するよう
にしたため、下部キャパシタ電極８を構成するＳｉの結
晶粒径を小さくすることができる。このため、従来の場
合よりも下部キャパシタ電極８表面に凸凹を生じ難くす
ることができ、表面を平坦にすることができる。[Operation] In the present invention, as shown in FIG.
The lower capacitor electrode 8 is formed by depositing an amorphous material using Si2H6 gas as the reaction gas, which can lower the deposition temperature from the conventional 620°C to 450°C than when using Si2H6 gas as the reaction gas. Therefore, the crystal grain size of Si constituting the lower capacitor electrode 8 can be reduced. Therefore, it is possible to make the surface of the lower capacitor electrode 8 less likely to have unevenness than in the conventional case, and the surface can be made flat.
【０００９】[0009]
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係る半導体装置の製造方法の一実施例を説
明する図である。図１において、１はＳｉ等からなる基
板、２はＳｉＯ２ 等からなるフィールド酸化膜、３は
ＳｉＯ２ 等からなるゲート酸化膜、４ａはポリＳｉ等
からなるゲート電極、４ｂはポリＳｉ等からなる配線層
、５ａはソース拡散層、５ｂはドレイン拡散層、６はド
レイン拡散層５ｂが露出されたコンタクトホール７を有
するＳｉＯ２ 等からなる層間絶縁膜、８は非晶質Ｓｉ
からなる下部キャパシタ電極、９はＳｉＯ２ ／Ｓｉ３
Ｎ４等からなるキャパシタ誘電体膜、１０は非晶質Ｓｉ
からなる上部キャパシタ電極である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below based on the drawings. FIG. 1 is a diagram illustrating an embodiment of a method for manufacturing a semiconductor device according to the present invention. In FIG. 1, 1 is a substrate made of Si or the like, 2 is a field oxide film made of SiO2 or the like, 3 is a gate oxide film made of SiO2 or the like, 4a is a gate electrode made of polySi or the like, and 4b is a wiring made of polySi or the like. 5a is a source diffusion layer, 5b is a drain diffusion layer, 6 is an interlayer insulating film made of SiO2 or the like having a contact hole 7 through which the drain diffusion layer 5b is exposed, and 8 is an amorphous Si layer.
9 is a lower capacitor electrode consisting of SiO2/Si3
Capacitor dielectric film made of N4 etc., 10 is amorphous Si
The upper capacitor electrode consists of
【００１０】次に、その製造方法について説明する。ま
ず、図１（ａ）に示すように、ＬＯＣＯＳによりＳｉ基
板１を選択的に酸化して素子分離領域となる膜厚６００
０Å程度のフィールド酸化膜２を形成するとともに素子
領域を形成し、Ｓｉ基板１を熱酸化して膜厚３００Å程
度のゲート酸化膜３を形成し、ＣＶＤ法等によゲート酸
化膜３上にポリＳｉを堆積して膜厚１５００Å程度のポ
リシリコン膜を形成した後、ＲＩＥ等によりポリシリコ
ン膜を異方性エッチングしてゲート電極４ａ及び配線層
４ｂを形成する。次いで、ゲート電極４ａをマスクとし
て基板１にイオン注入しアニールすることによりソース
拡散層５ａ、ドレイン拡散層５ｂを形成し（なお、ＬＤ
Ｄ構造にしてもよい）、ＣＶＤ法等によりゲート電極４
ａ、配線層４ｂを覆うようにＳｉＯ２ を堆積してＳｉ
Ｏ２ 膜を形成した後、ＲＩＥ等によりＳｉＯ２ 膜を
エッチバックしてドレイン拡散層５ｂが露出されたコン
タクトホール７を有する層間絶縁膜６を形成する。Next, the manufacturing method will be explained. First, as shown in FIG. 1(a), a Si substrate 1 is selectively oxidized by LOCOS to a film thickness of 600 mm, which will become an element isolation region.
A field oxide film 2 with a thickness of about 0 Å is formed, an element region is formed, a gate oxide film 3 with a thickness of about 300 Å is formed by thermally oxidizing the Si substrate 1, and a polyamide film is formed on the gate oxide film 3 by a CVD method or the like. After depositing Si to form a polysilicon film with a thickness of about 1500 Å, the polysilicon film is anisotropically etched by RIE or the like to form a gate electrode 4a and a wiring layer 4b. Next, using the gate electrode 4a as a mask, ions are implanted into the substrate 1 and annealed to form a source diffusion layer 5a and a drain diffusion layer 5b (note that the LD
), the gate electrode 4 may be formed by CVD method etc.
a, SiO2 is deposited to cover the wiring layer 4b.
After forming the O2 film, the SiO2 film is etched back by RIE or the like to form an interlayer insulating film 6 having a contact hole 7 in which the drain diffusion layer 5b is exposed.
【００１１】次に、図１（ｂ）に示すように、反応ガス
としてＳｉ２ Ｈ６ ガスを用いた成長温度４５０ ℃
による低温ＣＶＤ法によりコンタクトホール７を介しド
レイン拡散層５ｂとコンタクトするように非晶質Ｓｉを
堆積して膜厚３０００Å程度の非晶質シリコン膜を形成
し、ＲＩＥ等により非晶質シリコン膜を異方性エッチン
グして下部キャパシタ電極８を形成する。Next, as shown in FIG. 1(b), the growth temperature was set at 450° C. using Si2 H6 gas as the reaction gas.
Amorphous Si is deposited in contact with the drain diffusion layer 5b through the contact hole 7 by low-temperature CVD method to form an amorphous silicon film with a thickness of about 3000 Å, and then the amorphous silicon film is formed by RIE or the like. The lower capacitor electrode 8 is formed by anisotropic etching.
【００１２】次に、ＣＶＤ法等により下部キャパシタ電
極８上にＳｉＯ２ （２０Å、熱酸化により形成）／Ｓ
ｉ３Ｎ４（１００Å）２層膜からなるキャパシタ誘電体
膜９を形成する。そして、反応ガスとしてＳｉ２ Ｈ６
ガスを用いた成長温度４５０ ℃による低温ＣＶＤ法
によりキャパシタ誘電体膜９上に非晶質Ｓｉを堆積して
膜厚３０００Å程度の非晶質シリコン膜を形成した後、
ＲＩＥ等により非晶質シリコン膜を異方性エッチングし
て上部キャパシタ電極１０を形成することにより、図１
（ｃ）に示すような上部キャパシタ電極１０、キャパシ
タ誘電体膜９及び下部キャパシタ電極８からなるキャパ
シタセルとＭＯＳトランジスタを有する半導体装置を得
ることができる。Next, SiO2 (20 Å, formed by thermal oxidation)/S is deposited on the lower capacitor electrode 8 by CVD method or the like.
A capacitor dielectric film 9 consisting of a two-layer film of i3N4 (100 Å) is formed. And Si2 H6 as a reaction gas
After depositing amorphous Si on the capacitor dielectric film 9 by a low-temperature CVD method using a gas at a growth temperature of 450° C. to form an amorphous silicon film with a thickness of about 3000 Å,
By anisotropically etching the amorphous silicon film using RIE or the like to form the upper capacitor electrode 10, as shown in FIG.
A semiconductor device having a capacitor cell consisting of an upper capacitor electrode 10, a capacitor dielectric film 9, and a lower capacitor electrode 8 and a MOS transistor as shown in (c) can be obtained.
【００１３】すなわち、本実施例では、従来のＳｉＨ４
ガスを反応ガスとして用いる場合よりも堆積温度を従
来の６５０ ℃から４５０ ℃まで下げることができる
Ｓｉ２ Ｈ６ ガスを反応ガスに用いて非晶質Ｓｉを堆
積させることにより下部キャパシタ電極８を形成するよ
うにしたため、下部キャパシタ電極８を構成するＳｉの
結晶粒径を小さくすることができる。このため、従来の
場合よりも下部キャパシタ電極８表面に凸凹を生じ難く
することができ、表面を平坦にすることができ、下部キ
ャパシタ電極８と上部キャパシタ電極１０間で電界集中
を生じ難くすることができる。従って、図２に示す定電
圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌ
ｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性から判るよう
に、下部キャパシタ電極８と上部キャパシタ電極１０間
のキャパシタ誘電体膜９を従来のＳｉＨ４ ガスを用い
た場合よりも寿命を長くすることができ、信頼性を向上
させることができる。That is, in this embodiment, the conventional SiH4
The lower capacitor electrode 8 is formed by depositing amorphous Si using Si2H6 gas as a reaction gas, which can lower the deposition temperature from the conventional 650°C to 450°C than when gas is used as a reaction gas. Therefore, the crystal grain size of Si constituting the lower capacitor electrode 8 can be reduced. Therefore, it is possible to make the surface of the lower capacitor electrode 8 less likely to have unevenness than in the conventional case, and the surface can be made flat, thereby making it difficult to cause electric field concentration between the lower capacitor electrode 8 and the upper capacitor electrode 10. Can be done. Therefore, the constant voltage TDDB (Time Dependent Diel) shown in FIG.
As can be seen from the electric breakdown characteristics, the life of the capacitor dielectric film 9 between the lower capacitor electrode 8 and the upper capacitor electrode 10 can be made longer than when conventional SiH4 gas is used, and the reliability can be improved. Can be done.
【００１４】なお、上記実施例では、下部、上部キャパ
シタ電極８、１０共４５０ ℃の低温ＣＶＤ法により形
成する好ましい態様の場合について説明したが、本発明
はこれに限定されるものではなく、下部キャパシタ電極
８のみ４５０ ℃の低温ＣＶＤ法により形成する場合で
あってもよい。[0014] In the above embodiment, a preferred embodiment in which both the lower and upper capacitor electrodes 8 and 10 are formed by low-temperature CVD at 450°C has been described, but the present invention is not limited to this. It is also possible to form only the capacitor electrode 8 by a low temperature CVD method at 450°C.
【００１５】[0015]
【発明の効果】本発明によれば、下部キャパシタ電極表
面に凸凹を生じ難くすることができ、下部キャパシタ電
極と上部キャパシタ電極間で電界集中を生じ難くするこ
とができ、下部キャパシタ電極と上部キャパシタ電極間
のキャパシタ誘電体膜の信頼性を向上させることができ
るという効果がある。[Effects of the Invention] According to the present invention, it is possible to prevent unevenness from occurring on the surface of the lower capacitor electrode, and to prevent electric field concentration from occurring between the lower capacitor electrode and the upper capacitor electrode. This has the effect of improving the reliability of the capacitor dielectric film between the electrodes.
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。FIG. 1 is a diagram illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例に則した効果を説明する図で
ある。FIG. 2 is a diagram illustrating an effect according to an embodiment of the present invention.
【図３】従来例の半導体装置の製造方法を説明する図で
ある。FIG. 3 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
８ 下部キャパシタ電極 ９ キャパシタ誘電体膜 １０ 上部キャパシタ電極 8 Lower capacitor electrode 9 Capacitor dielectric film 10 Upper capacitor electrode
Claims (1)
タ誘電体膜（９）及び上部キャパシタ電極（１０）から
なるキャパシタセルを有する半導体装置の製造方法にお
いて、該下部キャパシタ電極（８）のみ、若しくは該下
部キャパシタ電極（８）及び該上部キャパシタ電極（１
０） を、反応ガスとしてＳｉ２Ｈ６ガスを用いた低温
化学気相成長法により非晶質シリコンを堆積させること
により形成する工程を含むことを特徴とする半導体装置
の製造方法。1. A method for manufacturing a semiconductor device having a capacitor cell consisting of a lower capacitor electrode (8), a capacitor dielectric film (9), and an upper capacitor electrode (10), in which only the lower capacitor electrode (8) or the The lower capacitor electrode (8) and the upper capacitor electrode (1
0) A method for manufacturing a semiconductor device, comprising the step of depositing amorphous silicon by low-temperature chemical vapor deposition using Si2H6 gas as a reaction gas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037186A JPH04275454A (en) | 1991-03-04 | 1991-03-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037186A JPH04275454A (en) | 1991-03-04 | 1991-03-04 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04275454A true JPH04275454A (en) | 1992-10-01 |
Family
ID=12490552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037186A Withdrawn JPH04275454A (en) | 1991-03-04 | 1991-03-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04275454A (en) |
-
1991
- 1991-03-04 JP JP3037186A patent/JPH04275454A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6881682B2 (en) | Method and structure for reducing leakage current in capacitors | |
| US6633062B2 (en) | Semiconductor device incorporated therein high K capacitor dielectric and method for the manufacture thereof | |
| JP3369827B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20060275991A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| KR20030070077A (en) | Reduction of damage in semiconductor container capacitors | |
| JPH11220097A (en) | Manufacture of capacitor in integrated circuit | |
| US6228701B1 (en) | Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs | |
| JPH06151751A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JP2002124649A (en) | Semiconductor integrated circuit device and the manufacturing method therefor | |
| JPH0621333A (en) | Method for fabricating semiconductor device | |
| KR100450657B1 (en) | A capacitor of semiconductor memory device and method for fabricating the same | |
| JPH04275454A (en) | Manufacture of semiconductor device | |
| KR100464938B1 (en) | A method for forming capacitor using polysilicon plug structure in semiconductor device | |
| JP2880039B2 (en) | Method for manufacturing semiconductor device | |
| JP3285618B2 (en) | Method for manufacturing semiconductor memory device | |
| JP3127866B2 (en) | Method for manufacturing semiconductor device | |
| JPH06125052A (en) | Manufacture of semiconductor memory | |
| KR100231597B1 (en) | Capacitor fabrication method of semiconductor device | |
| JPH04286152A (en) | Manufacture of semiconductor memory | |
| JPH0278270A (en) | Semiconductor memory device and manufacture thereof | |
| JPH05190769A (en) | Manufacture of semiconductor element | |
| JPH0955485A (en) | Manufacture of semiconductor device | |
| JPS62219659A (en) | Mos type semiconductor memory | |
| JPH0567751A (en) | Semiconductor device and manufacture thereof | |
| JPH07335768A (en) | Manufacture of capacitor dielectric film in semiconductor element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |